JP2007073143A - 半導体記憶装置 - Google Patents

Abstract

【課題】 低いアレイ電圧を用いてＮチャネル先行センス方式の動作を行う場合、センスアンプのオフセットに起因する誤センスを防止し得る半導体記憶装置を提供する。
【解決手段】 本発明の半導体記憶装置において、センスアンプの１対の第１のＮＭＯＳトランジスタに印加すべきバックバイアス電圧ＶＢＢを発生するＶＢＢ発生回路１２は、第１のＮＭＯＳトランジスタと動作特性が略同一のＮＭＯＳトランジスタＴＮ１０、抵抗Ｒ１、抵抗Ｒ２からなる直列回路とコンパレータ３０を含むレベル検知回路２０と、リングオシレータ２１と、チャージポンプ２２から構成され、ＮＭＯＳトランジスタＴＮ１０のしきい値電圧Ｖｔｎに応じて、Ｖｔｎが上昇した場合はＶＢＢの絶対値を減少させ、Ｖｔｎが低下した場合はＶＢＢの絶対値を増加させるようにフィードバック制御を行う。このような制御の下で、Ｎチャネル先行センス方式に従うセンス動作が行われる。
【選択図】 図３

Description

本発明は、メモリセルに保持されるデータを増幅するセンスアンプを備えた半導体記憶装置に関し、特に、センスアンプの動作制御にＮチャネル先行センス方式を採用した半導体記憶装置に関するものである。

一般的なＤＲＡＭにおいては、メモリセルの微小電位を読み出して増幅するセンスアンプを設け、相補対をなすビット線対ごとにセンスアンプを配置する構成が採用されている。図７は、従来のＤＲＡＭにおけるセンスアンプを含む要部の構成を示す図である。図７に示す回路構成においては、複数のビット線対ＢＬＴ、ＢＬＮが繰り返し配置され、各ビット線ＢＬＴ、ＢＬＮとワード線の交差部に形成された複数のメモリセルＭＣと、ビット線対ＢＬＴ、ＢＬＮの間に接続された複数のセンスアンプ１０と、アレイ電圧ＶＤＬを発生するＶＤＬ発生回路１１を示している。なお、以下では任意のビット線対ＢＬＴ、ＢＬＮに対応する回路構成について説明を行うが、複数のビット線対ＢＬＴ、ＢＬＮの各々について回路構成は共通となる。

メモリセルＭＣは、ＮＭＯＳトランジスタとキャパシタから構成され、ＮＭＯＳトランジスタの一端がビット線ＢＬＴ又はＢＬＮに接続されるとともにキャパシタの一端が電源ＶＰＬＴに接続される。センスアンプ１０は、１対のＮＭＯＳトランジスタＴＮ１、ＴＮ２と１対のＰＭＯＳトランジスタＴＰ１、ＴＰ２から構成される。１対のＮＭＯＳトランジスタＴＮ１、ＴＮ２の各ソースは電源線ＳＡＮに接続され、１対のＰＭＯＳトランジスタＴＰ１、ＴＰ２の各ソースは電源線ＳＡＰに接続される。ＮＭＯＳトランジスタＴＮ１及びＰＭＯＳトランジスタＴＰ１は、各ドレインがビット線ＢＬＴに接続されるとともに各ゲートがビット線ＢＬＮに接続される。ＮＭＯＳトランジスタＴＮ２及びＰＭＯＳトランジスタＴＰ２は、各ドレインがビット線ＢＬＮに接続されるとともに各ゲートがビット線ＢＬＴに接続される。このような接続関係により、メモリセルＭＣの蓄積電荷に応じてビット線対ＢＬＴ、ＢＴＮの間に生じた微小電位がセンスアンプ１０により増幅される。

ＶＤＬ発生回路１１は、各々のセンスアンプ１０の動作に必要なアレイ電圧ＶＤＬを発生する回路である。ＶＤＬ発生回路１１から出力されるアレイ電圧ＶＤＬは、ＰＭＯＳトランジスタＴＰ３を介して電源線ＳＡＰと接続されている。ＰＭＯＳトランジスタＴＰ３のゲートに印加される制御信号ＳＥＰに応じてＰＭＯＳトランジスタＴＰ３がオンとなり、電源線ＳＡＰにアレイ電圧ＶＤＬが供給されて活性化される。また、接地電位ＶＳＳは、ＮＭＯＳトランジスタＴＮ３を介して電源線ＳＡＮに接続されている。ＮＭＯＳトランジスタＴＮ３のゲートに印加される制御信号ＳＥＮに応じてＮＭＯＳトランジスタＴＮ３がオンとなり、電源線ＳＡＮが接地電位ＶＳＳに接続されて活性化される。

図７のセンスアンプ１０においては、ＮＭＯＳトランジスタＴＮ１、ＴＮ２のしきい値電圧Ｖｔｎと、ＰＭＯＳトランジスタＴＰ１、ＴＰ２のしきい値電圧Ｖｔｐに依存して増幅動作が左右される。一般に、製造上の制約から、ＮＭＯＳトランジスタＴＮ１、ＴＮ２のしきい値電圧Ｖｔｎと、ＰＭＯＳトランジスタＴＰ１、ＴＰ２のしきい値電圧Ｖｔｐは、所定の確率分布に従ってばらつきが生じる。センスアンプ１０の回路構成から、１対のＮＭＯＳトランジスタＴＮ１、ＴＮ２の各しきい値電圧Ｖｔｎのばらつきの不均衡（以下、Ｖｔｎアンバランスと呼ぶ）がある場合、あるいは、１対のＰＭＯＳトランジスタＴＰ１、ＴＰ２の各しきい値電圧Ｖｔｐのばらつきの不均衡（以下、Ｖｔｐアンバランスと呼ぶ）がある場合には、センスアンプ１０のオフセットの要因となる。センスアンプ１０のオフセットは、センス開始時においてビット線対ＢＬＴ、ＢＬＮの間の微小電位を増幅可能な限界の差電位に相当する。センスアンプ１０のオフセットがビット線対ＢＬＴ、ＢＬＮの間の微小電位より大きくなる場合には、センスアンプ１０の誤センスにつながるので、センスアンプ１０のオフセットを極力小さく抑えることが望ましい。

一般的なＤＲＡＭプロセスにおけるしきい値電圧Ｖｔｎ、Ｖｔｐのばらつき特性を図８に示している。図８においては、上記Ｖｔｎアンバランスを表す特性Ｃｎと上記Ｖｔｐアンバランスを表す特性Ｃｐを比較して示している。特性Ｃｎは、ＮＭＯＳトランジスタＴＮ１とＴＮ２のしきい値電圧Ｖｔｎの差を多数のセンスアンプ１０について測定し、測定値ごとの頻度をプロットしたものである。同様に特性Ｃｐは、ＰＭＯＳトランジスタＴＰ１とＴＰ２のしきい値電圧Ｖｔｐの差を多数のセンスアンプ１０について測定し、測定値ごとの頻度をプロットしたものである。特性Ｃｎ、Ｃｐはともに概ね正規分布に従う特性となる。

一方、図８から明らかなように、特性ＣｐのＶｔｐアンバランスの方が特性ＣｎのＶｔｎアンバランスに比べて大きいことがわかる。図７の回路構成では、ＶｔｎアンバランスとＶｔｐアンバランスの内分に応じてセンスアンプ１０のオフセットが定まる。よって、電源線ＳＡＮ及び電源線ＳＡＰを同タイミングで活性化するときは、センスアンプ１０のオフセットにおいてＶｔｐアンバランスの影響が支配的になる。これに対し、センス開始時に電源線ＳＡＮの側を先に活性化すれば、センスアンプ１０のオフセットを小さくすることができる。

そのため、センスアンプ１０のオフセットへの対策として、電源線ＳＡＮの活性化を先行して行い、１対のＮＭＯＳトランジスタＴＮ１、ＴＮ２のみを用いてビット線対ＢＬＴ、ＢＬＮの電位差を拡大した後に電源線ＳＡＰの活性化を行うＮチャネル先行センス方式の採用が有効である（例えば、特許文献１参照）。

図９には、センスアンプ１０においてＮチャネル先行センス方式を採用した場合の動作波形の一例を示している。図９に示すように、アクセス対象のメモリセルＭＣに対するセンス動作時に、選択されたワード線がタイミングＴ１において駆動され、接地電位ＶＳＳから電圧ＶＰＰに立ち上がる。これにより、メモリセルＭＣの蓄積電荷に応じた微小電位がビット線対ＢＬＴ、ＢＬＮに生じる。なお、図９では、イコライズ回路（不図示）によりタイミングＴ１においてビット線対ＢＬＴ、ＢＬＮの各電圧レベルがプリチャージ電圧ＶＨＢに保たれ、ワード線の駆動により一方のビット線ＢＬＴの電圧レベルが若干低下する場合を示している。

タイミングＴ２において、制御信号ＳＥＮによりＮＭＯＳトランジスタＴＮ３がオンとなって電源線ＳＡＮが活性化され、ＮＭＯＳトランジスタＴＮ１、ＴＮ２の動作によりビット線対ＢＬＴ、ＢＬＮの間の電位差が徐々に拡大する。このとき、電源線ＳＡＮの電圧レベルは、ＮＭＯＳトランジスタＴＮ３を介して低下していき、プリチャージ電圧ＶＨＢからしきい値電圧Ｖｔｎだけ低い電圧レベルでクランプされる。図７の回路構成に示されるように、センスアンプ１０のＮＭＯＳトランジスタＴＮ１は、ソース電位が電源線ＳＡＮの電圧レベルであり、ゲート電位がビット線ＢＬＮの電圧レベルである。よって、ゲートソース間電圧がしきい値電圧Ｖｔｎより大きくなるとＮＭＯＳトランジスタＴＮ１がオンとなって、ビット線ＢＬＮの容量が電源線ＳＡＮに接続されることになる。これにより、電源線ＳＡＮの電圧レベルが低下方向に急速に変化しにくくなるので、上述のような特性となる。

次にタイミングＴ３において、制御信号ＳＥＰによりＰＭＯＳトランジスタＴＰ３がオンとなって電源線ＳＡＰが活性化され、ＮＭＯＳトランジスタＴＮ１、ＴＮ２に加えてＰＭＯＳトランジスタＴＰ１、ＴＰ２の動作により、ビット線対ＢＬＴ、ＢＬＮの間の電位差がさらに大きくなる。このとき、電源線ＳＡＰの電圧レベルは、ＰＭＯＳトランジスタＴＰ３を介して上昇していき、プリチャージ電圧ＶＨＢからアレイ電圧ＶＤＬに向かって変化する。そして、時間経過とともに一方のビット線ＢＬＮの電圧レベルが徐々にアレイ電圧ＶＤＬに収束するとともに、他方のビット線ＢＬＴの電圧レベルが徐々に接地電位ＶＳＳに収束していく。

このように電源線ＳＡＮの活性化を電源線ＳＡＰに先行させて行うことで、ビット線対ＢＬＴ、ＢＬＮの間の電位差が微小である場合は、しきい値電圧Ｖｔｎのばらつきが小さいＮＭＯＳトランジスタＴＮ１、ＴＮ２を用いた増幅動作を行うことができるので、センスアンプ１０のオフセットの影響を軽減することができる。

特開平８−２３５８６１号公報

しかし、近年ではＤＲＡＭプロセスにおける微細化が進展するとともに、信頼性の向上や消費電流削減の観点から、アレイ電圧ＶＤＬの低電圧化が求められている。低いアレイ電圧ＶＤＬを用いる構成では、Ｎチャネル先行センス方式を採用したセンスアンプ１０の動作に対して大きな影響を与える。図１０は、図９の動作波形を基準にして、アレイ電圧ＶＤＬを低電圧化した場合の動作波形の一例を示している。

図１０においては、図９と比べてアレイ電圧ＶＤＬが低くなり、それに連動してプリチャージ電圧ＶＨＢも低くなっている。センス動作時には、タイミングＴ１でワード線の電圧レベルが立ち上がった後、タイミングＴ２で電源線ＳＡＮが活性化されてプリチャージ電圧ＶＨＢからしきい値電圧Ｖｔｎだけ低い電圧レベルに低下する。このとき、ＶＨＢ−ＶＳＳはしきい値電圧Ｖｔｎと比べても小さいため、ＮＭＯＳトランジスタＴＮ１、ＴＮ２の動作によりビット線対ＢＬＴ、ＢＬＮの間の電位差を拡大することが困難になる。よって、タイミングＴ３で電源線ＳＡＰが活性化されたとき、ビット線対ＢＬＴ、ＢＬＮの間の電位差が小さいままであり、Ｖｔｐアンバランスの影響が支配的になってしまう。その結果、センスアンプ１０のオフセットが増大して誤センスの可能性が増す。このような誤センスが増加すると、リダンダンシによっても救済できないＤＲＡＭチップが増え歩留まりが低下することが問題となる。

また、上記の問題に対する対策としてセンスアンプのＮＭＯＳトランジスタについて、ＤＲＡＭの他の領域とプロセス工程を分けることにより、しきい値電圧Ｖｔｎを低く抑える方法が考えられる。しかし、この方法では、センスアンプを活性化した状態で流れるアクティブスタンバイの電流が大きくなることが問題となる。

そこで、本発明はこれらの問題を解決するためになされたものであり、アレイ電圧を低電圧化した場合であっても、Ｎチャネル先行センス方式アンプを採用したセンス動作におけるビット線対の電位差の増幅動作に支障を来たすことなく、センスアンプのオフセットに起因する誤センスの増加を的確に防止し得る半導体記憶装置を提供することを目的としている。

上記課題を解決するために、本発明の半導体記憶装置は、相補対をなすビット線対に接続された１対の第１のＮＭＯＳトランジスタと１対のＰＭＯＳトランジスタから構成され、前記ビット線対に形成されたメモリセルの微小電位を増幅するセンスアンプと、前記第１のＮＭＯＳトランジスタと動作特性が略同一の第２のＮＭＯＳトランジスタに所定の電流を流して前記第１のＮＭＯＳトランジスタに印加すべきバックバイアス電圧を発生し、前記第２のＮＭＯＳトランジスタのしきい値電圧に応じて、当該しきい値電圧が上昇した場合は前記バックバイアス電圧の絶対値を減少させ、当該しきい値電圧が低下した場合は前記バックバイアス電圧の絶対値を増加させるようにフィードバック制御を行うバックバイアス電圧発生回路を備え、前記センスアンプのセンス動作時において前記１対の第１のＮＭＯＳトランジスタを先行して動作させ、所定の時間経過後に前記１対のＰＭＯＳトランジスタを動作させるように制御を行うことを特徴とする。

本発明の半導体記憶装置の構成によれば、センスアンプによるセンス動作において、先行して動作する１対の第１のＮＭＯＳトランジスタジスタに印加されるバックバイアス電圧は、しきい値電圧に応じて適切に制御される。すなわち、センスアンプを構成する第１のＮＭＯＳトランジスタと動作特性が略同一の第２のＮＭＯＳトランジスタの動作により、しきい値電圧の上昇時にはバックバイアス電圧の絶対値が減少し、しきい値電圧の低下時にはバックバイアスバイアス電圧の絶対値が増加する。よって、第１のＮＭＯＳトランジスタのしきい値電圧の変動を打ち消す方向に制御することができる。特にアレイ電圧を低電圧化する場合、Ｎチャネル先行センス方式において、先行するＮＭＯＳトランジスタの動作時に、そのしきい値に対して十分な動作マージンが確保され、ビット線対の間の電位差を的確に増幅することができる。そして、後続するＰＭＯＳトランジスタの動作時には、しきい値のアンバランスの影響を受けない程度の電位差のレベルを確保することができる。よって、低いアレイ電圧を用いたＮチャネル先行センス方式を実現する場合に最適な増幅動作を保ってセンスアンプのオフセットに起因する誤センスを有効に防止することができる。

本発明の半導体記憶装置において、前記バックバイアス電圧発生回路は、前記第２のＮＭＯＳトランジスタのドレイン及びゲートに接続された第１の抵抗と、前記第２のＮＭＯＳトランジスタのソースに接続された第２の抵抗を含む直列回路を構成し、所定のドレイン電流が流れた状態の前記第２のＮＭＯＳトランジスタのソースの電圧レベルを検知するレベル検知回路を含めて構成し、当該レベル検知回路の検知出力に応じて前記バックバイアス電圧の電圧レベルを制御してもよい。

本発明の半導体記憶装置において、前記直列回路の両端は、前記第１の抵抗側が前記バックバイアス電圧よりレベルが高い第１の基準電圧に接続されるとともに前記第２の抵抗側が前記バックバイアス電圧に接続されるように構成し、前記レベル検知回路は、前記第２のＮＭＯＳトランジスタのソースが一方の入力端子に接続されるとともに前記バックバイアス電圧よりレベルが高く前記第１の基準電圧よりレベルが低い第２の基準電圧が他方の入力端子に印加されたコンパレータを含めて構成してもよい。

本発明の半導体記憶装置において、前記バックバイアス電圧発生回路は、前記バックバイアス電圧の変化分ΔＶＢＢと、前記しきい値電圧の変化分ΔＶｔｎと、前記第１の抵抗の抵抗値Ｒ１と、前記第２の抵抗の抵抗値Ｒ２を用いて、ΔＶＢＢ＝（Ｒ２／Ｒ１）・ΔＶｔｎの関係が成り立つように制御を行ってもよい。

本発明の半導体記憶装置において、前記第１の抵抗及び前記第２の抵抗は、可変抵抗を用いて構成してもよい。

本発明の半導体記憶装置において、前記ゲート電圧発生回路は、前記レベル検知回路の検知出力に応じて発振動作が制御されるリングオシレータと、当該リングオシレータの発振出力に基づくチャージポンピング動作により前記ゲート電圧を発生するチャージポンプを含むように構成してもよい。

本発明によれば、センスアンプのＮＭＯＳトランジスタと動作特性が略同一の第２のＮＭＯＳトランジスタを用いてバックバイアス電圧を発生し、これをセンスアンプのＮＭＯＳトランジスタに印加して、しきい値電圧の変動を打ち消す方向に制御を行うようにしたので、Ｎチャネル先行センス方式を採用する場合のセンス動作を最適化して信頼性を高めることができる。特に、アレイ電圧を低電圧化する場合において、ＮＭＯＳトランジスタのしきい値電圧に対するマージンを確保してビット線対の間の電位差を確実に増幅し、センスアンプのオフセットに起因する誤センスの増加を防止することができるとともに、アクティブスタンバイ時の電流の増大を招くことなく、ＤＲＡＭチップの歩留まり向上を図ることが可能となる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対し、本発明を適用する場合の形態を説明する。

図１は、本実施形態のＤＲＡＭの要部構成を示す図である。本実施形態のＤＲＡＭは、複数のビット線と複数のワード線がマトリクス状に配置されるＤＲＡＭのメモリアレイ全体のうち、相補対をなすビット線対ＢＬＴ、ＢＬＮに対応して同様の構成が繰り返し配置される部分の回路構成を示している。図１においては、図７と概ね共通の構成要素であるメモリセルＭＣ、センスアンプ１０、ＶＤＬ発生回路１１に加えて、ＶＢＢ発生回路１２が含まれる。

ビット線対ＢＬＴ、ＢＬＮのそれぞれには、１対のＮＭＯＳトランジスタＴＮ１、ＴＮ２（本発明の第１のＮＭＯＳトランジスタ）と１対のＰＭＯＳトランジスタＴＰ１、ＴＰ２から構成されたセンスアンプ１０が設けられている。１対のＮＭＯＳトランジスタＴＮ１、ＴＮ２の各ソースは電源線ＳＡＮに接続され、１対のＰＭＯＳトランジスタＴＰ１、ＴＰ２の各ソースは電源線ＳＡＰに接続される。ＮＭＯＳトランジスタＴＮ１及びＰＭＯＳトランジスタＴＰ１は、各ドレインがビット線ＢＬＴに接続されるとともに各ゲートがビット線ＢＬＮに接続される。ＮＭＯＳトランジスタＴＮ２及びＰＭＯＳトランジスタＴＰ２は、各ドレインがビット線ＢＬＮに接続されるとともに各ゲートがビット線ＢＬＴに接続される。

電源線ＳＡＰには、ＰＭＯＳトランジスタＴＰ３を介して、ＶＤＬ発生回路１１から出力されるアレイ電圧ＶＤＬが接続されている。制御信号ＳＥＰに応じてＰＭＯＳトランジスタＴＰ３をオンとすることで電源線ＳＡＰが活性化され、ＰＭＯＳトランジスタＴＰ１、ＴＰ２による増幅動作を行うことができる。制御信号ＳＥＮに応じてＮＭＯＳトランジスタＴＮ３をオンとすることで電源線ＳＡＮが活性化され、ＮＭＯＳトランジスタＴＮ１、ＴＮ２による増幅動作を行うことができる。

なお、メモリアレイでは冗長構成を採用することが一般的であり、この場合は通常のメモリセルＭＣに加えて、不良セルを置換するための冗長セルを設ける必要がある。例えば、メモリセルＭＣの読み出し動作や書き込み動作が不良になった場合、対象となるビット線対ＢＬＴ、ＢＬＮ及び対応する回路部分が、冗長セル用に設けたビット線対ＢＬＴ、ＢＬＮ及び対応する回路部分により置き換えられることになる。

図１においては、センスアンプ１０の１対のＮＭＯＳトランジスタＴＮ１、ＴＮ２が形成されるＰウエルに対してバックバイアス電圧ＶＢＢを印加するための構成が特徴的である。このバックバイアス電圧ＶＢＢはＶＢＢ発生回路１２から供給され、後述するようにＮＭＯＳトランジスタＴＮ１、ＴＮ２のしきい値電圧Ｖｔｎの変動を補正するように、ＶＢＢ発生回路１２の構成に基づきバックバイアス電圧ＶＢＢの電圧レベルが適切に制御される。

図２は、図１のセンスアンプ１０を構成するＮＭＯＳトランジスタＴＮ１、ＴＮ２のサブスレッショルド特性の一例を示す図である。図２においては、ＮＭＯＳトランジスタＴＮ１、ＴＮ２のゲートソース間電圧ＶＧＳとドレイン電流ＩＤＳの関係をグラフで表している。ドレイン電流ＩＤＳはサブスレッショルド領域で指数関数的に変化するが、そのＩＤＳの対数を縦軸に示しているので直線的な変化で表される。ここで、図２の例では、ＩＤＳ＝１．０μＡのときのゲートソース間電圧ＶＧＳをしきい値電圧Ｖｔｎとして定義している。

図２においては、バックバイアス電圧ＶＢＢを変化させたときの異なる３種の特性Ｃ１、Ｃ２、Ｃ３を比較している。一般にバックバイアス電圧ＶＢＢは、接地レベルから僅かに負の領域付近に設定される。まず、基準となるバックバイアス電圧ＶＢＢ（例えば、ＶＢＢ＝−０．４Ｖ）に対応する特性Ｃ１に対し、バックバイアス電圧ＶＢＢの絶対値が小さくなる場合（例えば、ＶＢＢ＝−０．２Ｖ）の特性Ｃ２と、バックバイアス電圧ＶＢＢの絶対値が大きくなる場合（例えば、ＶＢＢ＝−０．６Ｖ）の特性Ｃ３とを比較して示している。ＮＭＯＳトランジスタＴＮ１、ＴＮ２のドレイン電流ＩＤＳは、特性Ｃ１に比べると、特性Ｃ２では上昇するととともに、特性Ｃ３では低下することがわかる。これにより、ＩＤＳ＝１．０μＡに対応するしきい値電圧Ｖｔｎは、特性Ｃ１を基準として、特性Ｃ２では小さくなり（図中、左方向）、特性Ｃ３では大きくなる（図中、右方向）。

そのため、ＶＢＢ発生回路１２には、図２に示すような電圧ＶＢＢに対するサブスレッショルド特性の依存性を利用して、ＮＭＯＳトランジスタＴＮ１、ＴＮ２のしきい値電圧Ｖｔｎの変動を打ち消す特性が求められる。すなわち、ＮＭＯＳトランジスタＴＮ１、ＴＮ２のしきい値電圧Ｖｔｎが上昇する場合は、バックバイアス電圧ＶＢＢの絶対値を減少させる制御を行って、しきい値電圧Ｖｔｎを望ましいレベルに低下させればよい。また、ＮＭＯＳトランジスタＴＮ１、ＴＮ２のしきい値電圧Ｖｔｎが低下する場合は、バックバイアス電圧ＶＢＢの絶対値を増加させる制御を行って、しきい値電圧Ｖｔｎを望ましいレベルに上昇させればよい。

次に、図１のＶＢＢ発生回路１２の具体的な構成及び動作について説明する。ＶＢＢ発生回路１２については複数の実施例があるが、まず、図３に基づきＶＢＢ発生回路１２の第１の実施例について説明する。図３に示すように、第１の実施例のＶＢＢ発生回路１２には、バックバイアス電圧ＶＢＢをフィードバックしてレベルを検知するレベル検知回路２０と、多段接続したリング状のインバータからなる発振回路であるリングオシレータ２１と、リングオシレータ２１の発振出力に基づくチャージポンピング動作によりバックバイアス電圧ＶＢＢを発生するチャージポンプ２２とを含んで構成されている。

上記の構成においてレベル検知回路２０は、抵抗Ｒ１、ＮＭＯＳトランジスタＴＮ１０（本発明の第２のＮＭＯＳトランジスタ）、抵抗Ｒ２からなる直列回路と、コンパレータ３０から構成されている。また、レベル検知回路２０には、電圧源（不図示）により生成された２つの基準電圧ＶＲＥＦ１、ＶＲＥＦ２が印加されている。レベル検知回路２０の直列回路において、抵抗Ｒ１とＮＭＯＳトランジスタＴＮ１０のドレイン・ゲートがノードＮ２で接続され、ＮＭＯＳトランジスタＴＮ１０のソースと抵抗Ｒ２がノードＮ１で接続されている。また、直列回路の両端は、抵抗Ｒ１が基準電圧ＶＲＥＦ１に接続されるとともに、抵抗Ｒ２がチャージポンプ２２の出力側に接続されている。

なお、基準電圧ＶＲＥＦ１は、バックバイアス電圧ＶＢＢより高いレベルに設定され、基準電圧ＶＲＥＦ２は、バックバイアス電圧ＶＢＢより高いレベル、かつ基準電圧ＶＲＥＦ１より低いレベルに設定される。具体例としては、ＶＲＥＦ１＝１．６Ｖ、ＶＲＥＦ２＝０．７Ｖに設定することができる。

コンパレータ３０は、プラス側入力端子がノードＮ１に接続され、マイナス側入力端子に基準電圧ＶＲＥＦ２が印加されている。レベル検知回路２０においては、コンパレータ３０のプラス側入力端子とマイナス側入力端子の大小関係に応じて、コンパレータ３０の検知出力である信号ＥＮＡＢＬＥのレベルが変化する。すなわち、ノードＮ１の電圧レベルが上昇して基準電圧ＶＲＥＦ２より高くなると、信号ＥＮＡＢＬＥがハイレベルになる。一方、ノードＮ２の電圧レベルが低下して基準電圧ＶＲＥＦ２より低くなると、信号ＥＮＡＢＬＥがローレベルになる。

これにより、信号ＥＮＡＢＬＥがハイレベルのときは、リングオシレータ２１とチャージポンプ２２が活性化されてバックバイアス電圧ＶＢＢを低下させる方向に変化させ、信号ＥＮＡＢＬＥがローレベルのときは、リングオシレータ２１とチャージポンプ２２が非活性状態となって動作が停止し、レベル検知回路２０からの電流によりバックバイアス電圧ＶＢＢを上昇させる方向に変化する。

図３の構成において、ノードＮ１の電圧をＶ（Ｎ１）と表し、ＮＭＯＳトランジスタＴＮ１０のゲートソース間電圧をＶＧＳ、抵抗Ｒ１を流れる電流をＩと表すと、

Ｉ・Ｒ１＋ＶＧＳ＝ＶＲＥＦ１−Ｖ（Ｎ１） （１）

となる。この電流Ｉは、ＮＭＯＳトランジスタＴＮ１０を流れるドレイン電流ＩＤＳに一致する。そして、コンパレータ３０のプラス側入力端子とマイナス側入力端子が同レベルになるようにフィードバックがかかり、電圧Ｖ（Ｎ１）が基準電圧ＶＲＥＦ２と同レベルになるように制御されるので、（１）式は、

Ｉ・Ｒ１＋ＶＧＳ＝ＶＲＥＦ１−ＶＲＥＦ２ （２）

と表すことができる。よって、（２）式から電流Ｉは、

Ｉ＝（ＶＲＥＦ１−ＶＲＥＦ２−ＶＧＳ）／Ｒ１ （３）

と表すことができる。
一方、電流Ｉは抵抗Ｒ２にも流れるので、

Ｉ・Ｒ２＝ＶＲＥＦ２−ＶＢＢ （４）

と表すことができる。よって、（３）式及び（４）式から、

ＶＢＢ＝Ｒ２・（ＶＲＥＦ２−ＶＲＥＦ１＋ＶＧＳ）／Ｒ１＋ＶＲＥＦ２ （５）

が導かれる。ＩＤＳ＝１μＡのときのゲートソース間電圧ＶＧＳが、ＮＭＯＳトランジスタＴＮ１０のしきい値電圧Ｖｔｎとして定義されるので、この場合には（５）式のゲートソース間電圧ＶＧＳをしきい値電圧Ｖｔｎで置き換えて、

ＶＢＢ＝Ｒ２・（ＶＲＥＦ２−ＶＲＥＦ１＋Ｖｔｎ）／Ｒ１＋ＶＲＥＦ２ （６）

と表すことができる。（６）式において、バックバイアス電圧ＶＢＢの変化分ΔＶＢＢと、しきい値電圧Ｖｔｎの変化分ΔＶｔｎに着目すると、

ΔＶＢＢ＝（Ｒ２／Ｒ１）・ΔＶｔｎ （７）

という関係が成り立つ。よって、比例係数Ｒ２／Ｒ１によりΔＶｔｎとΔＶＢＢが比例して変化するので、抵抗Ｒ１、Ｒ２を適切に選択すれば、ΔＶｔｎとΔＶＢＢを好ましい関係に設定可能となる。ここで、バックバイアス電圧ＶＢＢが負となる動作点を設定することを前提にすれば、しきい値電圧Ｖｔｎが上昇するとバックバイアス電圧ＶＢＢの絶対値が減少するとともに、しきい値電圧Ｖｔｎが低下するとバックバイアス電圧ＶＢＢの絶対値が増加することになる。

図３において、ＮＭＯＳトランジスタＴＮ１０は、センスアンプ１０に含まれるＮＭＯＳトランジスタＴＮ１、ＴＮ２と同一の動作特性を持つように形成する必要がある。もし、両者の動作特性が異なる場合は、ＶＢＢ発生回路１２のフィードバック制御によるバックバイアス電圧ＶＢＢの適切な制御が保証されなくなる。よって、ＮＭＯＳトランジスタＴＮ１０は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２と同一の製造プロセスかつ同一の形状とすることが望ましい。

次に図４は、図３のＶＢＢ発生回路１２に含まれるリングオシレータ２１とチャージポンプ２２の具体例を示す図である。図４に示すリングオシレータ２１は、１個のＮＡＮＤ回路２０１と複数のインバータ２０２をリング状に多段接続して構成される。ＮＡＮＤ回路２０１において、一方の端子に上記の信号ＥＮＡＢＬＥが入力されるとともに、他方の入力端子にリングオシレータ２２の発振出力がフィードバックされている。インバータ２０２が偶数段で接続されているときにＮＡＮＤ回路２０１と併せて奇数段の接続となるので、リングオシレータ２１において所定周波数の自励発振が生じる。リングオシレータ２１における自励発振は、信号ＥＮＡＢＬＥがハイレベルのときのみ可能である。

また、図４に示すチャージポンプ２２は、インバータ２０３と、容量２０４と、２個のＮＭＯＳトランジスタ２０５、２０６から構成される。リングオシレータ２１の発振出力はチャージポンプ２２のインバータ２０３に入力され、ＮＭＯＳトランジスタ２０５、２０６により容量２０４が充放電される。発振出力のレベルに応じて、ＮＭＯＳトランジスタ２０５、２０６が交互にオン、オフを繰り返すことでポンピング動作が行われ、バックバイアス電圧ＶＢＢのレベルを徐々に低下させるように動作する。

次に、本実施形態のＤＲＡＭにおけるセンス動作について説明する。図５は、センスアンプ１０においてＮチャネル先行センス方式を採用した場合の動作波形を示す図である。図５に示す動作波形では、図１０の場合と同じ低いアレイ電圧ＶＤＬにて同様の手順で動作が制御されるものとする。センス動作の開始後、選択されたワード線がタイミングＴ１で接地電位ＶＳＳから電圧ＶＰＰに立ち上がる動作は、図１０と同様になる。一方、タイミングＴ２において、プリチャージ電圧ＶＨＢに保持されている電源線ＳＡＮが活性化されて低下し、しきい値電圧Ｖｔｎだけ低い電圧レベルでクランプされる。この場合、図５を図１０と比較すると、ＶＨＢ−ＶＳＳに対してしきい値電圧Ｖｔｎが小さくなっているため、接地電位ＶＳＳで制約されないことがわかる。これは、ＶＢＢ発生回路１２の適切な制御により、バックバイアス電圧ＶＢＢの絶対値が所定レベルだけ減少した結果、ＮＭＯＳトランジスタＴＮ１、ＴＮ２のしきい値電圧Ｖｔｎが低下するためである。

上記のように、ＮＭＯＳトランジスタＴＮ１、ＴＮ２の動作によりビット線対ＢＬＴの電圧レベルが徐々に低下し、ビット線対ＢＬＴ、ＢＬＮの間の電位差を拡大することができる。タイミングＴ３において電源線ＳＡＰが活性化されたときには、Ｖｔｐアンバランスの影響を受けない程度の十分な電位差を確保することができる。電源線ＳＡＰが活性化されると、電圧レベルがプリチャージ電圧ＶＨＢからアレイ電圧ＶＤＬに向かって上昇していく。そして、時間経過とともに一方のビット線ＢＬＮの電圧レベルが徐々にアレイ電圧ＶＤＬに収束するとともに、他方のビット線ＢＬＴの電圧レベルが徐々に接地電位ＶＳＳに収束していく。

本実施形態は、特にアレイ電圧ＶＤＬを低電圧化してメモリアレイを構成する場合、図５に示すように、タイミングＴ２〜Ｔ３において電源線ＳＡＮを適切な電圧レベルに保つように、しきい値電圧Ｖｔｎを低下方向に制御するのが有用である。

次に、図６に基づきＶＢＢ発生回路１２の第２の実施例について説明する。図６に示すように、第２の実施例のＶＢＢ発生回路１２は、基本的な構成要素については第１の実施例と共通するので説明を省略する。一方、第２の実施例では、第１の実施例におけるレベル検知部２０の直列回路において、固定の抵抗Ｒ１を可変抵抗Ｒ３に置き換えるとともに、固定の抵抗Ｒ２を可変抵抗Ｒ４に置き換えた構成となっている。これらの可変抵抗Ｒ３、Ｒ４としては、例えば、所望の抵抗値を有する複数の固定抵抗に、テストモードによりオン・オフするスイッチ素子、あるいはヒューズを並列接続して構成することができる。

第２の実施例は、ＤＲＡＭの製造時にＶＢＢ発生回路１２におけるバックバイアス電圧ＶＢＢとしきい値電圧Ｖｔｎの関係を調整する場合に有用な構成である。すなわち、第２の実施例では、第１の実施例で示される（６）式は、

ＶＢＢ＝Ｒ４・（ＶＲＥＦ２−ＶＲＥＦ１＋Ｖｔｎ）／Ｒ３＋ＶＲＥＦ２ （８）

と表すことができるとともに、第１の実施例の（７）式は、

ΔＶＢＢ＝（Ｒ４／Ｒ３）・ΔＶｔｎ （９）

と表すことができる。よって、（７）、（８）式に含まれる可変抵抗Ｒ３、Ｒ４の値を適切に調整することにより、所望の特性に調整することができる。例えば、製造プロセスによるしきい値電圧Ｖｔｎのばらつきを、可変抵抗Ｒ３、Ｒ４により予め調整しておけば、ＶＢＢ発生回路１２の動作において、温度変動等に起因するしきい値電圧Ｖｔｎの変動を打ち消すように制御可能となる。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本発明は、図１の構成のＤＲＡＭに限られず多様な構成のＤＲＡＭに対して適用可能である。また、本発明は、半導体記憶装置としてのＤＲＡＭに限られず、ＤＲＡＭ以外の半導体記憶装置に対しても広く適用可能である。

本実施形態のＤＲＡＭの要部構成を示す図である。 図１のセンスアンプを構成するＮＭＯＳトランジスタのサブスレッショルド特性の一例を示す図である。 ＶＢＢ発生回路の第１の実施例の構成を示す図である。 図３のＶＢＢ発生回路に含まれるリングオシレータとチャージポンプの具体例を示す図である。 センスアンプにおいてＮチャネル先行センス方式を採用した場合の動作波形を示す図である。 ＶＢＢ発生回路の第２の実施例の構成を示す図である。 従来のＤＲＡＭにおけるセンスアンプを含む要部の構成を示す図である。 一般的なＤＲＡＭプロセスにおけるしきい値電圧Ｖｔｎ、Ｖｔｐのばらつき特性を示す図である。 センスアンプにおいてＮチャネル先行センス方式を採用した場合の動作波形の一例を示す図である。 図９の動作波形を基準にして、アレイ電圧を低電圧化した場合の動作波形の一例を示す図である。

符号の説明

１０…センスアンプ
１１…ＶＤＬ発生回路
１２…ＶＢＢ発生回路
２０…レベル検知回路
２１…リングオシレータ
２２…チャージポンプ
３０…コンパレータ
ＴＮ１、ＴＮ２…ＮＭＯＳトランジスタ（本発明の第１のＮＭＯＳトランジスタ）
ＴＮ１０…ＮＭＯＳトランジスタ（本発明の第２のＮＭＯＳトランジスタ）
ＴＰ１、ＴＰ２…ＰＭＯＳトランジスタ
２０１…ＮＡＮＤ回路
２０２、２０３…インバータ
２０４…容量
ＢＬＴ、ＢＬＮ…ビット線
ＭＣ…メモリセル
Ｒ１、Ｒ２…抵抗
Ｒ３、Ｒ４…可変抵抗

Claims (6)

1. 相補対をなすビット線対に接続された１対の第１のＮＭＯＳトランジスタと１対のＰＭＯＳトランジスタから構成され、前記ビット線対に形成されたメモリセルの微小電位を増幅するセンスアンプと、
   前記第１のＮＭＯＳトランジスタと動作特性が略同一の第２のＮＭＯＳトランジスタに所定の電流を流して前記第１のＮＭＯＳトランジスタに印加すべきバックバイアス電圧を発生し、前記第２のＮＭＯＳトランジスタのしきい値電圧に応じて、当該しきい値電圧が上昇した場合は前記バックバイアス電圧の絶対値を減少させ、当該しきい値電圧が低下した場合は前記バックバイアス電圧の絶対値を増加させるようにフィードバック制御を行うバックバイアス電圧発生回路と、
   を備え、前記センスアンプのセンス動作時において前記１対の第１のＮＭＯＳトランジスタを先行して動作させ、所定の時間経過後に前記１対のＰＭＯＳトランジスタを動作させるように制御を行うことを特徴とする半導体記憶装置。
2. 前記バックバイアス電圧発生回路は、前記第２のＮＭＯＳトランジスタのドレイン及びゲートに接続された第１の抵抗と、前記第２のＮＭＯＳトランジスタのソースに接続された第２の抵抗を含む直列回路を構成し、所定のドレイン電流が流れた状態の前記第２のＮＭＯＳトランジスタのソースの電圧レベルを検知するレベル検知回路を含み、当該レベル検知回路の検知出力に応じて前記バックバイアス電圧の電圧レベルを制御することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記直列回路の両端は、前記第１の抵抗側が前記バックバイアス電圧よりレベルが高い第１の基準電圧に接続されるとともに前記第２の抵抗側が前記バックバイアス電圧に接続され、
   前記レベル検知回路は、前記第２のＮＭＯＳトランジスタのソースが一方の入力端子に接続されるとともに前記バックバイアス電圧よりレベルが高く前記第１の基準電圧よりレベルが低い第２の基準電圧が他方の入力端子に印加されたコンパレータを含むことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記バックバイアス電圧発生回路は、前記バックバイアス電圧の変化分ΔＶＢＢと、前記しきい値電圧の変化分ΔＶｔｎと、前記第１の抵抗の抵抗値Ｒ１と、前記第２の抵抗の抵抗値Ｒ２を用いて、
   ΔＶＢＢ＝（Ｒ２／Ｒ１）・ΔＶｔｎ
   の関係が成り立つように前記フィードバック制御を行うことを特徴とする請求項２又は３に記載の半導体記憶装置。
5. 前記第１の抵抗及び前記第２の抵抗は、可変抵抗であることを特徴とする請求項２から４のいずれかに記載の半導体記憶装置。
6. 前記ゲート電圧発生回路は、前記レベル検知回路の検知出力に応じて発振動作が制御されるリングオシレータと、当該リングオシレータの発振出力に基づくチャージポンピング動作により前記ゲート電圧を発生するチャージポンプを含んで構成されることを特徴とする請求項１から５のいずれかに記載の半導体記憶装置。
   

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