KR100665643B1 - 전압 공급 회로 및 반도체 메모리 - Google Patents

전압 공급 회로 및 반도체 메모리 Download PDF

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KR100665643B1
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Abstract

본 발명은 반도체 메모리의 스탠바이 상태에서의 소비 전력을 증대시키지 않고, 출력 전압의 변동에 대한 응답 속도 및 발진에 대한 안정성을 확보한 후에, 반도체 메모리의 동작 상태에 따라서 프리차지 전압용 전압 공급 회로의 구동 능력을 제어한다.
제1 및 제2 차동 증폭기는, 구동 능력 제어 신호의 활성화에 응답하여 바이어스 전류를 증가시키는 기능을 갖는다. 제1 구동 회로는 제1 차동 증폭기의 출력 신호의 활성화에 응답하여 출력 노드를 고전원선에 접속하고, 제2 차동 증폭기의 출력 신호의 활성화에 응답하여 출력 노드를 저전원선에 접속한다. 제2 구동 회로는 구동 능력 제어 신호의 활성화 기간에만, 제1 차동 증폭기의 출력 신호의 활성화에 응답하여 출력 노드를 고전원선에 접속하고, 제2 차동 증폭기의 출력 신호의 활성화에 응답하여 출력 노드를 저전원선에 접속한다.

Description

전압 공급 회로 및 반도체 메모리{VOLTAGE SUPPLY CIRCUIT AND SEMICONDUCTOR MEMORY}
도 1은 본 발명의 제1 실시형태를 도시한 블록도.
도 2는 도 1의 메모리 코어를 도시한 블록도.
도 3은 도 1의 프리차지 전압용 전압 공급 회로를 도시한 회로도.
도 4는 도 3의 차동 증폭기를 도시한 회로도.
도 5는 도 3의 스위치 회로를 도시한 회로도.
도 6은 도 1의 반도체 메모리의 동작예를 도시한 타이밍도.
도 7은 전압 공급 회로의 출력 특성을 도시한 설명도.
도 8은 본 발명의 비교예를 도시한 회로도.
도 9는 도 8의 차동 증폭기를 도시한 회로도.
도 10은 본 발명의 제2 실시형태를 도시한 회로도.
도 11은 본 발명의 제3 실시형태를 도시한 회로도.
도 12는 도 11의 제2 전압 공급부측의 차동 증폭기를 도시한 회로도.
도 13은 본 발명의 제4 실시형태를 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 메모리 20 : 내부 전원 회로
21, 21A, 21B, 22C : 전압 공급 회로
21B-1, 21C-1 : 제1 전압 공급부
21B-2, 21C-2 : 제2 전압 공급부
22∼24 : 전압 공급 회로 30 : 제어 회로
40 : 메모리 코어 ACT : 액티브 신호
AMP1, AMP1A, AMP1B, AMP2, AMP2A, AMP2B : 차동 증폭기
BL, /BL : 비트선 CDEC : 칼럼 디코더
EQC : 이퀄라이즈 회로 I1, INV : 인버터
MC : 메모리 셀 MCA : 메모리 셀 어레이
MSW1, MSW2 : CMOS 스위치 PRC : 프리차지 회로
RA : 리드 앰프 SA : 센스 앰프
SW1, SW1A, SW2, SW2A : 스위치 회로
T1, T3, T5, T11, T12 : pMOS 트랜지스터
T2, T4, T6, T13∼T17 : nMOS 트랜지스터
VB1, VB2 : 바이어스 전압 VBLH : 리스토어 전압선
VPL : 플레이트 전압선 VPP : 워드선 활성화 전압선
VPR : 프리차지 전압선 VRL, VRH : 기준 전압
VSS : 접지선 WA : 라이트 앰프
WDEC : 워드 디코더 WL : 워드선
본 발명은, DRAM(Dynamic Random Access Memory) 등의 반도체 메모리에 있어서 비트선의 프리차지 전압을 공급하기 위한 전압 공급 회로에 관한 것이다.
일반적으로, DRAM 등의 반도체 메모리는 외부 단자를 통해 공급되는 외부 전원 전압을 사용하여 복수의 내부 전원 전압을 생성하는 내부 전원 회로를 갖고 있다. 예컨대, 내부 전원 회로는 비트선의 프리차지 전압, 메모리 셀의 플레이트 전압, 워드선의 활성화 전압 및 비트선의 리스토어 전압 등을 각각 공급하는 복수의 전압 공급 회로를 구비하여 구성되어 있다.
여기서, DRAM 등의 반도체 메모리의 동작에 대해서 간단히 설명한다. 반도체 메모리가 스탠바이 상태로부터 액티브 상태로 천이되면, 프리차지 회로(비트선 쌍을 프리차지 전압선에 접속하는 회로)에의 프리차지 제어 신호 및 이퀄라이즈 회로(비트선 쌍의 한 쪽 및 다른 쪽을 서로 접속하는 회로)에의 이퀄라이즈 제어 신호가 비활성화되고, 계속해서 워드선이 활성화된다. 이것에 의해, 비트선 쌍에 대한 프리차지 동작 및 이퀄라이즈 동작이 정지하고, 메모리 셀에 축적되어 있던 전하에 의해 비트선 쌍에 전위차가 발생한다. 이 전위차가 센스 앰프에 의해 증폭됨으로써, 비트선 쌍의 한 쪽 및 다른 쪽의 전압은 각각 리스토어 전압 및 접지 전압으로 설정된다.
이 후, 반도체 메모리가 액티브 상태로부터 스탠바이 상태로 천이되면, 워드선이 비활성화되고, 계속해서 프리차지 제어 신호 및 이퀄라이즈 제어 신호가 활성 화된다. 이것에 의해 비트선 쌍에 대한 프리차지 동작 및 이퀄라이즈 동작이 재개된다. 비트선 쌍의 한 쪽 및 다른 쪽의 부하 용량은 거의 동일하기 때문에, 이퀄라이즈 동작에 의해 비트선 쌍의 한 쪽 및 다른 쪽의 전압은 대략 리스토어 전압의 1/2로 설정된다.
프리차지 전압이 리스토어 전압의 1/2로 설정되어 있는 경우, 전술한 바와 같은 리스토어 동작 후의 프리차지 동작에 있어서, 프리차지 전압용 전압 공급 회로에 의해 공급되어야 하는 전류는 거의 없다. 또한, 프리차지 전압이 리스토어 전압의 1/2로 설정되어 있는 경우, 리드 동작 후 혹은 라이트 동작 후의 프리차지 동작에 있어서도 프리차지 전압용 전압 공급 회로에 의해 공급되어야 하는 전류는 거의 없다. 이와 같이, 프리차지 전압용 전압 공급 회로에 의해 공급되어야 하는 전류가 반도체 메모리의 동작 상태에 관계없이 항상 작을 경우, 프리차지 전압용 전압 공급 회로의 구동 능력(전류 공급 능력)은 작아도 좋다.
프리차지 전압용 전압 공급 회로로서는, 일반적으로 푸시·풀형의 전압 공급 회로가 사용되고 있다. 푸시·풀형의 전압 공급 회로에서는, 출력 전압이 미리 결정된 전압범위(불감대)(dead zone)로부터 벗어났을 때에, 출력 노드가 출력 트랜지스터를 통해 리스토어 전압선 또는 접지선에 접속됨으로써 출력 전압이 거의 일정하게 설정된다. 이러한 부시·풀형의 전압 공급 회로에서는 소스·팔로워형의 전압 공급 회로(예컨대, 특허 문헌 1 참조)와 같이 출력 전압이 출력 트랜지스터의 임계치 전압에 영향을 미치는 일은 없다. 이 때문에, 푸시·풀형의 전압 공급 회로는 소스·팔로워형의 전압 공급 회로에 비해서 출력 전압을 정밀도 좋게 설정할 수 있 다. 또한, 푸시·풀형의 전압 공급 회로에서는 불감대 근방의 전압 영역에 있어서, 출력 전류의 변동이 급준하다. 이 때문에, 푸시·풀형의 전압 공급 회로에서는 소스·팔로워형의 전압 공급 회로에 비해서 출력 전류에 의존한 출력 전압의 변동이 적다.
[특허 문헌 1] 일본 특허 공개 제2001-325792호 공보
그런데 센스 앰프의 데이터 독출 마진을 향상시키기 위해 프리차지 전압(VPR)이 리스토어 전압(VBLH)의 1/2보다 낮게 설정되는 경우가 있다. 이러한 경우, 리스토어 동작 후의 프리차지 동작에 있어서, 프리차지 전압용 전압 공급 회로에 의해 공급되어야 하는 전류가 일시적으로 커진다. 이 때의 전류(IVPR)는 비트선 쌍 한 쪽의 부하 용량(CBL), 활성화되는 센스 앰프의 수(NSA) 및 센스 앰프의 활성화 주기(TCYC)를 이용하여 식(1)으로 나타낸다.
IVPR＝{(VBLH/2-VPR)·2·CBL·NSA}/TCYC …(1)
또한, 리스토어 전압용 전압 공급 회로가 nM0S 트랜지스터의 소스·팔로워 회로를 이용하여 구성되는 경우, 리스토어 동작 기간이 길어짐에 따라서, 리스토어 동작 종료시에 있어서 비트선 쌍의 한 쪽 전압은 높아진다. 이러한 경우에도, 리스토어 동작 후의 프리차지 동작에 있어서, 프리차지 전압용 전압 공급 회로에 의해 공급되어야 하는 전류가 일시적으로 커진다. 이 때의 전류(IVPR)는 리스토어 동작 종료시에 있어서 비트선 쌍의 한 쪽 전압(VBLX)을 이용하여 식(2)으로 나타낸다.
IVPR＝{(VBLX/2-VPR)·2·CBL·NSA}/TCYC …(2)
이상과 같은 프리차지 전압용 전압 공급 회로에 의해 공급되어야 하는 전류가 반도체 메모리의 동작 상태에 따라 일시적으로 커지는 경우에는, 프리차지 전압용 전압 공급 회로에 대하여 큰 구동 능력이 요구된다. 푸시·풀형 전압 공급 회로의 구동 능력을 크게 하기 위해서는 출력 트랜지스터의 채널 폭을 크게 하면 좋다. 그러나, 출력 트랜지스터의 채널 폭을 크게 하면, 출력 트랜지스터의 제어 신호를 출력하는 차동 증폭기의 출력 단자의 부하 용량이 커진다. 이 때문에, 출력 전압의 변동에 대한 응답 속도가 저하되어 버린다.
또한, 푸시·풀형의 전압 공급 회로에서는, 2단 증폭 회로에 의한 귀환 루프가 형성되기 때문에, 출력 트랜지스터의 채널 폭을 크게 하면 발진에 대한 안정성이 저하되어 버리는, 즉 발진이 발생하기 쉬워진다. 출력 전압의 변동에 대한 응답 속도의 저하 및 발진에 대한 안정성의 저하는 차동 증폭기의 바이어스 전류를 크게 함으로써 회피할 수 있다. 그러나 차동 증폭기의 바이어스 전류를 반도체 메모리의 동작 상태에 관계없이 항상 크게 하면, 반도체 메모리의 스탠바이 상태에서의 소비 전력이 증대되어 버린다.
본 발명의 목적은, 반도체 메모리의 스탠바이 상태에서의 소비 전력을 증대시키지 않고, 출력 전압의 변동에 대한 응답 속도 및 발진에 대한 안정성을 확보한 후에, 반도체 메모리의 동작 상태에 따라 프리차지 전압용 전압 공급 회로의 구동 능력을 제어하는 것에 있다.
본 발명의 일형태에서는, 반도체 메모리는, 복수의 메모리 셀, 복수의 비트선 쌍, 복수의 이퀄라이즈 회로, 복수의 프리차지 회로, 전압 공급 회로 및 제어 회로를 구비하여 구성된다. 복수의 비트선 쌍은 복수의 메모리 셀에 각각 접속된다. 복수의 이퀄라이즈 회로는 복수의 비트선 쌍에 각각 대응하여 설치된다. 복수의 프리차지 회로는 복수의 비트선 쌍을 프리차지 전압선에 접속하기 위해, 복수의 비트선 쌍에 각각 대응하여 설치된다. 전압 공급 회로의 출력 노드는 프리차지 전압선에 접속된다. 제어 회로는 전압 공급 회로의 프리차지 전압선에 대한 공급 전류의 증가가 필요할 때에, 전압 공급 회로에의 구동 능력 제어 신호를 활성화시킨다.
예컨대, 제어 회로는 로우(row) 어드레스 스트로브 신호의 활성화 타이밍에 맞추어 구동 능력 제어 신호를 활성화시킨다. 여기서, 로우 어드레스 스트로브 신호는 반도체 메모리를 스탠바이 상태로부터 액티브 상태로 천이시킬 때에 활성화되고, 반도체 메모리를 액티브 상태로부터 스탠바이 상태로 천이시킬 때에 비활성화되는 주지의 제어 신호이다. 또한, 제어 회로는 로우 어드레스 스트로브 신호의 비활성화 후, 비트선 쌍의 한 쪽 및 다른 쪽의 전압이 프리차지 전압으로 설정되는 타이밍에 맞추어 구동 능력 제어 신호를 비활성화시킨다.
전압 공급 회로에 있어서의 제1 차동 증폭기는, 출력 노드의 전압 및 제1 전압을 입력 전압으로서 받아, 출력 노드의 전압이 제1 전압보다 낮을 때에 출력 신 호를 활성화시킨다. 전압 공급 회로에 있어서의 제2 차동 증폭기는, 출력 노드의 전압 및 제1 전압보다 높은 제2 전압을 입력 전압으로서 받아, 출력 노드의 전압이 제2 전압보다 높을 때에 출력 신호를 활성화시킨다. 제1 및 제2 차동 증폭기에 있어서의 차동 증폭부는 입력 전압간의 대소 관계에 따라 출력 신호를 활성화시킨다. 제1 및 제2 차동 증폭기에 있어서의 전류 제어부는 차동 증폭부에 접속되어, 구동능력 제어 신호의 활성화에 응답하여 바이어스 전류를 증가시킨다.
전압 공급 회로에 있어서의 제1 구동 회로는, 제1 차동 증폭기 출력 신호의 활성화에 응답하여 출력 노드를 고전원선에 접속하고, 제2 차동 증폭기 출력 신호의 활성화에 응답하여 출력 노드를 저전원선에 접속한다. 전압 공급 회로에 있어서의 제2 구동 회로는 구동 능력 제어 신호의 활성화 기간에만 제1 차동 증폭기 출력 신호의 활성화에 응답하여 출력 노드를 고전원선에 접속하고, 제2 차동 증폭기 출력 신호의 활성화에 응답하여 출력 노드를 저전원선에 접속한다. 바람직하게는 전압 공급 회로는 제1 및 제2 차동 증폭기와 제1 및 제2 구동 회로에 부가하여, 제1 및 제2 스위치 회로를 구비하여 구성된다. 전압 공급 회로에 있어서의 제1 스위치 회로는 제1 차동 증폭기의 출력 신호를 수신하여 구동 능력 제어 신호의 활성화에 응답하여 온됨으로써, 제1 차동 증폭기의 출력 신호를 출력측에 전달한다. 전압 공급 회로에 있어서의 제2 스위치 회로는 제2 차동 증폭기의 출력 신호를 수신하여 구동 능력 제어 신호의 활성화에 응답하여 온됨으로써, 제2 차동 증폭기의 출력 신호를 출력측에 전달한다. 전압 공급 회로에 있어서의 제2 구동 회로는 제1 스위치 회로의 출력 신호를 제1 차동 증폭기의 출력 신호로서 수신하는 동시에, 제2 스위 치 회로의 출력 신호를 제2 차동 증폭기의 출력 신호로서 수신한다. 이하, 이러한 구성의 전압 공급 회로의 동작에 대해서 설명한다.
구동 능력 제어 신호의 비활성화 기간에 있어서, 출력 노드의 전압이 제1 전압보다 낮아지고, 제1 차동 증폭기의 출력 신호가 활성화되면, 제1 스위치 회로가 오프되어 있기 때문에 제1 구동 회로만이 출력 노드를 고전원선에 접속된다. 이것에 의해 출력 노드의 전압은 상승하기 시작한다. 그리고, 출력 노드의 전압이 제1전압보다 높아지면 제1 차동 증폭기의 출력 신호가 비활성화되고, 제1 구동 회로가 출력 노드를 고전원선으로부터 분리한다. 또한, 구동 능력 제어 신호의 비활성화 기간에서, 출력 노드의 전압이 제2 전압보다 높아지고, 제2 차동 증폭기의 출력 신호가 활성화되면, 제2 스위치 회로가 오프되어 있기 때문에, 제1 구동 회로만이 출력 노드를 저전원선에 접속한다. 이것에 의해 출력 노드의 전압은 하강하기 시작한다. 그리고, 출력 노드의 전압이 제2 전압보다 낮아지면, 제2 차동 증폭기의 출력 신호가 비활성화되어, 제1 구동 회로가 출력 노드를 저전원선으로부터 분리한다.
한편, 구동 능력 제어 신호의 활성화 기간에 있어서, 출력 노드의 전압이 제1 전압보다 낮아지며, 제1 차동 증폭기의 출력 신호가 활성화되면, 제1 스위치 회로가 온되어 있기 때문에, 제1 및 제2 구동 회로 쌍방이 출력 노드를 고전원선에 접속한다. 이것에 의해 출력 노드의 전압은 상승하기 시작한다. 그리고, 출력 노드의 전압이 제1 전압보다 높아지면 제1 차동 증폭기의 출력 신호가 비활성화되어, 제1 및 제2 구동 회로가 출력 노드를 고전원선으로부터 분리한다. 또한, 구동 능력 제어 신호의 활성화 기간에서, 출력 노드의 전압이 제2 전압보다 높아지고, 제2 차 동 증폭기의 출력 신호가 활성화되면, 제2 스위치 회로가 온되어 있기 때문에, 제1 및 제2 구동 회로의 쌍방이 출력 노드를 저전원선에 접속한다. 이것에 의해 출력 노드의 전압은 하강하기 시작한다. 그리고, 출력 노드의 전압이 제2 전압보다 낮아지면 제2 차동 증폭기의 출력 신호가 비활성화되어, 제1 및 제2 구동 회로가 출력 노드를 저전원선으로부터 분리한다.
이상과 같이, 전압 공급 회로는 구동 능력 제어 신호의 활성화 기간에 구동능력이 커지며, 구동 능력 제어 신호의 비활성화 기간에 구동 능력이 작아진다. 즉 전압 공급 회로의 구동 능력을 구동 능력 제어 신호에 의해 제어할 수 있다. 이 때문에 전압 공급 회로에 의해 공급되어야 하는 전류가 반도체 메모리의 동작 상태에 따라서 일시적으로 커지는 경우(예컨대, 프리차지 전압이 리스토어 전압의 1/2보다 작게 설정되는 경우), 전압 공급 회로에 의해 공급되어야 하는 전류가 큰 기간에 구동 능력 제어 신호를 활성화시킴으로써 전압 공급 회로에 필요한 구동 능력을 얻을 수 있다.
또한, 전압 공급 회로는 푸시·풀형이기 때문에 구동 능력 제어 신호의 활성화 기간에 있어서 제1 및 제2 구동 회로의 쌍방을 동작시키면, 출력 전압에 대한 응답 속도의 저하 및 발진에 대한 안정성의 저하가 우려된다. 그러나, 구동 능력 제어 신호의 활성화 기간에서는 제1 및 제2 차동 증폭기의 바이어스 전류가 커지기 때문에, 구동 능력 제어 신호의 활성화 기간에 있어서도 출력 전압에 대한 응답 속도 및 발진에 대한 안정성을 확보할 수 있다.
구동 능력 제어 신호의 비활성화 기간에서는 제1 스위치 회로가 오프되기 때 문에, 제1 차동 증폭기의 출력 단자는 제2 구동 회로에서의 제1 스위치 회로의 출력 신호를 수신하는 입력 단자로부터 전기적으로 분리된다. 마찬가지로, 구동 능력 제어 신호의 비활성화 기간에서는 제2 스위치 회로가 오프되기 때문에, 제2 차동 증폭기의 출력 단자는 제2 구동 회로에서의 제2 스위치 회로의 출력 신호를 수신하는 입력 단자로부터 전기적으로 분리된다. 따라서, 제2 구동 회로에 기인하는 구동 능력 제어 신호의 비활성화 기간에서의 출력 전압의 변동에 대한 응답 속도의 저하를 방지할 수 있다. 또한, 구동 능력 제어 신호의 비활성화 기간에서는, 제2 구동 회로가 동작하지 않는 것에 부가하여, 제1 및 제2 차동 증폭기의 바이어스 전류가 작아지기 때문에, 반도체 메모리의 스탠바이 상태에서의 소비 전력의 증대를 회피할 수 있다.
본 발명의 상기 일형태의 바람직한 예에서는, 제1 구동 회로는 고전원선과 출력 노드 사이에 설치되는 제1 트랜지스터와, 저전원선과 출력 노드 사이에 설치되는 제2 트랜지스터를 구비하여 구성된다. 제1 트랜지스터의 제어 단자는 제1 차동 증폭기의 출력 신호를 수신한다. 제2 트랜지스터의 제어 단자는 제2 차동 증폭기의 출력 신호를 수신한다. 제2 구동 회로는 고전원선과 출력 노드 사이에 설치되는 제3 트랜지스터와, 저전원선과 출력 노드 사이에 설치되는 제4 트랜지스터와, 고전원선과 제3 트랜지스터 사이에 설치되는 제5 트랜지스터와, 저전원선과 제4 트랜지스터 사이에 설치되는 제6 트랜지스터를 구비하여 구성된다. 제3 트랜지스터의 제어 단자는 제1 스위치 회로의 출력 신호를 수신한다. 제4 트랜지스터의 제어 단자는 제2 스위치 회로의 출력 신호를 수신한다. 제5 트랜지스터의 제어 단자는 구 동 능력 제어 신호를 수신한다. 제6 트랜지스터의 제어 단자는 구동 능력 제어 신호를 수신한다. 이러한 구성에 의해, 제1 및 제2 구동 회로를 용이하게 구성할 수 있다. 또한, 제5 및 제6 트랜지스터를 설치함으로써, 구동 능력 제어 신호의 비활성화 기간에서의 제2 구동 회로에서의 누설 전류를 저감할 수 있어, 반도체 메모리의 스탠바이 상태에서의 소비 전력의 저감에 기여할 수 있다.
본 발명의 상기 일형태의 바람직한 예로서는, 제2 구동 회로에서의 제3∼제6 트랜지스터의 채널 폭은 제1 구동 회로에서의 제1 및 제2 트랜지스터의 채널 폭보다 크다. 일반적으로, 구동 능력 제어 신호의 활성화 기간에 있어서 전압 공급 회로에 의해 공급되어야 하는 전류는, 구동 능력 제어 신호의 비활성화 기간에서 전압 공급 회로에 의해 공급되어야 하는 전류에 비해서 매우 크다. 따라서, 제3∼제6 트랜지스터의 채널 폭을 제1~제2 트랜지스터의 채널 폭보다 크게 함으로써, 구동 능력 제어 신호의 활성화 기간에서 전압 공급 회로에 필요한 큰 구동 능력을 얻을 수 있다.
본 발명의 상기 일형태가 바람직한 예에서는, 제1 및 제2 스위치 회로는 입력과 출력 사이에 병렬로 설치되는 제1 및 제2 스위치를 구비하여 구성된다. 제1 스위치는 구동 능력 제어 신호의 활성화에 응답하여 온된다. 제2 스위치는 구동 능력 제어 신호의 비활성화에 응답하여 온된다. 제2 스위치의 임피던스는 제1 스위치의 임피던스보다 높다.
이 때문에, 구동 능력 제어 신호의 비활성화 기간에 있어서, 제1 차동 증폭기의 출력 단자와 제2 구동 회로에서의 제1 스위치 회로의 출력 신호를 수신하는 입력단자와는 매우 약한 정도로 전기적으로 접속된다. 이 결과, 구동 능력 제어 신호의 비활성화 기간이 길어진 경우에, 제2 구동 회로에서의 제1 스위치 회로의 출력 신호를 수신하는 입력 단자의 전압이 제1 차동 증폭기 출력 단자의 전압으로부터 분리되는 것을 회피할 수 있다. 마찬가지로, 구동 능력 제어 신호의 비활성화 기간에서, 제2 차동 증폭기의 출력 단자와 제2 구동 회로에서의 제2 스위치 회로의 출력 신호를 수신하는 입력 단자와는, 매우 약한 정도로 전기적으로 접속되어 있다. 이 때문에, 구동 능력 제어 신호의 비활성화 기간이 길어진 경우에, 제2 구동 회로에서의 제2 스위치 회로의 출력 신호를 수신하는 입력 단자의 전압이 제2 차동 증폭기의 출력 단자의 전압으로부터 분리되는 것을 회피할 수 있다. 따라서, 구동 능력 제어 신호의 활성화 직후에서의 출력 전압의 변동에 대한 응답 속도를 향상시킬 수 있다.
본 발명의 상기 일형태의 바람직한 예에서, 제1 및 제2 차동 증폭기에 있어서의 전류 제어부는 차동 증폭부에 대하여 병렬로 설치되는 제1 및 제2 전류원과, 차동 증폭부와 제2 전류원 사이에 설치되는 전류 제어용 스위치를 구비하여 구성된다. 전류 제어용 스위치는 구동 능력 제어 신호의 활성화에 응답하여 온된다. 따라서, 제1 전류원은 구동 능력 제어 신호에 관계없이 항상 유효하지만, 제2 전류원은 구동 능력 제어 신호의 활성화 기간에만 유효해진다. 이 때문에 제1 및 제2 차동 증폭기의 바이어스 전류는 구동 능력 제어 신호의 활성화에 응답하여 증가하고, 구동 능력 제어 신호의 비활성화에 응답하여 감소한다. 이러한 구성에 의해, 제1 및 제2 차동 증폭기에 있어서의 전류 제어부를 용이하게 구성할 수 있다.
본 발명의 다른 형태에서는 상기 일형태와 마찬가지로 반도체 메모리는, 복수의 메모리 셀, 복수의 비트선 쌍, 복수의 이퀄라이즈 회로, 복수의 프리차지 회로, 전압 공급 회로 및 제어 회로를 구비하여 구성된다. 전압 공급 회로는 출력 노드에 대하여 병렬로 설치되는 제1 및 제2 전압 공급부를 구비하여 구성된다. 제1 전압 공급부에 있어서의 제1 차동 증폭기는 출력 노드의 전압 및 제1 전압을 입력 전압으로서 받아, 출력 노드의 전압이 제1 전압보다 낮을 때에 출력 신호를 활성화시킨다. 제1 전압 공급부에서의 제2 차동 증폭기는 출력 노드의 전압 및 제1 전압보다 높은 제2 전압을 입력 전압으로서 받아, 출력 노드의 전압이 제2 전압보다 높을 때에 출력 신호를 활성화시킨다. 제1 전압 공급부에 있어서의 제1 구동 회로는 제1 차동 증폭기 출력 신호의 활성화에 응답하여 출력 노드를 고전원선에 접속하고, 제2 차동 증폭기 출력 신호의 활성화에 응답하여 출력 노드를 저전원선에 접속한다.
제2 전압 공급부에서의 제3 차동 증폭기는 출력 노드의 전압 및 제1 전압을 입력 전압으로서 받아, 구동 능력 제어 신호의 활성화 기간에만, 출력 노드의 전압이 제1 전압보다 낮을 때에 출력 신호를 활성화시킨다. 제2 전압 공급부에서의 제4 차동 증폭기는 출력 노드의 전압 및 제2 전압을 입력 전압으로서 받아, 구동 능력 제어 신호의 활성화 기간에만, 출력 노드의 전압이 제2 전압보다 높을 때에 출력 신호를 활성화시킨다. 제2 전압 공급부에서의 제2 구동 회로는 구동 능력 제어 신호의 활성화 기간에만, 제3 차동 증폭기 출력 신호의 활성화에 응답하여 출력 노드를 고전원선에 접속하고, 제4 차동 증폭기 출력 신호의 활성화에 응답하여 출력 노 드를 저전원선에 접속한다. 이하, 이러한 구성의 전압 공급 회로의 동작에 대해서 설명한다.
구동 능력 제어 신호의 비활성화 기간에서는, 출력 노드의 전압이 제1 전압보다 낮아지면, 제1 차동 증폭기의 출력 신호만이 활성화되고, 제1 구동 회로만이 출력 노드를 고전원선에 접속한다. 이것에 의해 출력 노드의 전압이 상승하기 시작한다. 그리고, 출력 노드의 전압이 제1 전압보다 높아지면, 제1 차동 증폭기의 출력 신호가 비활성화되고, 제1 구동 회로가 출력 노드를 고전원선으로부터 분리한다. 또한, 구동 능력 제어 신호의 비활성화 기간에서는, 출력 노드의 전압이 제2 전압보다 높아지면, 제2 차동 증폭기의 출력 신호만이 활성화되고, 제1 구동 회로만이 출력 노드를 저전원선에 접속한다. 이것에 의해 출력 노드의 전압이 하강하기 시작한다. 그리고, 출력 노드의 전압이 제2 전압보다 낮아지면, 제2 차동 증폭기의 출력신호가 비활성화되고, 제1 구동 회로가 출력 노드를 저전원선으로부터 분리한다.
한편, 구동 능력 제어 신호의 활성화 기간에서는, 출력 노드의 전압이 제1 전압보다 낮아지면, 제1 차동 증폭기의 출력 신호 및 제3 차동 증폭기 출력 신호의 쌍방이 활성화되어, 제1 및 제2 구동 회로의 쌍방이 출력 노드를 고전원선에 접속한다. 이것에 의해 출력 노드의 전압이 상승하기 시작한다. 그리고, 출력 노드의 전압이 제1 전압보다 높아지면 제1 차동 증폭기의 출력 신호 및 제3 차동 증폭기의 출력 신호가 비활성화되고, 제1 및 제2 구동 회로가 출력 노드를 고전원선으로부터 분리한다. 또한, 구동 능력 제어 신호의 활성화 기간에서는, 출력 노드의 전압이 제2 전압보다 높아지면 제2 차동 증폭기의 출력 신호 및 제4 차동 증폭기 출력 신호의 쌍방이 활성화되어, 제1 및 제2 구동 회로의 쌍방이 출력 노드를 저전원선에 접속한다. 이것에 의해 출력 노드의 전압이 하강하기 시작한다. 그리고, 출력 노드의 전압이 제2 전압보다 낮아지면, 제2 차동 증폭기의 출력 신호 및 제4 차동 증폭기의 출력 신호가 비활성화되고, 제1 및 제2 구동 회로가 출력 노드를 저전원선으로부터 분리한다.
이상과 같이, 전압 공급 회로는 구동 능력 제어 신호의 활성화 기간에 구동능력이 커지며, 구동 능력 제어 신호의 비활성화 기간에 구동 능력이 작아진다. 즉 전압 공급 회로의 구동 능력을 구동 능력 제어 신호에 의해 제어할 수 있다. 이 때문에, 상기 일형태와 마찬가지로, 전압 공급 회로에 의해 공급되어야 하는 전류가 반도체 메모리의 동작 상태에 따라 일시적으로 커지는 경우, 전압 공급 회로에 의해 공급되어야 하는 전류가 큰 기간에 구동 능력 제어 신호를 활성화시킴으로써 전압 공급 회로에 필요한 구동 능력을 얻을 수 있다. 또한, 구동 능력 제어 신호의 비활성화 기간에서는 제2 전압 공급부에서의 제3 및 제4 차동 증폭기와 제2 구동 회로와는 동작하지 않기 때문에 반도체 메모리의 스탠바이 상태에서의 소비 전력의 증대를 회피할 수 있다.
본 발명의 상기 다른 형태의 바람직한 예로서는, 제1 구동 회로는, 고전원선과 출력 노드 사이에 설치되는 제1 트랜지스터와, 저전원선과 출력 노드 사이에 설치되는 제2 트랜지스터를 구비하여 구성된다. 제1 트랜지스터의 제어 단자는 제1 차동 증폭기의 출력 신호를 수신한다. 제2 트랜지스터의 제어 단자는 제2 차동 증 폭기의 출력 신호를 수신한다. 제2 구동 회로는 고전원선과 출력 노드 사이에 설치되는 제3 트랜지스터와, 저전원선과 출력 노드 사이에 설치되는 제4 트랜지스터와, 고전원선과 제3 트랜지스터 사이에 설치되는 제5 트랜지스터와, 저전원선과 제4 트랜지스터 사이에 설치되는 제6 트랜지스터를 구비하여 구성된다. 제3 트랜지스터의 제어 단자는 제3 차동 증폭기의 출력 신호를 수신한다. 제4 트랜지스터의 제어 단자는 제4 차동 증폭기의 출력 신호를 수신한다. 제5 트랜지스터의 제어 단자는 구동 능력 제어 신호를 수신한다. 제6 트랜지스터의 제어 단자는 구동 능력 제어 신호를 수신한다. 이러한 구성에 의해, 제1 및 제2 구동 회로를 용이하게 구성할 수 있다. 또한, 제5 및 제6 트랜지스터를 설치함으로써, 구동 능력 제어 신호의 비활성화 기간에서의 제2 구동 회로에서의 누설 전류를 저감할 수 있으며, 반도체 메모리의 스탠바이 상태에서의 소비 전력의 저감에 기여할 수 있다.
이하, 도면을 이용하여 본 발명의 실시형태를 설명한다. 또한, 전압선과 그 전압선에 공급되는 전압에는 동일한 부호를 사용한다. 도 1은 본 발명의 제1 실시형태를 도시하고 있다. 도 2는 도 1의 메모리 코어를 도시하고 있다. 도 1에서, 반도체 메모리(10)는 예컨대 DRAM이며, 내부 전원 회로(20), 제어 회로(30) 및 메모리 코어(40)를 갖고 있다. 내부 전원 회로(20)는 외부 단자를 통해 공급되는 외부 전원 전압(VDD)을 사용하여 복수의 내부 전원 전압을 생성하는 회로이다. 내부 전원 회로(20)는 프리차지 전압선(VPR)에 전압을 공급하는 전압 공급 회로(21), 플레이트(plate) 전압선(VPL)에 전압을 공급하는 전압 공급 회로(22), 워드선 활성화 전압선(VPP)에 전압을 공급하는 전압 공급 회로(23) 및 리스토어 전압선(VBLH)에 전압을 공급하는 전압 공급 회로(24)를 포함하는 복수의 전압 공급 회로를 갖고 있다. 전압 공급 회로(21)는 제어 회로(30)로부터의 액티브 신호(ACT)(구동 능력 제어 신호)의 활성화에 응답하여 구동 능력(프리차지 전압선(VPR)에 대한 전류 공급 능력)이 커지고, 액티브 신호(ACT)의 비활성화에 응답하여 구동 능력이 작아진다.
제어 회로(30)는, 클록 신호(CK), 칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE), 아웃풋 인에이블 신호(/OE) 및 복수 비트의 어드레스 신호(AD)에 기초하여, 메모리 코어(40)로의 제어 신호(복수 비트의 로우 어드레스 신호(RAD), 복수 비트의 칼럼 어드레스 신호(CAD), 이퀄라이즈 제어 신호(EQE), 프리차지 제어 신호(PRE), 센스 앰프 제어 신호(SAE), 리드 앰프 제어 신호(RAE) 및 라이트 앰프 신호(WAE))를 생성한다. 제어 회로(30)는 리드 동작 기간에 복수 비트의 데이터 신호(DQ)를 취입하여 복수 비트의 공통 데이터 버스(CDB)에 출력한다. 제어 회로(30)는 라이트 동작 기간에 공통 데이터 버스(CDB) 상의 데이터 신호를 취입하여 데이터 신호(DQ)로서 출력한다.
또한, 제어 회로(30)는 로우 어드레스 스트로브 신호(RAS)(도시하지 않음)의 활성화 타이밍에 맞추어 내부 전원 회로(20) 내의 전압 공급 회로(21)의 구동 능력을 제어하기 위한 액티브 신호(ACT)를 활성화시킨다. 로우 어드레스 스트로브 신호 (RAS)는 반도체 메모리(10)를 스탠바이 상태로부터 액티브 상태로 천이시킬 때에 활성화되고, 반도체 메모리(10)를 액티브 상태로부터 스탠바이 상태로 천이시킬 때에 비활성화되는 주지의 제어 신호이다. 또한, 제어 회로(30)는 로우 어드레스 스트로브 신호(RAS)의 비활성화 후, 메모리 코어(40)에서의 비트선 쌍의 한 쪽 및 다 른 쪽의 전압이 프리차지 전압으로 설정되는 타이밍에 맞추어, 액티브 신호(ACT)를 비활성화시킨다.
도 2에서, 메모리 코어(40)는 메모리 셀 어레이(MCA), 복수의 이퀄라이즈 회로(EQC), 복수의 프리차지 회로(PRC), 복수의 센스 앰프(SA), 워드 디코더 (WDEC), 칼럼 디코더(CDEC), 리드 앰프(RA) 및 라이트 앰프(WA)를 갖고 있다. 메모리 셀 어레이(MCA)는 복수의 워드선(WL)과 복수의 비트선(BL, /BL)과의 교차 위치에 매트릭스형으로 배치된 복수의 메모리 셀(MC)을 갖고 있다. 각 메모리 셀(MC)은 다이나믹 메모리 셀이며, 대응하는 비트선(BL)(또는 비트선(/BL))과 플레이트 전압선 (VPL) 사이에서 직렬로 접속되는 트랜스퍼 트랜지스터 및 커패시터로 구성되어 있다. 각 메모리 셀(MC)의 트랜스퍼 트랜지스터의 게이트는 대응하는 워드선(WL)에 접속되어 있다.
복수의 이퀄라이즈 회로(EQC)는 복수의 비트선 쌍(BL, /BL)에 각각 대응하여 설치되어 있다. 각 이퀄라이즈 회로(EQC)는 대응하는 비트선(BL, /BL) 사이에 접속되고, 이퀄라이즈 제어 신호(EQE)를 게이트에서 수신하는 nMOS 트랜지스터로 구성되어 있다. 복수의 프리차지 회로(PRC)는 복수의 비트선 쌍(BL, /BL)에 각각 대응하여 설치되어 있다. 각 프리차지 회로(PRC)는 대응하는 비트선(BL, /BL) 사이에서 직렬로 접속되고, 프리차지 제어 신호(PRE)를 게이트에서 수신하는 한 쌍의 nMOS 트랜지스터로 구성되어 있다. 각 프리차지 회로(PRC)에 있어서 한 쌍의 nMOS 트랜지스터의 접속 노드는 프리차지 전압선(VPR)에 접속되어 있다. 복수의 센스 앰프(SA)는 복수의 비트선 쌍(BL, /BL)에 각각 대응하여 설치되어 있다. 각 센스 앰프 (SA)는 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 대응하는 비트선 쌍(BL, /BL)의 전위차를 증폭한다.
워드 디코더(WDEC)는 로우 어드레스 신호(RAD)에 따라 복수의 워드선(WL) 중 어느 하나를 활성화시킨다. 칼럼 디코더(CDEC)는 칼럼 어드레스 신호(CAD)에 따라서 미리 결정된 수의 비트선 쌍(BL, /BL)을 선택하여, 선택한 비트선 쌍(BL, /BL)과 복수 비트의 내부 데이터 버스(IDB)를 접속한다. 리드 앰프(RA)는 리드 앰프 제어 신호 (RAE)의 활성화 기간(리드 동작 기간)에 내부 데이터 버스(IDB) 상의 데이터 신호를 증폭하여 공통 데이터 버스(CDB)에 출력한다. 라이트 앰프(WA)는 라이트 앰프 제어 신호(WAE)의 활성화 기간(라이트 동작 기간)에 공통 데이터 버스(CDB) 상의 데이터 신호를 증폭하여 내부 데이터 버스(IDB)에 출력한다.
도 3은 도 1의 프리차지 전압용 전압 공급 회로를 도시하고 있다. 도 4는 도 3의 차동 증폭기를 도시하고 있다. 도 5는 도 3의 스위치 회로를 도시하고 있다. 도 3에서, 프리차지 전압용 전압 공급 회로(21)는 푸시·풀형의 전압 공급 회로이며, 차동 증폭기(AMP1, AMP2)(제1 및 제2 차동 증폭기)와, pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)(제1 구동 회로)와, 스위치 회로(SW1, SW2)(제1 및 제2 스위치 회로)와, 인버터(INV)와, pMOS 트랜지스터(T3, T5) 및 nMOS 트랜지스터(T4, T6)(제2 구동 회로)을 갖고 있다.
차동 증폭기(AMP1, AMP2)는 도 4에 도시하는 바와 같이, pMOS 트랜지스터(T11, T12) 및 nMOS 트랜지스터(T13, T14)(차동 증폭부)와, nMOS 트랜지스터(T15~T17)(전류 제어부)을 갖고 있다. pMOS 트랜지스터(T11)의 소스 및 pMOS 트랜 지스터(T12)의 소스는 리스토어 전압선(VBLH)(고전원선)에 접속되어 있다. pMOS 트랜지스터(T11)의 게이트, pMOS 트랜지스터(T11)의 드레인, pMOS 트랜지스터(T12)의 게이트 및 nMOS 트랜지스터(T13)의 드레인은 서로 접속되어 있다. pMOS 트랜지스터(T12)의 드레인 및 nMOS 트랜지스터(T14)의 드레인은 서로 접속되어 있다. pMOS 트랜지스터(T12)의 드레인과 nMOS 트랜지스터(T14)의 드레인과의 접속 노드는 출력 단자(PO)에 접속되어 있다. nMOS 트랜지스터(T13)의 게이트는 비반전 입력 단자(PI+)에 접속되어 있다. nMOS 트랜지스터(T14)의 게이트는 반전 입력 단자(PI-)에 접속되어 있다.
nMOS 트랜지스터(T13)의 소스, nMOS 트랜지스터(T14)의 소스, nMOS 트랜지스터(T15)의 드레인 및 nMOS 트랜지스터(T16)의 드레인은 서로 접속되어 있다. nMOS 트랜지스터(T15)의 소스는 접지선(VSS)(저전원선)에 접속되어 있다. nMOS 트랜지스터(T16)의 소스 및 nMOS 트랜지스터(T17)의 드레인은 서로 접속되어 있다. nMOS 트랜지스터(T17)의 소스는 접지선(VSS)에 접속되어 있다. nMOS 트랜지스터(T15)의 게이트는 바이어스 전압(VB1)을 받고 있다. nMOS 트랜지스터(T16)의 게이트는 제어 단자(PC)에 접속되어 있다. nMOS 트랜지스터(T17)의 게이트는 바이어스 전압(VB2)을 받고 있다. 또한, 바이어스 전압(VB2)는 바이어스 전압(VB1)보다 높게 설정되어 있다.
이러한 회로 구성에서는 출력 단자(P0)로부터의 출력 신호는, 비반전 입력 단자(PI+)에의 입력 전압이 반전 입력 단자(PI-)에의 입력 전압보다 낮을 때에 저레벨(전압 VSS)로 설정되고, 비반전 입력 단자(PI+)에의 입력 전압이 반전 입력 단 자(PI-)에의 입력 전압보다 높을 때에 고레벨(전압(VBLH))로 설정된다. 또한, nMOS 트랜지스터(T15)(제1 전류원)는 제어 단자(PC)에의 입력 신호에 관계없이 항상 전류원으로서 유효하다. 한편, nMOS 트랜지스터(T17)(제2 전류원)는 nMOS 트랜지스터(T16)(전류 제어용 스위치)가 온되어 있을 때에만, 즉 제어 단자(PC)에의 입력 신호가 고레벨로 설정되어 있을 때에만, 전류원으로서 유효하다. 따라서, 전술한 바와 같은 회로 구성에서는, 제어 단자(PC)에의 입력 신호의 상승 천이에 응답하여 바이어스 전류가 증가하고, 제어 단자(PC)에의 입력 신호의 하강 천이에 응답하여 바이어스 전류가 감소한다.
도 3에 있어서, 차동 증폭기(AMP1)는 출력 전압(VPR)(출력 노드(ND)의 전압)을 비반전 입력 단자(PI+)에서 받는 동시에, 기준 전압(VRL)(제1 전압)을 반전 입력 단자(PI-)에서 받고 있다. 따라서, 차동 증폭기(AMP1)의 출력 신호는 출력 전압(VPR)이 기준 전압(VRL)보다 낮을 때에 저레벨로 활성화된다. 또한, 차동 증폭기(AMP2)는 출력 전압(VPR)을 비반전 입력 단자(PI+)에서 받는 동시에, 기준 전압(VRH)(제2 전압)을 반전 입력 단자(PI-)에서 받고 있다. 따라서, 차동 증폭기(AMP2)의 출력 신호는 출력 전압(VPR)이 기준 전압(VRH)보다 높을 때에, 고레벨로 활성화된다. 또한, 기준 전압(VRH)은 기준 전압(VRL)보다 높게 설정되어 있다. 또한, 차동 증폭기(AMP1, AMP2)는 액티브 신호(ACT)를 제어 단자(PC)에서 수신하고 있다. 따라서, 차동 증폭기(AMP1, AMP2)에서는 액티브 신호(ACT)의 고레벨에의 활성화에 응답하여 바이어스 전류가 증가하고, 액티브 신호(ACT)의 저레벨에의 비활성화에 응답하여 바이어스 전류가 감소한다.
pMOS 트랜지스터(T1)의 드레인은 프리차지 전압선(VPR)에 접속되는 출력 노드(ND)에 접속되어 있다. pMOS 트랜지스터(T1)의 소스는 리스토어 전압선(VBLH)에 접속되어 있다. pMOS 트랜지스터(T1)의 게이트는 차동 증폭기(AMP1)의 출력 단자(PO)에 접속되어 있다. nMOS 트랜지스터(T2)의 드레인은 출력 노드(ND)에 접속되어 있다. nMOS 트랜지스터(T2)의 소스는 접지선(VSS)에 접속되어 있다. nMOS 트랜지스터(T2)의 게이트는 차동 증폭기(AMP2)의 출력 단자(PO)에 접속되어 있다.
스위치 회로(SW1, SW2)는 도 5에 도시하는 바와 같이, CMOS 스위치(MSW1) 및 인버터(I1)를 갖고 있다. CM0S 스위치(MSW1)의 일단 및 타단은 입력 단자(PI) 및 출력 단자(PO)에 각각 접속되어 있다. 인버터(I1)의 입력은 제어 단자(PC)에 접속되어 있다. CM0S 스위치(MSW1)를 형성하는 pM0S 트랜지스터의 게이트는 인버터(I1)의 출력에 접속되어 있다. CM0S 스위치(MSW1)를 형성하는 nM0S 트랜지스터의 게이트는 제어 단자(PC)에 접속되어 있다. 이러한 회로 구성에서는, 제어 단자(PC)에의 입력 신호가 고레벨로 설정되어 있을 때, CM0S 스위치(MSW1)가 온되기 때문에, 입력 단자(PI)와 출력 단자(PO)와는 전기적으로 접속된다. 한편, 제어 단자(PC)에의 입력 신호가 저레벨로 설정되어 있을 때, CM0S 스위치(MSW1)가 오프되기 때문에 입력 단자(PI)와 출력 단자(PO)와는 전기적으로 분리된다.
도 3에 있어서, 스위치 회로(SW1)는 입력 단자(PI)가 차동 증폭기(AMP1)의 출력 단자(PO)에 접속되고, 출력 단자(PO)가 pMOS 트랜지스터(T3)의 게이트에 접속되어 있다. 스위치 회로(SW2)는 입력 단자(PI)가 차동 증폭기(AMP2)의 출력 단자(PO)에 접속되고, 출력 단자(PO)가 nMOS 트랜지스터(T4)의 게이트에 접속되어 있다. 스위치 회로(SW1, SW2)는 액티브 신호(ACT)를 제어 단자(PC)에서 수신하고 있다. 따라서, 액티브 신호(ACT)의 고레벨로의 활성화 기간에서는 스위치 회로(SW1, SW2)의 CMOS 스위치(MSW1)가 온됨으로써, 차동 증폭기(AMP1)의 출력 단자(PO)와 pMOS 트랜지스터(T3)의 게이트가 전기적으로 접속되는 동시에, 차동 증폭기(AMP2)의 출력 단자(PO)와 nMOS 트랜지스터(T4)의 게이트가 전기적으로 접속된다. 한편, 액티브 신호(ACT)의 저레벨로의 비활성화 기간에서는 스위치 회로(SW1, SW2)의 CMOS 스위치(MSW1)가 오프됨으로써 차동 증폭기(AMP1)의 출력 단자(PO)와 pMOS 트랜지스터(T3)의 게이트가 전기적으로 분리되는 동시에, 차동 증폭기(AMP2)의 출력 단자(PO)와 nMOS 트랜지스터(T4)의 게이트가 전기적으로 분리된다.
pMOS 트랜지스터(T3)의 드레인은 출력 노드(ND)에 접속되어 있다. pMOS 트랜지스터(T3)의 소스 및 pMOS 트랜지스터(T5)의 드레인은 서로 접속되어 있다. pMOS 트랜지스터(T5)의 소스는 리스토어 전압선(VBLH)에 접속되어 있다. pMOS 트랜지스터(T3)의 게이트는 전술한 바와 같이, 스위치 회로(SW1)의 출력 단자(PO)에 접속되어 있다. pMOS 트랜지스터(T5)의 게이트는 인버터(INV)를 통해 액티브 신호(ACT)를 수신하고 있다.
nMOS 트랜지스터(T4)의 드레인은 출력 노드(ND)에 접속되어 있다. nMOS 트랜지스터(T4)의 소스 및 nMOS 트랜지스터(T6)의 드레인은 서로 접속되어 있다. nMOS 트랜지스터(T6)의 소스는 접지선(VSS)에 접속되어 있다. nMOS 트랜지스터(T4)의 게이트는 전술한 바와 같이, 스위치 회로(SW2)의 출력 단자(PO)에 접속되어 있다. nMOS 트랜지스터(T6)의 게이트는 액티브 신호(ACT)를 수신하고 있다. 또한, pMOS 트랜지스터(T3, T5) 및 nMOS 트랜지스터(T4, T6)의 채널 폭은 pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)의 채널 폭보다 크다. 이하, 이러한 구성의 전압 공급 회로(21)의 동작에 대해서 액티브 신호(ACT)의 비활성화 기간과 활성화 기간으로 나누어 설명한다.
[액티브 신호(ACT)의 비활성화 기간]
출력 전압(VPR)이 기준 전압(VRL)보다 낮아지면, 차동 증폭기(AMP1)의 출력 신호가 저레벨로 활성화된다. 또한, 액티브 신호(ACT)가 비활성화되어 있기 때문에 차동 증폭기(AMP1, AMP2)는 바이어스 전류가 작은 상태로 동작하고 있다. 액티브 신호(ACT)의 비활성화 기간에서는 스위치 회로(SW1)의 CMOS 스위치(MSW1)는 오프되어 있기 때문에, 차동 증폭기(AMP1)의 출력 단자(PO)와 pMOS 트랜지스터(T3)의 게이트와는 전기적으로 분리되어 있다. 이 때문에, 차동 증폭기(AMP1)의 출력 신호의 활성화에 따라서, pMOS 트랜지스터(T1)만이 온된다. 따라서, pMOS 트랜지스터(T1)만을 통한 출력 노드(ND)와 리스토어 전압선(VBLH) 사이에서의 전류 공급이 개시된다. 이것에 의해 출력 전압(VPR)이 상승하기 시작한다. 그리고, 출력 전압(VPR)이 기준 전압(VRL)보다 높아지면, 차동 증폭기(AMP1)의 출력 신호가 고레벨로 비활성화된다. 이것에 의해 pMOS 트랜지스터(T1)가 오프되고, 출력 노드(ND)와 리스토어 전압선(VBLH) 사이에서의 전류 공급이 정지된다.
한편, 출력 전압(VPR)이 기준 전압(VRH)보다 높아지면, 차동 증폭기(AMP2)의 출력 신호가 고레벨로 활성화된다. 액티브 신호(ACT)의 비활성화 기간에서는 스위치 회로(SW2)의 CMOS 스위치(MSW1)는 오프되어 있기 때문에, 차동 증폭기(AMP2)의 출력 단자(PO)와 nMOS 트랜지스터(T4)의 게이트와는 전기적으로 분리되어 있다. 이 때문에, 차동 증폭기(AMP2)의 출력 신호의 활성화에 따라서, nMOS 트랜지스터(T2)만이 온된다. 따라서, nMOS 트랜지스터(T2)만을 통한 출력 노드(ND)와 접지선(VSS) 사이에서의 전류 공급이 개시된다. 이것에 의해 출력 전압(VPR)이 하강하기 시작한다. 그리고, 출력 전압(VPR)이 기준 전압(VRH)보다 낮아지면, 차동 증폭기(AMP2)의 출력 신호가 저레벨로 비활성화 된다. 이것에 의해 nMOS 트랜지스터(T2)가 오프되어, 출력 노드(ND)와 접지선(VSS) 사이에서의 전류 공급이 정지된다.
[액티브 신호(ACT)의 활성화 기간]
출력 전압(VPR)이 기준 전압(VRL)보다 낮아지면, 차동 증폭기(AMP1)의 출력 신호가 저레벨로 활성화된다. 또한, 액티브 신호(ACT)가 활성화되어 있기 때문에 차동 증폭기(AMP1, AMP2)는 바이어스 전류가 큰 상태로 동작하고 있다. 액티브 신호(ACT)의 활성화 기간에서는 스위치 회로(SW1)의 CMOS 스위치(MSW1)는 온되어 있기 때문에, 차동 증폭기(AMP1)의 출력 단자(PO)와 pMOS 트랜지스터(T3)의 게이트와는 전기적으로 접속되어 있다. 이 때문에, 차동 증폭기(AMP1)의 출력 신호의 활성화에 따라서 pMOS 트랜지스터(T1, T3)의 쌍방이 온된다. 따라서, pMOS 트랜지스터 (T1, T3)의 쌍방을 통한 출력 노드(ND)와 리스토어 전압선(VBLH) 사이에서의 전류 공급이 개시된다. 그리고, 출력 전압(VPR)이 기준 전압(VRL)보다 높아지면, 차동 증폭기(AMP1)의 출력 신호가 고레벨로 비활성화된다. 이것에 의해 pMOS 트랜지스터(T1, T3)가 오프되어, 출력 노드(ND)와 리스토어 전압선(VBLH) 사이에서의 전류 공급이 정지된다.
한편, 출력 전압(VPR)이 기준 전압(VRH)보다 높아지면, 차동 증폭기(AMP2)의 출력 신호가 고레벨로 활성화된다. 액티브 신호(ACT)의 활성화 기간에서는 스위치 회로(SW2)의 CMOS 스위치(MSW2)는 온되어 있기 때문에, 차동 증폭기(AMP2)의 출력 단자(PO)와 nMOS 트랜지스터(T4)의 게이트와는 전기적으로 접속되어 있다. 이 때문에, 차동 증폭기(AMP2)의 출력 신호의 활성화에 따라서, nMOS 트랜지스터(T2, T4)의 쌍방이 온된다. 따라서, nMOS 트랜지스터(T2, T4)의 쌍방을 통한 출력 노드(ND)와 접지선(VSS) 사이에서의 전류 공급이 개시된다. 이것에 의해, 출력 전압(VPR)이 하강하기 시작한다. 그리고, 출력 전압(VPR)이 기준 전압(VRH)보다 낮아지면, 차동 증폭기(AMP2)의 출력 신호가 저레벨로 비활성화된다. 이것에 의해, nMOS 트랜지스터(T2, T4)가 오프되어, 출력 노드(ND)와 접지선(VSS) 사이에서의 전류 공급이 정지된다.
도 6은 도 1의 반도체 메모리의 동작예를 도시하고 있다. 반도체 메모리(10)를 스탠바이 상태로부터 액티브 상태로 천이시키기 때문에, 로우 어드레스 스트로브 신호(RAS)가 저레벨로부터 고레벨로 활성화된다(도 6(a)). 로우 어드레스 스트로브신호(RAS)의 활성화 타이밍에 맞추어 액티브 신호(ACT)가 저레벨로부터 고레벨로 활성화된다(도 6(b)). 이것에 의해, 프리차지 전압용 전압 공급 회로(21)의 구동 능력이 커진다. 또한, 로우 어드레스 스트로브 신호(RAS)의 활성화에 따라, 이퀄라이즈 제어 신호(EQE) 및 프리차지 제어 신호(PRE)가 고레벨(전압 VBLH)로부터 저레벨(전압(VSS))로 비활성화 된다(도 6(c)). 이것에 의해, 이퀄라이즈 회로(EQC)를 형성하는 nMOS 트랜지스터 및 프리차지 회로(PRC)를 형성하는 한 쌍의 nMOS 트 랜지스터가 오프된다. 이 후, 워드선(WL)이 저레벨(전압(VSS))로부터 고레벨(전압 (VPP))로 활성화된다(도 6(d)). 워드선(WL)의 활성화에 따라서, 메모리 셀(MC)에 축적되어 있던 전하에 의해 비트선 쌍(BL, /BL)에 전위차가 발생한다(도 6(e)). 그리고, 센스 앰프 제어 신호(SAE)가 저레벨로부터 고레벨로 활성화된다(도 6(f)). 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 센스 앰프(SA)가 비트선 쌍(BL, /BL)의 전위차를 증폭시킴으로써, 비트선(BL, /BL)의 전압은 각각 리스토어 전압(VBLH) 및 접지 전압(VSS)으로 설정된다(도 6(g)).
이 후, 반도체 메모리(10)를 액티브 상태로부터 스탠바이 상태로 천이시키기 때문에, 로우 어드레스 스트로브 신호(RAS)가 고레벨로부터 저레벨로 활성화된다(도 6(h)). 로우 어드레스 스트로브 신호(RAS)의 비활성화에 따라서 워드선(WL)이 고레벨로부터 저레벨로 비활성화된다(도 6(i)). 그리고, 센스 앰프 제어 신호(SAE)가 고레벨로부터 저레벨로 비활성화된다(도 6(j)). 계속해서, 이퀄라이즈 제어 신호(EQE) 및 프리차지 제어 신호(PRE)가 저레벨로부터 고레벨로 활성화된다(도 6(k)). 이것에 의해, 이퀄라이즈 회로(EQC)를 형성하는 nM0S 트랜지스터 및 프리차지 회로( PRC)를 형성하는 한 쌍의 nMOS 트랜지스터가 온된다. 따라서, 비트선(BL, /BL)의 전압 쌍방이 프리차지 전압(VPR)으로 설정된다(도 6(l)). 비트선(BL, /BL)의 전압의 쌍방이 전압(VPR)으로 설정되는 타이밍에 맞추어 액티브 신호(ACT)가 고레벨로부터 저레벨로 비활성화된다(도 6(m)). 이것에 의해 프리차지 전압용 전압 공급 회로(21)의 구동 능력이 작아진다.
전술한 바와 같이, 프리차지 전압용 전압 공급 회로(21)는 액티브 신호(ACT) 의 활성화 기간에 구동 능력이 커지고, 액티브 신호(ACT)의 비활성화 기간에 구동 능력이 작아진다. 이 때문에, 예컨대, 프리차지 전압(VPR)이 리스토어 전압(VBLH)의 1/2보다 작게 설정되고, 리스토어 동작 후의 프리차지 동작에 있어서 전압 공급 회로(21)에 의해 공급되어야 하는 전류가 일시적으로 커지는 경우에도 전압 공급 회로(21)에 필요한 구동 능력을 얻을 수 있다.
도 7은 전압 공급 회로의 출력 특성을 도시하고 있다. 도면 중 종축은 출력전류(IVPR)를 나타내고, 횡축은 출력 전압(VPR)을 나타내고 있다. 푸시·풀형의 전압 공급 회로에서는, 소스·팔로워형의 전압 공급 회로에 비해서, 불감대(기준 전압 (VRL, VRH) 사이의 전압 영역) 근방의 전압 영역에 있어서, 출력 전류의 변동이 급준하다. 따라서, 푸시·풀형의 전압 공급 회로에서는, 소스·팔로워형의 전압 공급 회로에 비해서, 출력 전류에 의존한 출력 전압(VPR)의 변동이 적다. 또한, 푸시·풀형의 전압 공급 회로에서는, 소스·팔로워형의 전압 공급 회로와 같이 출력 전압이 출력 트랜지스터의 임계치 전압에 영향을 미치는 일은 없다. 따라서, 푸시·풀형의 전압 공급 회로는 소스·팔로워형의 전압 공급 회로에 비해서, 출력 전압(VPR)을 정밀도 좋게 설정할 수 있다. 도 3에 도시한 프리차지 전압용 전압 공급 회로(21)는 푸시·풀형이기 때문에, 이들의 이점을 갖고 있다.
도 8은 본 발명의 비교예를 도시하고 있다. 도 9는 도 8의 차동 증폭기를 도시하고 있다. 비교예를 설명하는 데 있어서, 도 1~도 5에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 상세한 설명을 생략한다. 비교예의 반도체 메모리는 예컨대, 전압 생성 회로(21) 대신에 도 8의 전압 공급 회로(21A)를 갖고 있는 것을 제외하고, 도 1의 반도체 메모리(10)와 동일하다.
도 8에 있어서, 프리차지 전압용 전압 공급 회로(21A)는 푸시·풀형의 전압 공급 회로이며, 차동 증폭기(AMP1A, AMP2A), pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)를 갖고 있다. 차동 증폭기(AMP1A, AMP2A)는 도 9에 도시하는 바와 같이, pMOS 트랜지스터(T11, T12) 및 nMOS 트랜지스터(T13~T15)를 갖고 있다. 즉 차동 증폭기(AMP1A, AMP2A)는 nMOS 트랜지스터(T16, T17)를 갖고 있지 않는 것을 제외하고, 도 4의 차동 증폭기(AMP1, AMP2)와 동일하다.
도 8에 있어서, 차동 증폭기(AMP1A)는 출력 전압(VPR)을 비반전 입력 단자(PI+)에서 받는 동시에, 기준 전압(VRL)을 반전 입력 단자(P1-)에서 받고 있다. 따라서, 차동 증폭기(AMP1A)의 출력 신호는 출력 전압(VPR)이 기준 전압(VRL)보다 낮을 때에, 저레벨로 활성화된다. 또한, 차동 증폭기(AMP2A)는 출력 전압(VPR)을 비반전 입력 단자(PI+)에서 받는 동시에, 기준 전압(VRH)을 반전 입력 단자(PI-)에서 받고 있다. 따라서, 차동 증폭기(AMP2A)의 출력 신호는 출력 전압(VPR)이 기준 전압(VRH)보다 높을 때에 고레벨로 활성화된다.
pMOS 트랜지스터(T1)의 드레인은 프리차지 전압선(VPR)에 접속되는 출력 노드(ND)에 접속되어 있다. pMOS 트랜지스터(T1)의 소스는 리스토어 전압선(VBLH)에 접속되어 있다. pMOS 트랜지스터(T1)의 게이트는 차동 증폭기(AMP1A)의 출력 단자(PO)에 접속되어 있다. nMOS 트랜지스터(T2)의 드레인은 출력 노드(ND)에 접속되어 있다. nMOS 트랜지스터(T2)의 소스는 접지선(VSS)에 접속되어 있다. nMOS 트랜지스 터(T2)의 게이트는 차동 증폭기(AMP2A)의 출력 단자(PO)에 접속되어 있다.
이러한 구성의 프리차지 전압용 전압 공급 회로(21A)에서는, 구동 능력을 크게 하기 위해서는 pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)의 채널 폭을 크게 하면 좋다. 그러나, 차동 증폭기(AMP1A, AMP2A)의 출력 단자(PO)의 부하 용량이 커진다. 이 때문에, 출력 전압(VPR)의 변동에 대한 응답 속도가 저하되어 버린다. 또한, 푸시·풀형의 전압 공급 회로(21A)에서는 2단 증폭 회로에 의한 귀환 루프가 형성되기 때문에, pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)의 채널 폭을 크게 하면 위상 여유가 작아지며, 발진에 대한 안정성이 저하되어 버린다. 출력 전압(VPR)의 변동에 대한 응답 속도의 저하 및 발진에 대한 안정성의 저하는, 차동 증폭기(AMP1A, AMP2A)의 바이어스 전류를 크게 함으로써 회피할 수 있다. 그러나, 차동 증폭기(AMP1A, AMP2A)의 바이어스 전류를 반도체 메모리의 동작 상태에 관계없이 항상 크게 하면 반도체 메모리의 스탠바이 상태에서의 소비 전력이 증대되어 버린다.
한편, 도 3에 도시한 프리차지 전압용 전압 공급 회로(21)에서는, 액티브 신호(ACT)의 활성화 기간에 pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)에 부가하여, 채널 폭이 큰 pMOS 트랜지스터(T3) 및 nMOS 트랜지스터(T4)도 유효해진다. 그러나, 액티브 신호(ACT)의 활성화 기간에서는, 차동 증폭기(AMP1, AMP2)에 있어서, nMOS 트랜지스터(T15)에 부가하여, nMOS 트랜지스터(T17)도 전류원으로서 유효해짐으로써 바이어스 전류가 커지며, 또한, nM0S 트랜지스터(T17)에의 바이어스 전압( VB2)이 nMOS 트랜지스터(T15)에의 바이어스 전압 VB1보다 높게 설정되어 있기 때문 에, 출력 전압(VPR)에 대한 응답 속도 및 발진에 대한 안정성을 확보할 수 있다.
또한, 액티브 신호(ACT)의 비활성화 기간에서는, 스위치 회로(SW1)의 CMOS 스위치(MSW1)가 오프되기 때문에 차동 증폭기(AMP1)의 출력 단자(PO)는 pMOS 트랜지스터(T3)의 게이트로부터 전기적으로 분리된다. 마찬가지로, 액티브 신호(ACT)의 비활성화 기간에서는 스위치 회로(SW2)의 CMOS 스위치(MSW1)가 오프되기 때문에, 차동 증폭기(AMP2)의 출력 단자(PO)는 nMOS 트랜지스터(T4)의 게이트로부터 전기적으로 분리된다. 따라서, pMOS 트랜지스터(T3) 및 nMOS 트랜지스터(T4)에 기인하는 액티브 신호(ACT)의 비활성화 기간에서의 출력 전압(VPR)의 변동에 대한 응답 속도의 저하를 방지할 수 있다.
또한, 액티브 신호(ACT)의 비활성화 기간에서는 차동 증폭기(AMP1, AMP2)의 바이어스 전류가 작아지기 때문에, 반도체 메모리(10)의 스탠바이 상태에서의 소비전력의 증대를 회피할 수 있다. 또한, pMOS 트랜지스터(T5) 및 nMOS 트랜지스터(T6)를 설치함으로써, 액티브 신호(ACT)의 비활성화 기간에서의 누설 전류를 저감할 수 있어, 반도체 메모리(10)의 스탠바이 상태에서의 소비 전력의 저감에 기여할 수 있다.
도 10은 본 발명의 제2 실시형태를 도시하고 있다. 제2 실시형태를 설명하는 데 있어서, 제1 실시형태에서 설명한 요소와 동일한 요소에 대하여는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제2 실시형태의 반도체 메모리는 예컨대, 스위치 회로(SW1, SW2) 대신 도 10의 스위치 회로(SW1A, SW2A)를 갖고 있는 것을 제외하고, 도 1의 반도체 메모리(10)와 동일하다. 스위치 회로(SW1A, SW2A)는 CMOS 스위 치(MSW1, MSW2)(제1 및 제2 스위치) 및 인버터(I1)를 갖고 있다. 즉 스위치(SW1A, SW2A)는 CMOS 스위치(MSW2)를 갖고 있는 것을 제외하고, 도 5의 스위치 회로(SW1, SW2)와 동일하다.
CMOS 스위치(MSW2)는 입력 단자(PI)와 출력 단자(PO) 사이에서 CMOS 스위치(MSW1)와 병렬로 접속되어 있다. CMOS 스위치(MSW2)를 형성하는 pMOS 트랜지스터의 게이트는 제어 단자(PC)에 접속되어 있다. CMOS 스위치(MSW2)를 형성하는 nM0S 트랜지스터의 게이트는 인버터(I1)의 출력에 접속되어 있다. 또한, CMOS 스위치(MSW2)의 임피던스는 CMOS 스위치 MSW1의 임피던스에 비해서 충분히 높다.
이러한 회로 구성에서는, 제어 단자(PC)에의 입력 신호가 고레벨로 설정되어 있을 때, CM0S 스위치(MSW1)가 온되기 때문에 입력 단자(PI)와 출력 단자(P0)는 전기적으로 접속된다. 한편, 제어 단자(PC)에의 입력 신호가 저레벨로 설정되어 있을 때, CM0S 스위치(MSW2)가 온되기 때문에 입력 단자(PI)와 출력 단자(PO)는 매우 약한 정도로 전기적으로 접속된다.
따라서, 제2 실시형태에 있어서의 프리차지 전압용 전압 공급 회로에서는 액티브 신호(ACT)의 비활성화 기간에, 차동 증폭기(AMP1)의 출력 단자(PO)와 pMOS 트랜지스터(T3)의 게이트는 매우 약한 정도(pMOS 트랜지스터(T3)의 게이트 용량을 차동 증폭기(AMP1)의 출력 단자(PO)의 부하 용량으로서 무시할 수 있는 정도)로 전기적으로 접속된다. 이 때문에, 액티브 신호(ACT)의 비활성화 기간이 길어진 경우에, pMOS 트랜지스터(T3)의 게이트 전압이 차동 증폭기(AMP1)의 출력 단자(PO)의 전압으로부터 분리되는 것(apart)이 회피된다. 마찬가지로, 액티브 신호(ACT)의 비활성 화 기간에, 차동 증폭기(AMP2)의 출력 단자(PO)와 nMOS 트랜지스터(T4)의 게이트는 매우 약한 정도(nMOS 트랜지스터(T4)의 게이트 용량을 차동 증폭기(AMP2)의 출력 단자(PO)의 부하 용량으로서 무시할 수 있는 정도)로 전기적으로 접속된다. 이 때문에, 액티브 신호(ACT)의 비활성화 기간이 길어진 경우에, nMOS 트랜지스터(T4)의 게이트 전압이 차동 증폭기(AMP2)의 출력 단자(PO)의 전압으로부터 분리되는 것이 회피된다.
이상과 같은 제2 실시형태에서도 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 액티브 신호(ACT)의 비활성화 기간이 길어진 경우에, pMOS 트랜지스터(T3)의 게이트 전압이 차동 증폭기(AMP1)의 출력 단자(PO)의 전압으로부터 분리되는 것 및 nMOS 트랜지스터(T4)의 게이트 전압이 차동 증폭기 AMP2 출력 단자(PO)의 전압으로부터 분리되는 것을 회피할 수 있다. 이 때문에, 제1 실시형태에 비해서 액티브 신호(ACT)의 활성화 직후에서의 출력 전압(VPR)의 변동에 대한 응답 속도를 향상시킬 수 있다.
도 11은 본 발명의 제3 실시형태를 도시하고 있다. 도 12는 도 11의 제2 전압 공급부측의 차동 증폭기를 도시하고 있다. 제3 실시형태를 설명하는 데 있어서, 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여 상세한 설명을 생략한다. 제3 실시형태의 반도체 메모리는 예컨대, 전압 생성 회로(21)대신 도 11의 전압 공급 회로(21B)를 갖고 있는 것을 제외하고, 도 1의 반도체 메모리(10)와 동일하다.
프리차지 전압용 전압 공급 회로(21B)는 액티브 신호(ACT)에 관계없이 항상 동작하는 제1 전압 공급부(21B-1)와, 액티브 신호(ACT)의 활성화 기간에만 동작하는 제2 전압 공급부(21B-2)를 갖고 있다. 제1 전압 공급부(21B-1)는 차동 증폭기 (AMP1A, AMP2A)(제1 및 제2 차동 증폭기)와, pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)(제1 구동 회로)를 갖고 있다. 즉, 제1 전압 공급부(21B-1)는 도 8의 전압 공급 회로(21A)와 동일하다.
제2 전압 공급부(21B-2)는 차동 증폭기(AMP1B, AMP2B)(제3 및 제4 차동 증폭기)와, 스위치 회로(SW1, SW2)와, pMOS 트랜지스터(T3, T5) 및 nMOS 트랜지스터(T4, T6)(제2 구동 회로)를 갖고 있다. 즉 제2 전압 공급부(21B-2)는 pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)를 갖고 있지 않는 것 및 차동 증폭기(AMP1, AMP2) 대신에 차동 증폭기(AMP1B, AMP2B)를 갖고 있는 것을 제외하고, 도 3의 전압 공급 회로(21)와 동일하다.
차동 증폭기(AMP1B, AMP2B)는 도 12에 도시하는 바와 같이, pMOS 트랜지스터(T11, T12) 및 nMOS 트랜지스터(T13, T14, T16, T17)을 갖고 있다. 즉 차동 증폭기(AMP1B, AMP2B)는 nMOS 트랜지스터(T15)를 갖고 있지 않는 것을 제외하고, 도 4의 차동 증폭기(AMP1, AMP2)와 동일하다. 제1 전압 공급부(21B-1)에 있어서의 pMOS 트랜지스터(T1) 및 nMOS 트랜지스터(T2)의 접속 노드와, 제2 전압 공급부(21B-2)에 있어서의 pMOS 트랜지스터(T3) 및 nMOS 트랜지스터(T4)의 접속 노드는, 프리차지 전압선(VPR)에 접속되는 출력 노드(ND)에 접속되어 있다. 이하, 이러한 구성의 전압 공급 회로(21B)의 동작에 대해서 액티브 신호(ACT)의 비활성화 기간과 활성화 기간으로 나누어 설명한다.
(액티브 신호(ACT)의 비활성화 기간)
액티브 신호(ACT)의 비활성화 기간에서는, 제2 전압 공급부(21B-2)는 동작하지 않는다. 이 때문에 출력 전압(VPR)이 기준 전압(VRL)보다 낮아지면, 차동 증폭기(AMP1)의 출력 신호만이 저레벨로 활성화되고, pMOS 트랜지스터(T1)만이 온된다. 따라서, pMOS 트랜지스터(T1)만을 통한 출력 노드(ND)와 리스토어 전압선(VBLH) 사이에서의 전류 공급이 개시된다. 이것에 의해 출력 전압(VPR)은 상승하기 시작한다. 그리고, 출력 전압(VPR)이 기준 전압(VRL)보다 높아지면, 차동 증폭기(AMP1)의 출력 신호가 고레벨로 비활성화된다. 이것에 의해 pMOS 트랜지스터(T1)가 오프되어, 출력 노드(ND)와 리스토어 전압선(VBLH) 사이에서의 전류 공급이 정지된다.
한편, 출력 전압(VPR)이 기준 전압(VRH)보다 높아지면, 차동 증폭기(AMP2)의 출력 신호만이 고레벨로 활성화되고, nMOS 트랜지스터(T2)만이 온된다. 따라서, nMOS 트랜지스터(T2)만을 통한 출력 노드(ND)와 접지선(VSS) 사이에서의 전류 공급이 개시된다. 이것에 의해 출력 전압(VPR)은 하강하기 시작한다. 그리고, 출력 전압(VPR)이 기준 전압(VRH)보다 낮아지면, 차동 증폭기(AMP2)의 출력 신호가 저레벨로 비활성화된다. 이것에 의해 nMOS 트랜지스터 T2가 오프되어, 출력 노드(ND)와 접지선(VSS) 사이에서의 전류 공급이 정지된다.
(액티브 신호(ACT)의 활성화 기간)
액티브 신호(ACT)의 활성화 기간에서, 제2 전압 공급부(21B-2)는 동작한다. 이 때문에, 출력 전압(VPR)이 기준 전압(VRL)보다 낮아지면, 차동 증폭기(AMP1)의 출력 신호 및 차동 증폭기(AMP1B)의 출력 신호의 쌍방이 저레벨로 활성화되고, pMOS 트랜지스터(T1, T3)의 쌍방이 온된다. 따라서, pMOS 트랜지스터(T1, T3)의 쌍방을 통한 출력 노드(ND)와 리스토어 전압선(VBLH) 사이에서의 전류 공급이 개시된다. 이것에 의해, 출력 전압(VPR)이 상승하기 시작한다. 그리고, 출력 전압(VPR)이 기준 전압(VRL)보다 높아지면, 차동 증폭기(AMP1)의 출력 신호 및 차동 증폭기(AMP1B)의 출력 신호가 고레벨로 비활성화된다. 이것에 의해 pMOS 트랜지스터(T1, T3)가 오프되어, 출력 노드(ND)와 리스토어 전압선(VBLH) 사이에서의 전류 공급이 정지된다.
한편, 출력 전압(VPR)이 기준 전압(VRH)보다 높아지면, 차동 증폭기(AMP2)의 출력 신호 및 차동 증폭기(AMP2B)의 출력 신호의 쌍방이 고레벨로 활성화되어, nMOS 트랜지스터(T2, T4)의 쌍방이 온된다. 따라서, nMOS 트랜지스터(T2, T4)의 쌍방을 통한 출력 노드(ND)와 접지선(VSS) 사이에서의 전류 공급이 개시된다. 이것에 의해 출력 전압(VPR)은 하강하기 시작한다. 그리고, 출력 전압(VPR)이 기준 전압(VRH)보다 낮아지면, 차동 증폭기(AMP2)의 출력 신호 및 차동 증폭기(AMP2B)의 출력 신호가 저레벨로 비활성화된다. 이것에 의해 nMOS 트랜지스터(T2, T4)가 오프되어, 출력 노드(ND)와 접지선(VSS) 사이에서의 전류 공급이 정지된다.
이와 같이, 액티브 신호(ACT)의 활성화 기간에서는 구동 능력이 작은 제1 전압 공급부(21B-1)와 구동 능력이 큰 제1 전압 공급부(21B-2)와의 쌍방이 동작함으로써, 전압 공급 회로(21B) 전체의 구동 능력이 커진다. 한편, 액티브 신호(ACT)의 비활성화 기간에서는 구동 능력이 작은 제1 전압 공급부(21B-1)만이 동작함으로써, 전압 공급 회로(21B) 전체의 구동 능력이 작아진다. 이 때문에, 예컨대, 프리차지 전압(VPR)이 리스토어 전압(VBLH)의 1/2보다 작게 설정되고, 리스토어 동작 후의 프리차지 동작에 있어서 전압 공급 회로(21B)에 의해 공급되어야 하는 전류가 일시적으로 커지는 경우에도 전압 공급 회로(21B)에 필요한 구동 능력를 얻을 수 있다.
또한, 바이어스 전압(VB2)은 바이어스 전압(VB1)보다 높게 설정되어 있기 때문에, 제2 전압 공급부(21B-2)에 있어서의 차동 증폭기(AMP1B, AMP2B)의 바이어스 전류는 제1 전압 공급부(21B-1)에 있어서의 차동 증폭기(AMP1A, AMP2A)의 바이어스 전류보다 커진다. 이 때문에, 채널 폭이 큰 pMOS 트랜지스터(T3, T5) 및 nMOS 트랜지스터(T4, T6)를 갖는 제2 전압 공급부(21B-2)에 있어서도 출력 전압(VPR)의 변동에 대한 응답 속도 및 발진에 대한 안정성이 확보된다. 이상과 같은 제3 실시형태에서도 제1 실시형태와 동일한 효과를 얻을 수 있다.
도 13은 본 발명의 4 실시형태를 도시하고 있다. 제4 실시형태를 설명하는 데 있어서, 제1 및 제3 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 상세한 설명을 생략한다. 제4 실시형태의 반도체 메모리는, 예컨대, 전압 생성 회로(21) 대신 도 13의 전압 공급 회로(21C)를 갖는 것을 제외하고, 도 1의 반도체 메모리(10)와 동일하다. 프리차지 전압용 전압 공급 회로(21C)는 액티브 신호(ACT)에 관계없이 항상 동작하는 제1 전압 공급부(21C-1)와, 액티브 신호(ACT)의 활성화 기간에만 동작하는 제2 전압 공급부(21C-2)를 갖고 있다.
제1 전압 공급부(21C-1)는 도 11의 제1 전압 공급부(21B-1)(즉 도 8의 전압 공급 회로(21A))와 동일하다. 제2 전압 공급부(21C-2)는 스위치 회로(SW1, SW2)를 갖고 있지 않는 것을 제외하고, 도 11의 제2 전압 공급부(21B-2)와 동일하다. 제1 전압 공급부(21C-1)에 있어서의 pMOS 트랜지스터 T1 및 nMOS 트랜지스터 T2의 접속노드와, 제2 전압 공급부(21C-2)에 있어서의 pMOS 트랜지스터(T3) 및 nMOS 트랜지스터(T4)의 접속 노드는 프리차지 전압선(VPR)에 접속되는 출력 노드(ND)에 접속되어 있다. 이상과 같은 제4 실시형태에서도 제1 실시형태와 동일한 효과를 얻을 수 있다.
또한, 제1~제4 실시형태에서는, DRAM에 본 발명을 적용한 예에 대해서 설명하였지만, 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, DRAM의 메모리 셀을 갖는 동시에, SRAM(Static Random Access Memory)의 인터페이스를 갖는 의사(擬似) SRAM에 본 발명을 적용하여도 좋다. 제1~제4 실시형태에서는 프리차지 전압용 전압 공급 회로에 본 발명을 적용한 예에 대해서 설명하였지만, 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 플레이트 전압용 전압 공급 회로에 본 발명을 적용하여도 좋다.
또한, 제1 실시형태에서는 프리차지 전압용 전압 공급 회로가 2개의 스위치 회로를 구비하여 구성된 예에 대해서 서술하였지만, 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 프리차지 전압용 전압 공급 회로는 2개의 스위치 회로를 생략하여 구성되어도 좋다. 이러한 경우에도, 반도체 메모리의 스탠바이 상태에서의 소비 전력을 증대시키지 않고, 출력 전압의 변동에 대한 응답 속도 및 발진에 대한 안정성을 확보한 후에, 반도체 메모리의 동작 상태에 따라 프리차지 전압용 전압 공급 회로의 구동 능력을 제어할 수 있다. 제2 실시형태에서는 pMOS 트랜지스터 및 nMOS 트랜지스터로 형성되는 CMOS 스위치로 제2 스위치를 구성한 예에 대해서 설명하였지만, 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, pM0S 트랜지스터 혹은 nM0S 트랜지스터로 제2 스위치를 구성하여도 좋다.
이상, 본 발명에 대해서 상세히 설명해왔지만, 전술한 실시형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이들에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명에서는 반도체 메모리의 스탠바이 상태에서의 소비 전력을 증대시키지 않고, 출력 전압의 변동에 대한 응답 속도 및 발진에 대한 안정성을 확보한 후에, 반도체 메모리의 동작 상태에 따라 프리차지 전압용 전압 공급 회로의 구동 능력을 제어할 수 있다.

Claims (10)

  1. 출력 노드의 전압 및 제1 전압을 입력 전압으로서 받아, 상기 출력 노드의 전압이 상기 제1 전압보다 낮을 때에 출력 신호를 활성화시키는 제1 차동 증폭기와;
    상기 출력 노드의 전압 및 상기 제1 전압보다 높은 제2 전압을 입력 전압으로서 받아, 상기 출력 노드의 전압이 상기 제2 전압보다 높을 때에 출력 신호를 활성화시키는 제2 차동 증폭기와;
    상기 제1 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 고전원선에 접속하고, 상기 제2 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 저전원선에 접속하는 제1 구동 회로와;
    구동 능력 제어 신호의 활성화 기간에만, 상기 제1 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 상기 고전원선에 접속하고, 상기 제2 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 상기 저전원선에 접속하는 제2 구동 회로
    를 구비하고,
    상기 제1 및 제2 차동 증폭기는,
    입력 전압간의 대소 관계에 따라 출력 신호를 활성화시키는 차동 증폭부와,
    상기 차동 증폭부에 접속되어, 상기 구동 능력 제어 신호의 활성화에 응답하여 바이어스 전류를 증가시키는 전류 제어부를 구비하는 것을 특징으로 하는 전압 공급 회로.
  2. 제1항에 있어서,
    상기 제1 차동 증폭기의 출력 신호를 수신하여, 구동 능력 제어 신호의 활성화에 응답하여 온됨으로써, 상기 제1 차동 증폭기의 출력 신호를 출력측에 전달하는 제1 스위치 회로와,
    상기 제2 차동 증폭기의 출력 신호를 수신하여, 상기 구동 능력 제어 신호의 활성화에 응답하여 온됨으로써, 상기 제2 차동 증폭기의 출력 신호를 출력측에 전달하는 제2 스위치 회로를 구비하고,
    상기 제2 구동 회로는 상기 제1 스위치 회로의 출력 신호를 상기 제1 차동 증폭기의 출력 신호로서 수신하는 동시에, 상기 제2 스위치 회로의 출력 신호를 상기 제2 차동 증폭기의 출력 신호로서 수신하는 것을 특징으로 하는 전압 공급 회로.
  3. 제2항에 있어서,
    상기 제1 구동 회로는,
    상기 고전원선과 상기 출력 노드 사이에 설치되고, 상기 제1 차동 증폭기의 출력 신호를 제어 단자로 수신하는 제1 트랜지스터와,
    상기 저전원선과 상기 출력 노드 사이에 설치되고, 상기 제2 차동 증폭기의 출력 신호를 제어 단자로 수신하는 제2 트랜지스터를 구비하고,
    상기 제2 구동 회로는,
    상기 고전원선과 상기 출력 노드 사이에 설치되고, 상기 제1 스위치 회로의 출력 신호를 제어 단자로 수신하는 제3 트랜지스터와,
    상기 저전원선과 상기 출력 노드 사이에 설치되고, 상기 제2 스위치 회로의 출력 신호를 제어 단자로 수신하는 제4 트랜지스터와,
    상기 고전원선과 상기 제3 트랜지스터 사이에 설치되고, 상기 구동 능력 제어 신호를 제어 단자로 수신하는 제5 트랜지스터와,
    상기 저전원선과 상기 제4 트랜지스터 사이에 설치되고, 상기 구동 능력 제어 신호를 제어 단자로 수신하는 제6 트랜지스터를 구비하는 것을 특징으로 하는 전압 공급 회로.
  4. 제3항에 있어서,
    상기 제3 내지 제6 트랜지스터의 채널 폭은, 상기 제1 및 제2 트랜지스터의 채널 폭보다 큰 것을 특징으로 하는 전압 공급 회로.
  5. 제2항에 있어서,
    상기 제1 및 제2 스위치 회로는 입력과 출력 사이에 병렬로 설치되는 제1 및 제2 스위치를 구비하고,
    상기 제1 스위치는 상기 구동 능력 제어 신호의 활성화에 응답하여 온되며,
    상기 제2 스위치는 상기 구동 능력 제어 신호의 비활성화에 응답하여 온되 고,
    상기 제2 스위치의 임피던스는 상기 제1 스위치의 임피던스보다 높은 것을 특징으로 하는 전압 공급 회로.
  6. 제1항에 있어서,
    상기 전류 제어부는,
    상기 차동 증폭부에 대하여 병렬로 설치되는 제1 및 제2 전류원과,
    상기 차동 증폭부와 상기 제2 전류원 사이에 설치되고, 상기 구동 능력 제어 신호의 활성화에 응답하여 온되는 전류 제어용 스위치를 구비하는 것을 특징으로 하는 전압 공급 회로.
  7. 출력 노드에 대하여 병렬로 설치되는 제1 및 제2 전압 공급부를 구비하고,
    상기 제1 전압 공급부는,
    상기 출력 노드의 전압 및 제1 전압을 입력 전압으로서 받아, 상기 출력 노드의 전압이 상기 제1 전압보다 낮을 때에 출력 신호를 활성화시키는 제1 차동 증폭기와,
    상기 출력 노드의 전압 및 상기 제1 전압보다 높은 제2 전압을 입력 전압으로서 받아, 상기 출력 노드의 전압이 상기 제2 전압보다 높을 때에 출력 신호를 활성화시키는 제2 차동 증폭기와,
    상기 제1 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 고전원선에 접속하고, 상기 제2 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 저전원선에 접속하는 제1 구동 회로를 구비하며,
    상기 제2 전압 공급부는,
    상기 출력 노드의 전압 및 상기 제1 전압을 입력 전압으로서 받아, 구동 능력 제어 신호의 활성화 기간에만, 상기 출력 노드의 전압이 상기 제1 전압보다 낮을 때에 출력 신호를 활성화시키는 제3 차동 증폭기와,
    상기 출력 노드의 전압 및 상기 제2 전압을 입력 전압으로서 받아, 상기 구동 능력 제어 신호의 활성화 기간에만, 상기 출력 노드의 전압이 상기 제2 전압보다 높을 때에 출력 신호를 활성화시키는 제4 차동 증폭기와,
    상기 구동 능력 제어 신호의 활성화 기간에만, 상기 제3 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 상기 고전원선에 접속하고, 상기 제4 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 상기 저전원선에 접속하는 제2 구동 회로를 구비하는 것을 특징으로 하는 전압 공급 회로.
  8. 제7항에 있어서,
    상기 제1 구동 회로는,
    상기 고전원선과 상기 출력 노드 사이에 설치되고, 상기 제1 차동 증폭기의 출력 신호를 제어 단자로 수신하는 제1 트랜지스터와,
    상기 저전원선과 상기 출력 노드 사이에 설치되고, 상기 제2 차동 증폭기의 출력 신호를 제어 단자로 수신하는 제2 트랜지스터를 구비하고,
    상기 제2 구동 회로는,
    상기 고전원선과 상기 출력 노드 사이에 설치되고, 상기 제3 차동 증폭기의 출력 신호를 제어 단자로 수신하는 제3 트랜지스터와,
    상기 저전원선과 상기 출력 노드 사이에 설치되고, 상기 제4 차동 증폭기의 출력 신호를 제어 단자로 수신하는 제4 트랜지스터와,
    상기 고전원선과 상기 제3 트랜지스터 사이에 설치되고, 상기 구동 능력 제어 신호를 제어 단자로 수신하는 제5 트랜지스터와,
    상기 저전원선과 상기 제4 트랜지스터 사이에 설치되고, 상기 구동 능력 제어 신호를 제어 단자로 수신하는 제6 트랜지스터를 구비하는 것을 특징으로 하는 전압 공급 회로.
  9. 복수의 메모리 셀과;
    상기 메모리 셀에 각각 접속되는 복수의 비트선 쌍과;
    상기 비트선 쌍에 각각 대응하여 설치되는 복수의 이퀄라이즈 회로와;
    상기 비트선 쌍을 프리차지 전압선에 접속하기 위해, 상기 비트선 쌍에 각각 대응하여 설치되는 복수의 프리차지 회로와;
    상기 프리차지 전압선에 출력 노드가 접속되는 전압 공급 회로와,
    상기 전압 공급 회로의 상기 프리차지 전압선에 대한 공급 전류의 증가가 필요할 때에, 상기 전압 공급 회로로의 구동 능력 제어 신호를 활성화시키는 제어 회로
    를 구비하고,
    상기 전압 공급 회로는,
    상기 출력 노드의 전압 및 제1 전압을 입력 전압으로서 받아, 상기 출력 노드의 전압이 상기 제1 전압보다 낮을 때에 출력 신호를 활성화시키는 제1 차동 증폭기와,
    상기 출력 노드의 전압 및 상기 제1 전압보다 높은 제2 전압을 입력 전압으로서 받아, 상기 출력 노드의 전압이 상기 제2 전압보다 높을 때에 출력 신호를 활성화시키는 제2 차동 증폭기와,
    상기 제1 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 고전원선에 접속하고, 상기 제2 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 저전원선에 접속하는 제1 구동 회로와,
    상기 제1 차동 증폭기의 출력 신호를 수신하여, 구동 능력 제어 신호의 활성화에 응답하여 온됨으로써, 상기 제1 차동 증폭기의 출력 신호를 출력측에 전달하는 제1 스위치 회로와,
    상기 제2 차동 증폭기의 출력 신호를 수신하여, 상기 구동 능력 제어 신호의 활성화에 응답하여 온됨으로써, 상기 제2 차동 증폭기의 출력 신호를 출력측에 전달하는 제2 스위치 회로와,
    상기 구동 능력 제어 신호의 활성화 기간에만, 상기 제1 스위치 회로의 출력신호의 활성화에 응답하여 상기 출력 노드를 상기 고전원선에 접속하고, 상기 제2 스위치 회로의 출력 신호의 활성화에 응답하여 상기 출력 노드를 상기 저전원선에 접속하는 제2 구동 회로를 구비하며,
    상기 제1 및 제2 차동 증폭기는,
    입력 전압간의 대소 관계에 따라 출력 신호를 활성화시키는 차동 증폭부와,
    상기 차동 증폭부에 접속되어, 상기 구동 능력 제어 신호의 활성화에 응답하여 바이어스 전류를 증가시키는 전류 제어부를 구비하는 것을 특징으로 하는 반도체 메모리.
  10. 복수의 메모리 셀과;
    상기 메모리 셀에 각각 접속되는 복수의 비트선과;
    상기 비트선 쌍에 각각 대응하여 설치되는 복수의 이퀄라이즈 회로와;
    상기 비트선 쌍을 프리차지 전압선에 접속하기 위해, 상기 비트선 쌍에 각각 대응하여 설치되는 복수의 프리차지 회로와;
    상기 프리차지 전압선에 출력 노드가 접속되는 전압 공급 회로와;
    상기 전압 공급 회로의 상기 프리차지 전압선에 대한 공급 전류의 증가가 필요할 때에, 상기 전압 공급 회로로의 구동 능력 제어 신호를 활성화시키는 제어 회로
    를 구비하고,
    상기 전압 공급 회로는, 상기 출력 노드에 대하여 병렬로 설치되는 제1 및 제2 전압 공급부를 구비하며,
    상기 제1 전압 공급부는,
    상기 출력 노드의 전압 및 제1 전압을 입력 전압으로서 받아, 상기 출력 노드의 전압이 상기 제1 전압보다 낮을 때에 출력 신호를 활성화시키는 제1 차동 증폭기와,
    상기 출력 노드의 전압 및 상기 제1 전압보다 높은 제2 전압을 입력 전압으로서 받아, 상기 출력 노드의 전압이 상기 제2 전압보다 높을 때에 출력 신호를 활성화시키는 제2 차동 증폭기와,
    상기 제1 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 고전원선에 접속하고, 상기 제2 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 저전원선에 접속하는 제1 구동 회로를 구비하고,
    상기 제2 전압 공급부는,
    상기 출력 노드의 전압 및 상기 제1 전압을 입력 전압으로서 받아, 구동 능력 제어 신호의 활성화기간에만, 상기 출력 노드의 전압이 상기 제1 전압보다 낮을 때에 출력 신호를 활성화시키는 제3 차동 증폭기와,
    상기 출력 노드의 전압 및 상기 제2 전압을 입력 전압으로서 받아, 상기 구동 능력 제어 신호의 활성화 기간에만, 상기 출력 노드의 전압이 상기 제2 전압보다 높을 때에 출력 신호를 활성화시키는 제4 차동 증폭기와,
    상기 구동 능력 제어 신호의 활성화 기간에만, 상기 제3 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 상기 고전원선에 접속하고, 상기 제4 차동 증폭기의 출력 신호의 활성화에 응답하여 상기 출력 노드를 상기 저전원선에 접속하는 제2 구동 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
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