KR101226275B1 - 내부전압생성회로 - Google Patents

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Abstract

내부전압생성회로는 내부전압을 제1 및 제2 기준전압과 비교하여 제1 풀-업구동신호 및 제1 풀-다운구동신호를 생성하는 구동신호생성부와, 상기 제1 풀-업구동신호 및 상기 제1 풀-다운구동신호가 인에이블되는 경우 디스에이블되는 제2 풀-업구동신호 및 제2 풀-다운구동신호를 생성하는 구동신호조절부, 및 상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호에 응답하여 상기 내부전압을 구동하는 구동부를 포함한다.

Description

내부전압생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 내부전압생성회로에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
또한, 내부전압에는 메모리 셀 커패시터의 플레이트 전압으로 사용되는 셀플레이트 전압(VCP)과 비트라인을 프리차지하기 위해 사용되는 비트라인 프리차지 전압(VBLP)이 있다. 일반적으로, 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 코어전압(VCORE)으로부터 생성되며, 전력 소비를 최소화하기 위해 코어전압(VCORE)의 절반 레벨로 생성된다.
일반적으로, 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 동일한 내부전압생성회로를 통해 생성된다. 종래의 내부전압생성회로에서는 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨로 변동이 없는 경우에는 내부전압(VCP/VBLP)의 구동을 중단한다. 한편, 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨보다 크거나 작은 경우 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)을 구동한다. 여기서, 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)의 레벨이 코어전압(VCORE)의 1/2 레벨로 변동이 없어 구동되지 않는 상태를 데드존(dead zone)이라 한다.
한편, 종래의 내부전압생성회로는 복수의 기준전압과 비교하여 내부전압(VCP/VBLP)을 구동하는 방식으로 구현되었다. 이와 같이 구현된 내부전압생성회로에서는 내부전압(VCP/VBLP)이 높은 레벨의 기준전압과 낮은 레벨의 기준전압 사이의 레벨을 가질 때 내부전압(VCP/VBLP)이 구동되지 않는 데드존이 형성된다.
그런데, PVT(Process, Voltage, Temperature) 변화에 따라 내부전압생성회로에 입력되는 기준전압들의 레벨이 변동하는 경우, 즉 오프셋(off-set)이 발생하는 경우, 높은 레벨의 기준전압과 낮은 레벨의 기준전압의 레벨이 역전될 수 있다. 기준전압들의 레벨이 역전되면 내부전압(VCP/VBLP)이 구동되지 않는 데드존이 사라지고, 단락전류가 발생된다.
본 발명은 기준전압들의 레벨이 역전되더라도 데드존이 유지되어 단락전류가 발생되는 것을 방지할 수 있도록 하는 내부전압생성회로를 개시한다.
이를 위해 본 발명은 내부전압을 제1 및 제2 기준전압과 비교하여 제1 풀-업구동신호 및 제1 풀-다운구동신호를 생성하는 구동신호생성부와, 상기 제1 풀-업구동신호 및 상기 제1 풀-다운구동신호를 버퍼링하여 제2 풀-업구동신호 및 제2 풀-다운구동신호를 생성하되, 상기 제1 풀-업구동신호 및 상기 제1 풀-다운구동신호가 인에이블되는 경우 상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호를 디스에이블시키는 구동신호조절부, 및 상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호에 응답하여 상기 내부전압을 구동하는 구동부를 포함하는 내부전압생성회로를 제공한다.
또한, 본 발명은 내부전압을 제1 내지 제4 기준전압과 비교하여 제1 및 제2 풀-업구동신호와 제1 및 제2 풀-다운구동신호를 생성하는 구동신호생성부와, 상기 제1 풀-업구동신호 및 상기 제1 풀-다운구동신호에 응답하여 상기 내부전압을 구동하는 제1 구동부와, 상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호를 버퍼링하여 제3 풀-업구동신호 및 제3 풀-다운구동신호를 생성하되, 상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호가 인에이블되는 경우 상기 제3 풀-업구동신호 및 상기 제3 풀-다운구동신호를 디스에이블시키는 구동신호조절부, 및 상기 제3 풀-업구동신호 및 상기 제3 풀-다운구동신호에 응답하여 상기 내부전압을 구동하는 구동부를 포함하는 내부전압생성회로를 제공한다.
도 1은 본 발명의 일실시예에 따른 내부전압생성회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 내부전압생성회로의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 내부전압생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 내부전압생성회로에 포함된 풀-업구동신호생성부의 회로도이다.
도 5는 도 3에 도시된 내부전압생성회로에 포함된 풀-다운구동신호생성부의 회로도이다.
도 6은 도 3에 도시된 내부전압생성회로에 포함된 제어신호생성부의 회로도이다.
도 7은 도 3에 도시된 내부전압생성회로의 동작을 설명하기 위한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 내부전압생성회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 내부전압생성회로는 내부전압(VINT)을 제1 및 제2 기준전압(REF1, REF2)과 비교하여 제1 풀-업구동신호(DP1) 및 제1 풀-다운구동신호(DN1)를 생성하는 구동신호생성부(11)와, 제1 풀-업구동신호(DP1) 및 제1 풀-다운구동신호(DN1)를 입력받아 제2 풀-업구동신호(DP2) 및 제2 풀-다운구동신호(DN2)를 생성하는 구동신호조절부(12)와, 제2 풀-업구동신호(DP2) 및 제2 풀-다운구동신호(DN2)에 응답하여 내부전압(VINT)을 구동하는 구동부(13)로 구성된다.
구동신호생성부(11)는 내부전압(VINT)과 제1 기준전압(REF1)을 비교하여 제1 풀-업구동신호(DP1)를 생성하는 제1 비교기(111)와, 내부전압(VINT)과 제2 기준전압(REF2)을 비교하여 제1 풀-다운구동신호(DN1)를 생성하는 제2 비교기(112)로 구성된다. 제1 기준전압(REF1)은 제2 기준전압(REF2)보다 낮은 레벨로 설정되는 것이 바람직하다. 제1 풀-업구동신호(DP1)는 내부전압(VINT)이 제1 기준전압(REF1)보다 높은 레벨인 경우 로직하이레벨로 디스에이블되고, 내부전압(VINT)이 제1 기준전압(REF1)보다 낮은 레벨인 경우 로직로우레벨로 인에이블된다. 또한, 제1 풀-다운구동신호(DN1)는 내부전압(VINT)이 제2 기준전압(REF2)보다 높은 레벨인 경우 로직하이레벨로 인에이블되고, 내부전압(VINT)이 제2 기준전압(REF2)보다 낮은 레벨인 경우 로직하이레벨로 디스에이블된다.
구동신호조절부(12)는 제1 풀-업구동신호(DP1) 및 제1 풀-다운구동신호(DN1)를 입력받아 제1 및 제2 제어신호(CTR1, CTR2)를 생성하는 제어신호생성부(121)와, 제1 제어신호(CTR1)에 응답하여 제1 풀-업구동신호(DP1)를 버퍼링하여 제2 풀-업구동신호(DP2)로 전달하는 제1 버퍼부(122)와, 제2 제어신호(CTR2)에 응답하여 제1 풀-다운구동신호(DN1)를 버퍼링하여 제2 풀-다운구동신호(DN2)로 전달하는 제2 버퍼부(123)로 구성된다. 제어신호생성부(121)는 제1 풀-업구동신호(DP1)가 로직로우레벨로 인에이블되고, 제1 풀-다운구동신호(DN1)가 로직하이레벨로 인에이블되는 경우 로직하이레벨의 제1 제어신호(CTR1)와 로직로우레벨의 제2 제어신호(CTR2)를 생성한다. 로직하이레벨의 제1 제어신호(CTR1) 및 로직로우레벨의 제2 제어신호(CTR2)에 의해 제3 풀-업구동신호(DP3)는 로직하이레벨로 디스에이블되고, 제3 풀-다운구동신호(DN3)는 로직로우레벨로 디스에이블된다.
구동부(13)는 로직로우레벨로 인에이블된 제2 풀-업구동신호(DP2)가 입력되는 경우 턴온되어 내부전압(VINT)을 풀-업구동하는 PMOS 트랜지스터(P11)와, 로직하이레벨로 인에이블된 제2 풀-다운구동신호(DN2)가 입력되는 경우 턴온되어 내부전압(VINT)을 풀-다운구동하는 NMOS 트랜지스터(N11)로 구성된다.
이와 같이 구성된 내부전압생성회로의 동작을 도 2를 참고하여 살펴보면 다음과 같다.
우선, 내부전압(VINT)의 레벨이 제2 기준전압(REF2)보다 높은 X1 구간의 레벨을 갖는 경우 구동신호생성부(11)에서 생성되는 제1 풀-업구동신호(DP1)는 로직하이레벨로 디스에이블되고, 제1 풀-다운구동신호(DN1)는 로직하이레벨로 인에이블된다. 이와 같은 상태에서 구동신호조절부(12)의 제어신호생성부(121)에서 생성되는 제1 제어신호(CTR1)는 로직로우레벨이고, 제2 제어신호(CTR2)는 로직하이레벨이므로 제2 풀-업구동신호(DP2)는 제1 풀-업구동신호(DP1)가 버퍼링되어 로직하이레벨로 디스에이블되고, 제2 풀-다운구동신호(DN2)는 제1 풀-다운구동신호(DN1)가 버퍼링되어 로직하이레벨로 인에이블된다. 따라서, 구동부(13)는 턴온된 NMOS 트랜지스터(N11)에 의해 내부전압(VINT)을 풀-다운 구동한다.
다음으로, 내부전압(VINT)이 제2 기준전압(REF2)보다 낮고, 제1 기준전압(REF1)보다 높은 X2 구간의 레벨을 갖는 경우 구동신호생성부(11)에서 생성되는 제1 풀-업구동신호(DP1)는 로직하이레벨로 디스에이블되고, 제1 풀-다운구동신호(DN1)는 로직로우레벨로 디스에이블된다. 이와 같은 상태에서 구동신호조절부(12)의 제어신호생성부(121)에서 생성되는 제1 제어신호(CTR1)는 로직로우레벨이고, 제2 제어신호(CTR2)는 로직하이레벨이므로 제2 풀-업구동신호(DP2)는 제1 풀-업구동신호(DP1)가 버퍼링되어 로직하이레벨로 디스에이블되고, 제2 풀-다운구동신호(DN2)는 제1 풀-다운구동신호(DN1)가 버퍼링되어 로직로우레벨로 디스에이블된다. 따라서, 구동부(13)의 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)가 모두 턴오프되어 내부전압(VINT)은 구동되지 않아 데드존이 형성된다.
다음으로, 내부전압(VINT)이 제1 기준전압(REF1)보다 낮은 X3 구간의 레벨을 갖는 경우 구동신호생성부(11)에서 생성되는 제1 풀-업구동신호(DP1)는 로직로우레벨로 인에이블되고, 제1 풀-다운구동신호(DN1)는 로직로우레벨로 디스에이블된다. 이와 같은 상태에서 구동신호조절부(12)의 제어신호생성부(121)에서 생성되는 제1 제어신호(CTR1)는 로직로우레벨이고, 제2 제어신호(CTR2)는 로직하이레벨이므로 제2 풀-업구동신호(DP2)는 제1 풀-업구동신호(DP1)가 버퍼링되어 로직로우레벨로 인에이블되고, 제2 풀-다운구동신호(DN2)는 제1 풀-다운구동신호(DN1)가 버퍼링되어 로직로우레벨로 디스에이블된다. 따라서, 구동부(13)는 턴온된 PMOS 트랜지스터(P11)에 의해 내부전압(VINT)을 풀-업 구동한다.
한편, PVT(Process, Voltage, Temperature) 변화에 따라 오프셋(off-set)이 발생하여 제2 기준전압(REF2)의 레벨이 제1 기준전압(REF1)의 레벨보다 낮아지는 현상이 발생할 수 있다. 이와 같은 상태에서 내부전압(VINT)이 제1 기준전압(REF1)보다 낮고, 제2 기준전압(REF2)보다 높은 X4 구간의 레벨을 갖는 경우 구동신호생성부(11)에서 생성되는 제1 풀-업구동신호(DP1)는 로직로우레벨로 인에이블되고, 제1 풀-다운구동신호(DN1)는 로직하이레벨로 인에이블된다. 이와 같은 상태에서 구동신호조절부(12)의 제어신호생성부(121)에서 생성되는 제1 제어신호(CTR1)는 로직하이레벨이고, 제2 제어신호(CTR2)는 로직로우레벨이므로 제2 풀-업구동신호(DP2)는 제1 풀-업구동신호(DP1)에 관계없이 로직하이레벨로 디스에이블되고, 제2 풀-다운구동신호(DN2)는 제1 풀-다운구동신호(DN1)에 관계없이 로직로우레벨로 디스에이블된다. 따라서, 구동부(13)의 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)가 모두 턴오프되어 내부전압(VINT)은 구동되지 않아 데드존이 형성된다.
이상 살펴본 바와 같이, 본 실시예의 내부전압생성회로는 기준전압들 간에 오프셋(off-set)이 발생하더라도 구동부(13)를 구동시키는 제2 풀-업구동신호(DP2) 및 제2 풀-다운구동신호(DN2)를 모두 디스에이블시켜 내부전압(VINT)이 구동되지 않도록 하고 있다. 따라서, 본 실시예의 내부전압생성회로에서는 데드존이 사라지지 않고, PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)가 동시에 턴온되어 발생되는 단락전류를 제거할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 내부전압생성회로의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 내부전압생성회로는 구동신호생성부(2), 제1 구동부(3), 구동신호조절부(4) 및 제2 구동부(5)로 구성된다. 구동신호생성부(2)는 내부전압(VINT)을 제1 내지 제4 기준전압(REF1-REF4)과 비교하여 제1 및 제2 풀-업구동신호(DP1, DP2)와 제1 및 제2 풀-다운구동신호(DN1, DN2)를 생성한다. 제1 구동부(3)는 제1 풀-업구동신호(DP1)에 응답하여 내부전압(VINT)을 풀-업 구동하는 PMOS 트랜지스터(P31)와, 제1 풀-다운구동신호(DN1)에 응답하여 내부전압(VINT)을 풀-다운 구동하는 NMOS 트랜지스터(N31)로 구성된다. 구동신호조절부(4)는 제2 풀-업구동신호(DP2) 및 제2 풀-다운구동신호(DN2)를 입력받아 제3 풀-업구동신호(DP3) 및 제3 풀-다운구동신호(DN3)를 생성한다. 제2 구동부(5)는 제3 풀-업구동신호(DP3)에 응답하여 내부전압(VINT)을 풀-업 구동하는 PMOS 트랜지스터(P51)와, 제3 풀-다운구동신호(DN3)에 응답하여 내부전압(VINT)을 풀-다운 구동하는 NMOS 트랜지스터(N51)로 구성된다.
좀 더 구체적으로, 구동신호생성부(2)는 내부전압(VINT)을 제1 및 제2 기준전압(REF1, REF2)과 비교하여 제1 및 제2 풀-업구동신호(DP1, DP2)를 생성하는 풀-업구동신호생성부(21)와, 내부전압(VINT)을 제3 및 제4 기준전압(REF3, REF4)과 비교하여 제1 및 제2 풀-다운구동신호(DN1, DN2)를 생성하는 풀-다운구동신호생성부(22)로 구성된다.
풀-업구동신호생성부(21)는, 도 4에 도시된 바와 같이, 내부전압(VINT)을 제1 기준전압(REF1)과 비교하여 제1 풀-업구동신호(DP1)를 생성하는 제1 비교기(211)와, 내부전압(VINT)을 제2 기준전압(REF2)과 비교하여 제2 풀-업구동신호(DP2)를 생성하는 제2 비교기(212)로 구성된다. 제2 기준전압(REF2)은 제1 기준전압(REF1)보다 높은 레벨로 설정되는 것이 바람직하다. 제1 풀-업구동신호(DP1)는 내부전압(VINT)이 제1 기준전압(REF1)보다 높은 레벨인 경우 로직하이레벨로 디스에이블되고, 내부전압(VINT)이 제1 기준전압(REF1)보다 낮은 레벨인 경우 로직로우레벨로 인에이블된다. 또한, 제2 풀-업구동신호(DP2)는 내부전압(VINT)이 제2 기준전압(REF2)보다 높은 레벨인 경우 로직하이레벨로 디스에이블되고, 내부전압(VINT)이 제2 기준전압(REF2)보다 낮은 레벨인 경우 로직로우레벨로 인에이블된다. 제1 비교기(211) 및 제2 비교기(212)는 뱅크액세스신호(BS)가 로직하이레벨로 인에이블되는 경우 구동된다. 제1 비교기(211)는 제2 풀-업구동신호(DP2)가 로직로우레벨로 인에이블되는 경우 턴온되는 NMOS 트랜지스터(N21)에 의해 내부전압(VINT)과 제1 기준전압(REF1)의 비교를 통해 제1 풀-업구동신호(DP1)를 생성한다. 또한, 제1 비교기(211)는 제2 풀-업구동신호(DP2)가 로직하이레벨로 디스에이블되는 경우 턴온되는 PMOS 트랜지스터(P21)에 의해 제1 풀-업구동신호(DP1)를 풀-업 구동하여 로직하이레벨로 디스에이블시킨다.
풀-다운구동신호생성부(22)는, 도 5에 도시된 바와 같이, 내부전압(VINT)을 제4 기준전압(REF4)과 비교하여 제1 풀-다운구동신호(DN1)를 생성하는 제3 비교기(221)와, 내부전압(VINT)을 제3 기준전압(REF3)과 비교하여 제2 풀-다운구동신호(DN2)를 생성하는 제4 비교기(222)로 구성된다. 제4 기준전압(REF4)은 제3 기준전압(REF3)보다 높은 레벨로 설정되고, 제3 기준전압(REF3)은 제2 기준전압(REF2)보다 높은 레벨로 설정되는 것이 바람직하다. 제1 풀-다운구동신호(DN1)는 내부전압(VINT)이 제4 기준전압(REF4)보다 높은 레벨인 경우 로직하이레벨로 인에이블되고, 내부전압(VINT)이 제4 기준전압(REF4)보다 낮은 레벨인 경우 로직로우레벨로 디스에이블된다. 또한, 제2 풀-다운구동신호(DN2)는 내부전압(VINT)이 제3 기준전압(REF3)보다 높은 레벨인 경우 로직하이레벨로 인에이블되고, 내부전압(VINT)이 제3 기준전압(REF3)보다 낮은 레벨인 경우 로직로우레벨로 디스에이블된다. 제3 비교기(221) 및 제4 비교기(222)는 뱅크액세스신호의 반전신호(BSB)가 로직로우레벨로 인에이블되는 경우 구동된다. 제3 비교기(221)는 제2 풀-다운구동신호(DN2)가 로직하이레벨로 인에이블되는 경우 턴온되는 PMOS 트랜지스터(P22)에 의해 내부전압(VINT)과 제4 기준전압(REF4)의 비교를 통해 제1 풀-다운구동신호(DN1)를 생성한다. 또한, 제4 비교기(222)는 제2 풀-다운구동신호(DN2)가 로직로우레벨로 디스에이블되는 경우 턴온되는 NMOS 트랜지스터(N22)에 의해 제1 풀-다운구동신호(DN1)를 풀-다운 구동하여 로직로우레벨로 디스에이블시킨다.
구동신호조절부(4)는, 도 6에 도시된 바와 같이, 제2 풀-업구동신호(DP2) 및 제2 풀-다운구동신호(DN2)를 입력받아 제1 및 제2 제어신호(CTR1, CTR2)를 생성하는 제어신호생성부(41)와, 제1 제어신호(CTR1)에 응답하여 제2 풀-업구동신호(DP2)를 버퍼링하여 제3 풀-업구동신호(DP3)로 전달하는 제1 버퍼부(42)와, 제2 제어신호(CTR2)에 응답하여 제2 풀-다운구동신호(DN2)를 버퍼링하여 제3 풀-다운구동신호(DN3)로 전달하는 제2 버퍼부(43)로 구성된다. 제어신호생성부(41)는 제2 풀-업구동신호(DP2)가 로직로우레벨로 인에이블되고, 제2 풀-다운구동신호(DN2)가 로직하이레벨로 인에이블되는 경우 로직하이레벨의 제1 제어신호(CTR1)와 로직로우레벨의 제2 제어신호(CTR2)를 생성한다. 로직하이레벨의 제1 제어신호(CTR1) 및 로직로우레벨의 제2 제어신호(CTR2)에 의해 제3 풀-업구동신호(DP3)는 로직하이레벨로 디스에이블되고, 제3 풀-다운구동신호(DN3)는 로직로우레벨로 디스에이블된다.
이와 같이 구성된 내부전압생성회로의 동작을 도 7을 참고하여 살펴보면 다음과 같다.
우선, 내부전압(VINT)의 레벨이 제4 기준전압(REF4)보다 높은 Y1 구간의 레벨을 갖는 경우 구동신호생성부(2)에서 생성되는 제1 풀-업구동신호(DP1) 및 제2 풀-업구동신호(DP2)는 로직하이레벨로 디스에이블되고, 제1 풀-다운구동신호(DN1) 및 제2 풀-다운구동신호(DN2)는 로직하이레벨로 인에이블된다. 이와 같은 상태에서 구동신호조절부(4)의 제어신호생성부(41)에서 생성되는 제1 제어신호(CTR1)는 로직로우레벨이고, 제2 제어신호(CTR2)는 로직하이레벨이므로 제3 풀-업구동신호(DP3)는 제2 풀-업구동신호(DP2)가 버퍼링되어 로직하이레벨로 디스에이블되고, 제3 풀-다운구동신호(DN3)는 제2 풀-다운구동신호(DN2)가 버퍼링되어 로직하이레벨로 인에이블된다. 따라서, 제1 구동부(3)는 턴온된 NMOS 트랜지스터(N31)에 의해 내부전압(VINT)을 풀-다운 구동하고, 제2 구동부(5)는 턴온된 NMOS 트랜지스터(N51)에 의해 내부전압(VINT)을 풀-다운 구동한다.
다음으로, 내부전압(VINT)이 제4 기준전압(REF4)보다 낮고, 제3 기준전압(REF3)보다 높은 Y2 구간의 레벨을 갖는 경우 구동신호생성부(2)에서 생성되는 제1 풀-업구동신호(DP1) 및 제2 풀-업구동신호(DP2)는 로직하이레벨로 디스에이블되고, 제1 풀-다운구동신호(DN1)는 로직로우레벨로 디스에이블되며, 제2 풀-다운구동신호(DN2)는 로직하이레벨로 인에이블된다. 이와 같은 상태에서 구동신호조절부(4)의 제어신호생성부(41)에서 생성되는 제1 제어신호(CTR1)는 로직로우레벨이고, 제2 제어신호(CTR2)는 로직하이레벨이므로 제3 풀-업구동신호(DP3)는 제2 풀-업구동신호(DP2)가 버퍼링되어 로직하이레벨로 디스에이블되고, 제3 풀-다운구동신호(DN3)는 제2 풀-다운구동신호(DN2)가 버퍼링되어 로직하이레벨로 인에이블된다. 따라서, 제2 구동부(5)는 턴온된 NMOS 트랜지스터(N51)에 의해 내부전압(VINT)을 풀-다운 구동한다.
다음으로, 내부전압(VINT)이 제3 기준전압(REF3)보다 낮고, 제2 기준전압(REF2)보다 높은 Y3 구간의 레벨을 갖는 경우 구동신호생성부(2)에서 생성되는 제1 풀-업구동신호(DP1) 및 제2 풀-업구동신호(DP2)는 로직하이레벨로 디스에이블되고, 제1 풀-다운구동신호(DN1) 및 제2 풀-다운구동신호(DN2)는 로직로우레벨로 디스에이블된다. 이와 같은 상태에서 구동신호조절부(4)의 제어신호생성부(41)에서 생성되는 제1 제어신호(CTR1)는 로직로우레벨이고, 제2 제어신호(CTR2)는 로직하이레벨이므로 제3 풀-업구동신호(DP3)는 제2 풀-업구동신호(DP2)가 버퍼링되어 로직하이레벨로 디스에이블되고, 제3 풀-다운구동신호(DN3)는 제2 풀-다운구동신호(DN2)가 버퍼링되어 로직로우레벨로 디스에이블된다. 따라서, 제1 구동부(3) 및 제2 구동부(5)는 내부전압(VINT)은 구동되지 않아 데드존이 형성된다.
다음으로, 내부전압(VINT)이 제2 기준전압(REF2)보다 낮고, 제1 기준전압(REF1)보다 높은 Y4 구간의 레벨을 갖는 경우 구동신호생성부(2)에서 생성되는 제1 풀-업구동신호(DP1)는 로직하이레벨로 디스에이블되고, 제2 풀-업구동신호(DP2)는 로직로우레벨로 인에이블되며, 제1 풀-다운구동신호(DN1) 및 제2 풀-다운구동신호(DN2)는 로직로우레벨로 디스에이블된다. 이와 같은 상태에서 구동신호조절부(4)의 제어신호생성부(41)에서 생성되는 제1 제어신호(CTR1)는 로직로우레벨이고, 제2 제어신호(CTR2)는 로직하이레벨이므로 제3 풀-업구동신호(DP3)는 제2 풀-업구동신호(DP2)가 버퍼링되어 로직로우레벨로 인에이블되고, 제3 풀-다운구동신호(DN3)는 제2 풀-다운구동신호(DN2)가 버퍼링되어 로직로우레벨로 디스에이블된다. 따라서, 제2 구동부(5)는 턴온된 PMOS 트랜지스터(P51)에 의해 내부전압(VINT)을 풀-업 구동한다.
다음으로, 내부전압(VINT)이 제1 기준전압(REF1)보다 낮은 Y5 구간의 레벨을 갖는 경우 구동신호생성부(2)에서 생성되는 제1 풀-업구동신호(DP1) 및 제2 풀-업구동신호(DP2)는 로직로우레벨로 인에이블되며, 제1 풀-다운구동신호(DN1) 및 제2 풀-다운구동신호(DN2)는 로직로우레벨로 디스에이블된다. 이와 같은 상태에서 구동신호조절부(4)의 제어신호생성부(41)에서 생성되는 제1 제어신호(CTR1)는 로직로우레벨이고, 제2 제어신호(CTR2)는 로직하이레벨이므로 제3 풀-업구동신호(DP3)는 제2 풀-업구동신호(DP2)가 버퍼링되어 로직로우레벨로 인에이블되고, 제3 풀-다운구동신호(DN3)는 제2 풀-다운구동신호(DN2)가 버퍼링되어 로직로우레벨로 디스에이블된다. 따라서, 제1 구동부(3)는 턴온된 PMOS 트랜지스터(P31)에 의해 내부전압(VINT)을 풀-업 구동하고, 제2 구동부(5)는 턴온된 PMOS 트랜지스터(P51)에 의해 내부전압(VINT)을 풀-업 구동한다.
한편, PVT(Process, Voltage, Temperature) 변화에 따라 오프셋(off-set)이 발생하여 제3 기준전압(REF3)의 레벨이 제2 기준전압(REF2)의 레벨보다 낮아지는 현상이 발생할 수 있다. 이와 같은 상태에서 내부전압(VINT)이 제2 기준전압(REF2)보다 낮고, 제3 기준전압(REF3)보다 높은 Y6 구간의 레벨을 갖는 경우 구동신호생성부(2)에서 생성되는 제2 풀-업구동신호(DP2)는 로직로우레벨로 인에이블되고, 제2 풀-다운구동신호(DN2)는 로직하이레벨로 인에이블된다. 이와 같은 상태에서 구동신호조절부(4)의 제어신호생성부(41)에서 생성되는 제1 제어신호(CTR1)는 로직하이레벨이고, 제2 제어신호(CTR2)는 로직로우레벨이므로 제3 풀-업구동신호(DP3)는 제2 풀-업구동신호(DP2)에 관계없이 로직하이레벨로 디스에이블되고, 제3 풀-다운구동신호(DN3)는 제2 풀-다운구동신호(DN2)에 관계없이 로직로우레벨로 디스에이블된다. 따라서, 제2 구동부(5)의 PMOS 트랜지스터(P51) 및 NMOS 트랜지스터(N51)가 모두 턴오프되어 내부전압(VINT)은 구동되지 않아 데드존이 형성된다.
이상 살펴본 바와 같이, 본 실시예의 내부전압생성회로는 기준전압들 간에 오프셋(off-set)이 발생하더라도 제2 구동부(5)를 구동시키는 제3 풀-업구동신호(DP3) 및 제3 풀-다운구동신호(DN3)를 모두 디스에이블시켜 내부전압(VINT)이 구동되지 않도록 하고 있다. 따라서, 본 실시예의 내부전압생성회로에서는 데드존이 사라지지 않고, PMOS 트랜지스터(P51) 및 NMOS 트랜지스터(N51)가 동시에 턴온되어 발생되는 단락전류를 제거할 수 있다.
(도 1)
11: 구동신호생성부 111: 제1 비교기
112: 제2 비교기 12: 구동신호조절부
121: 제어신호생성부 122: 제1 버퍼부
123: 제2 버퍼부 13: 구동부
(도 3 내지 도 6)
2: 구동신호생성부 21: 풀-업구동신호생성부
211: 제1 비교기 212: 제2 비교기
22: 풀-다운구동신호생성부 221: 제3 비교기
222: 제4 비교기 3: 제1 구동부
4: 구동신호조절부 41: 제어신호생성부
42: 제1 버퍼부 43: 제2 버퍼부
5: 제2 구동부

Claims (21)

  1. 내부전압을 제1 및 제2 기준전압과 비교하여 제1 풀-업구동신호 및 제1 풀-다운구동신호를 생성하는 구동신호생성부;
    상기 제1 풀-업구동신호 및 상기 제1 풀-다운구동신호를 입력받아 제1 및 제2 제어신호를 생성하는 제어신호생성부;
    상기 제1 제어신호에 응답하여 상기 제1 풀-업구동신호를 버퍼링하여 제2 풀-업구동신호로 전달하는 제1 버퍼부;
    상기 제2 제어신호에 응답하여 상기 제1 풀-다운구동신호를 버퍼링하여 제2 풀-다운구동신호로 전달하는 제2 버퍼부; 및
    상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호에 응답하여 상기 내부전압을 구동하는 구동부를 포함하는 내부전압생성회로.
  2. 제 1 항에 있어서, 상기 제1 기준전압은 상기 제2 기준전압보다 낮은 레벨로 설정되는 내부전압생성회로.
  3. 제 2 항에 있어서, 상기 제1 풀-업구동신호는 상기 내부전압이 상기 제1 기준전압보다 낮은 레벨인 경우 인에이블되는 내부전압생성회로.
  4. 제 3 항에 있어서, 상기 제1 풀-다운구동신호는 상기 내부전압이 상기 제2 기준전압보다 높은 레벨인 경우 인에이블되는 내부전압생성회로.
  5. 제 2 항에 있어서, PVT 변동에 의해 상기 제1 기준전압이 상기 제2 기준전압보다 높은 레벨을 갖고, 상기 내부전압이 상기 제1 및 제2 기준전압 사이의 레벨인 경우 상기 제1 풀-업구동신호 및 상기 제1 풀-다운구동신호가 인에이블되는 내부전압생성회로.
  6. 제 1 항에 있어서, 상기 구동신호생성부는
    상기 내부전압과 상기 제1 기준전압을 비교하여 상기 제1 풀-업구동신호를 생성하는 제1 비교기; 및
    상기 내부전압과 상기 제2 기준전압을 비교하여 상기 제1 풀-다운구동신호를 생성하는 제2 비교기를 포함하는 내부전압생성회로.
  7. 삭제
  8. 제 1 항에 있어서, 상기 구동부는 상기 제2 풀-업구동신호가 인에이블되는 경우 상기 내부전압을 풀-업 구동하고, 상기 제2 풀-다운구동신호가 인에이블되는 경우 상기 내부전압을 풀-다운 구동하는 내부전압생성회로.
  9. 내부전압을 제1 내지 제4 기준전압과 비교하여 제1 및 제2 풀-업구동신호와 제1 및 제2 풀-다운구동신호를 생성하는 구동신호생성부;
    상기 제1 풀-업구동신호 및 상기 제1 풀-다운구동신호에 응답하여 상기 내부전압을 구동하는 제1 구동부;
    상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호를 버퍼링하여 제3 풀-업구동신호 및 제3 풀-다운구동신호를 생성하되, 상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호가 인에이블되는 경우 상기 제3 풀-업구동신호 및 상기 제3 풀-다운구동신호를 디스에이블시키는 구동신호조절부; 및
    상기 제3 풀-업구동신호 및 상기 제3 풀-다운구동신호에 응답하여 상기 내부전압을 구동하는 제2 구동부를 포함하는 내부전압생성회로.
  10. 제 9 항에 있어서, 상기 제2 기준전압은 상기 제1 기준전압보다 높은 레벨이고, 상기 제3 기준전압은 상기 제2 기준전압보다 높은 레벨이며, 상기 제4 기준전압은 상기 제3 기준전압보다 높은 레벨인 내부전압생성회로.
  11. 제 10 항에 있어서, 상기 제1 풀-업구동신호는 상기 내부전압이 상기 제1 기준전압보다 낮은 레벨인 경우 인에이블되는 내부전압생성회로.
  12. 제 11 항에 있어서, 상기 제2 풀-업구동신호는 상기 내부전압이 상기 제2 기준전압보다 낮은 레벨인 경우 인에이블되는 내부전압생성회로.
  13. 제 12 항에 있어서, 상기 제1 풀-다운구동신호는 상기 내부전압이 상기 제4 기준전압보다 높은 레벨인 경우 인에이블되는 내부전압생성회로.
  14. 제 13 항에 있어서, 상기 제2 풀-다운구동신호는 상기 내부전압이 상기 제3 기준전압보다 높은 레벨인 경우 인에이블되는 내부전압생성회로.
  15. 제 10 항에 있어서, PVT 변동에 의해 상기 제2 기준전압이 상기 제3 기준전압보다 높은 레벨을 갖고, 상기 내부전압이 상기 제2 및 제3 기준전압 사이의 레벨인 경우 상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호가 인에이블되는 내부전압생성회로.
  16. 제 9 항에 있어서, 상기 구동신호생성부는
    상기 내부전압과 상기 제1 및 제2 기준전압을 비교하여 상기 제1 및 제2 풀-업구동신호를 생성하는 풀-업구동신호생성부; 및
    상기 내부전압과 상기 제3 및 제4 기준전압을 비교하여 상기 제1 및 제2 풀-다운구동신호를 생성하는 풀-다운구동신호생성부를 포함하는 내부전압생성회로.
  17. 제 16 항에 있어서, 상기 풀-업구동신호생성부는
    상기 내부전압과 상기 제1 기준전압을 비교하여 상기 제1 풀-업구동신호를 생성하는 제1 비교기; 및
    상기 내부전압과 상기 제2 기준전압을 비교하여 상기 제2 풀-업구동신호를 생성하는 제2 비교기를 포함하되,
    상기 제1 비교기는 상기 제2 풀-업구동신호가 디스에이블되는 경우 상기 제1 풀-업구동신호가 디스에이블되도록 구동하는 내부전압생성회로.
  18. 제 16 항에 있어서, 상기 풀-다운구동신호생성부는
    상기 내부전압과 상기 제4 기준전압을 비교하여 상기 제1 풀-다운구동신호를 생성하는 제1 비교기; 및
    상기 내부전압과 상기 제3 기준전압을 비교하여 상기 제2 풀-다운구동신호를 생성하는 제2 비교기를 포함하되,
    상기 제1 비교기는 상기 제2 풀-다운구동신호가 디스에이블되는 경우 상기 제1 풀-다운구동신호가 디스에이블되도록 구동하는 내부전압생성회로.
  19. 제 9 항에 있어서, 상기 구동신호조절부는
    상기 제2 풀-업구동신호 및 상기 제2 풀-다운구동신호를 입력받아 제1 및 제2 제어신호를 생성하는 제어신호생성부;
    상기 제1 제어신호에 응답하여 상기 제2 풀-업구동신호를 버퍼링하여 상기 제3 풀-업구동신호로 전달하는 제1 버퍼부; 및
    상기 제2 제어신호에 응답하여 상기 제2 풀-다운구동신호를 버퍼링하여 상기 제3 풀-다운구동신호로 전달하는 제2 버퍼부를 포함하는 내부전압생성회로.
  20. 제 9 항에 있어서, 상기 제1 구동부는 상기 제1 풀-업구동신호가 인에이블되는 경우 상기 내부전압을 풀-업 구동하고, 상기 제1 풀-다운구동신호가 인에이블되는 경우 상기 내부전압을 풀-다운 구동하는 내부전압생성회로.
  21. 제 9 항에 있어서, 상기 제2 구동부는 상기 제3 풀-업구동신호가 인에이블되는 경우 상기 내부전압을 풀-업 구동하고, 상기 제3 풀-다운구동신호가 인에이블되는 경우 상기 내부전압을 풀-다운 구동하는 내부전압생성회로.
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