KR20110047649A - 내부전압생성회로 - Google Patents

내부전압생성회로 Download PDF

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Abstract

내부전압생성회로는 외부전압을 전압분배하여 제1 및 제2 상한전압과 제1 및 제2 하한전압을 생성하는 전압분배기; 데스트모드신호를 디코딩하여 제1 및 제2 인에이블신호를 생성하는 인에이블신호생성부; 상기 제1 인에이블신호에 응답하여 구동되어, 내부전압을 상기 제1 상한전압 및 제1 하한전압과 비교하여 제1 풀업신호 및 제1 풀다운신호를 생성하는 제1 비교기; 및 상기 제2 인에이블신호에 응답하여 구동되어, 내부전압을 상기 제2 상한전압 및 제2 하한전압과 비교하여 제2 풀업신호 및 제2 풀다운신호를 생성하는 제2 비교기를 포함한다.
Figure P1020090104362
내부전압생성회로, 데드존

Description

내부전압생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
본 발명은 내부전압생성회로에 관한 것이다.
통상적으로 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 내부전원(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
또한, 내부전압에는 메모리 셀 커패시터의 플레이트 전압으로 사용되는 셀플레이트 전압(VCP)과 비트라인을 프리차지하기 위해 사용되는 비트라인 프리차지 전압(VBLP)이 있다. 일반적으로, 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 내부전원(VCORE)으로부터 생성되며, 전력 소비를 최소화하기 위해 내부전원(VCORE)의 절반 레벨로 생성된다.
도 1은 일반적인 내부전압생성회로의 회로도이다.
도 1에 도시된 내부전압생성회로는 외부전압(VDD)을 전압분배하여 제1 전압(V1) 및 제2 전압(V2)을 생성하는 저항소자들(R10-R12)과, 내부전압(VINT1)이 제2 전압(V2)보다 낮은 레벨인 경우 PMOS 트랜지스터(P10)를 턴온시키는 비교기(C10)와, 내부전압(VINT1)이 제1 전압(V1)보다 높은 레벨인 경우 NMOS 트랜지스터(N10)를 턴온시키는 비교기(C11)로 구성된다.
이와 같이 구성된 내부전압생성회로는 내부전압(VINT1)의 레벨이 제1 전압(V1) 및 제2 전압(V2)의 레벨 사이인 경우 PMOS 트랜지스터(P10) 및 NMOS 트랜지스터(N10)에 의해 내부전압(VINT1)이 구동되지 않는 데드존(dead zone)을 설정하고 있다.
본 발명은 설계변경없이 다양한 데드존이 설정되는 내부전압생성회로를 개시한다.
이를 위해 본 발명은 외부전압을 전압분배하여 제1 및 제2 상한전압과 제1 및 제2 하한전압을 생성하는 전압분배기; 데스트모드신호를 디코딩하여 제1 및 제2 인에이블신호를 생성하는 인에이블신호생성부; 상기 제1 인에이블신호에 응답하여 구동되어, 내부전압을 상기 제1 상한전압 및 제1 하한전압과 비교하여 제1 풀업신호 및 제1 풀다운신호를 생성하는 제1 비교기; 및 상기 제2 인에이블신호에 응답하여 구동되어, 내부전압을 상기 제2 상한전압 및 제2 하한전압과 비교하여 제2 풀업신호 및 제2 풀다운신호를 생성하는 제2 비교기를 포함하는 내부전압생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 내부전압생성회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 내부전압생성회로에 포함된 전압분배기의 회로도이며, 도 4는 도 1에 도시된 내부전압생성회로에 포함된 제1 구동부의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 내부전압생성회로는 전압분배 기(2), 인에이블신호생성부(3), 비교부(4) 및 구동부(5)로 구성된다.
전압분배기(2)는, 도 3에 도시된 바와 같이, 외부전압(VDD)과 제4 상한전압(HV4)이 출력되는 노드(nd20) 사이에 연결된 저항소자(R20)와, 노드(nd20)와 제3 상한전압(HV3)이 출력되는 노드(nd21) 사이에 연결된 저항소자(R21)와, 노드(nd21)와 제2 상한전압(HV2)이 출력되는 노드(nd22) 사이에 연결된 저항소자(R22)와, 노드(nd22)와 제1 상한전압(HV1)이 출력되는 노드(nd23) 사이에 연결된 저항소자(R23)와, 노드(nd23)와 제1 하한전압(LV1)이 출력되는 노드(nd24) 사이에 연결된 저항소자(R24)와, 노드(nd24)와 제2 하한전압(LV2)이 출력되는 노드(nd25) 사이에 연결된 저항소자(R25)와, 노드(nd25)와 제3 하한전압(LV3)이 출력되는 노드(nd26) 사이에 연결된 저항소자(R26)와, 노드(nd26)와 제4 하한전압(LV4)이 출력되는 노드(nd27) 사이에 연결된 저항소자(R27)와, 노드(nd27)와 접지전압(VSS) 사이에 연결된 저항소자(R28)로 구성된다. 여기서, 제4 상한전압(HV4)의 레벨이 가장 크고, 제4 하한전압(LV4)의 레벨이 가장 작다.
인에이블신호생성부(3)는 제1 및 제2 테스트모드신호(TM<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 인에이블신호(EN1~EN4)를 생성한다. 인에이블신호생성부(3)는 일반적인 디코더로 구현할 수 있으며, 제1 내지 제4 인에이블신호(EN1~EN4)는 실시예에 따라 제1 및 제2 테스트모드신호(TM<1:2>)의 조합에 따라 적어도 하나의 신호가 인에이블된다.
비교부(4)는 제1 내지 제4 비교기(40-43)로 구성된다.
제1 비교기(40)는 제1 인에이블신호(EN1)이 인에이블되는 경우 구동되어 내 부전압(VINT2)을 제1 상한전압(HV1) 및 제1 하한전압(LV1)과 비교하여 제1 풀업신호(PU1) 및 제1 풀다운신호(PD1)를 생성한다. 좀 더 구체적으로, 제1 비교기(40)는 내부전압(VINT2)이 제1 상한전압(HV1)보다 큰 레벨인 경우 제1 풀다운신호(PD1)를 하이레벨로 인에이블시키고, 내부전압(VINT2)이 제1 하한전압(LV1)보다 낮은 레벨인 경우 제1 풀업신호(PU1)를 로우레벨로 인에이블시키며, 내부전압(VINT2)이 제1 상한전압(HV1) 및 제1 하한전압(LV1) 사이의 레벨인 경우 제1 풀다운신호(PD1)를 로우레벨로 디스에이블시키며 제1 풀업신호(PU1)를 하이레벨로 디스에이블시킨다.
제2 비교기(41)는 제2 인에이블신호(EN2)이 인에이블되는 경우 구동되어 내부전압(VINT2)을 제2 상한전압(HV1) 및 제2 하한전압(LV1)과 비교하여 제2 풀업신호(PU2) 및 제2 풀다운신호(PD2)를 생성한다. 좀 더 구체적으로, 제2 비교기(41)는 내부전압(VINT2)이 제2 상한전압(HV2)보다 큰 레벨인 경우 제2 풀다운신호(PD2)를 하이레벨로 인에이블시키고, 내부전압(VINT2)이 제2 하한전압(LV2)보다 낮은 레벨인 경우 제2 풀업신호(PU2)를 로우레벨로 인에이블시키며, 내부전압(VINT2)이 제2 상한전압(HV2) 및 제2 하한전압(LV2) 사이의 레벨인 경우 제2 풀다운신호(PD2)를 로우레벨로 디스에이블시키며 제2 풀업신호(PU2)를 하이레벨로 디스에이블시킨다.
제3 비교기(42)는 제3 인에이블신호(EN3)이 인에이블되는 경우 구동되어 내부전압(VINT2)을 제3 상한전압(HV3) 및 제3 하한전압(LV3)과 비교하여 제3 풀업신호(PU3) 및 제3 풀다운신호(PD3)를 생성한다. 좀 더 구체적으로, 제3 비교기(42)는 내부전압(VINT2)이 제3 상한전압(HV3)보다 큰 레벨인 경우 제3 풀다운신호(PD3)를 하이레벨로 인에이블시키고, 내부전압(VINT2)이 제3 하한전압(LV3)보다 낮은 레벨 인 경우 제3 풀업신호(PU3)를 로우레벨로 인에이블시키며, 내부전압(VINT2)이 제3 상한전압(HV3) 및 제3 하한전압(LV3) 사이의 레벨인 경우 제3 풀다운신호(PD3)를 로우레벨로 디스에이블시키며 제3 풀업신호(PU3)를 하이레벨로 디스에이블시킨다.
제4 비교기(43)는 제4 인에이블신호(EN4)이 인에이블되는 경우 구동되어 내부전압(VINT2)을 제4 상한전압(HV4) 및 제4 하한전압(LV4)과 비교하여 제4 풀업신호(PU4) 및 제4 풀다운신호(PD4)를 생성한다. 좀 더 구체적으로, 제4 비교기(43)는 내부전압(VINT2)이 제4 상한전압(HV4)보다 큰 레벨인 경우 제4 풀다운신호(PD4)를 하이레벨로 인에이블시키고, 내부전압(VINT2)이 제4 하한전압(LV4)보다 낮은 레벨인 경우 제4 풀업신호(PU4)를 로우레벨로 인에이블시키며, 내부전압(VINT2)이 제4 상한전압(HV4) 및 제4 하한전압(LV4) 사이의 레벨인 경우 제4 풀다운신호(PD4)를 로우레벨로 디스에이블시키며 제4 풀업신호(PU4)를 하이레벨로 디스에이블시킨다.
구동부(5)는 제1 내지 제4 구동부(50-53)로 구성된다.
제1 구동부(50)는, 도 4에 도시된 바와 같이, 제1 풀업신호(PU1)에 응답하여 내부전압(VINT2)을 외부전압(VDD)으로 풀업구동하는 PMOS 트랜지스터(P50)와, 제1 풀다운신호(PD1)에 응답하여 내부전압(VINT2)을 접지전압(VSS)으로 풀다운구동하는 NMOS 트랜지스터(N50)로 구성된다. 이와 같은 구성의 제1 구동부(50)는 내부전압(VINT2)이 제1 상한전압(HV1)보다 큰 레벨인 경우 하이레벨로 인에이블된 제1 풀다운신호(PD1)에 의해 내부전압(VINT2)을 풀업구동하고, 내부전압(VINT2)이 제1 하한전압(LV1)보다 낮은 레벨인 경우 로우레벨로 인에이블된 제1 풀업신호(PU1)에 의해 내부전압(VINT2)을 풀다운 구동한다. 한편, 제1 구동부(50)는 내부전압(VINT2) 이 제1 상한전압(HV1) 및 제1 하한전압(LV1) 사이의 레벨인 경우 로우레벨로 디스에이블된 제1 풀다운신호(PD1) 및 하이레벨로 디스에이블된 제1 풀업신호(PU1)에 의해 내부전압(VINT2)의 구동을 중단한다. 즉, 제1 구동부(50)에 있어 제1 상한전압(HV1) 및 제1 하한전압(LV1) 사이의 내부전압(VINT2) 레벨은 데드존으로 설정된다.
제2 내지 제4 구동부(51-53)의 경우 각각 제2 내지 제4 풀업신호(PU2-PU4) 및 제2 내지 제4 풀다운신호(PD2-PD4)를 입력받는 것을 제외하고는 제1 구동부(50)와 동일한 회로로 구현된다. 따라서, 제2 구동부(51)에 있어 데드존은 내부전압(VINT2)의 레벨이 제2 상한전압(HV2) 및 제2 하한전압(LV2) 사이의 레벨일 때로 설정되고, 제3 구동부(52)에 있어 데드존은 내부전압(VINT2)의 레벨이 제3 상한전압(HV3) 및 제3 하한전압(LV3) 사이의 레벨일 때로 설정되며, 제4 구동부(53)에 있어 데드존은 내부전압(VINT2)의 레벨이 제4 상한전압(HV4) 및 제4 하한전압(LV4) 사이의 레벨일 때로 설정된다.
이상 살펴본 바와 같이 본 실시예의 내부전압생성회로는 다수의 비교기로부터 다수의 상한전압과 하한전압을 생성하고, 다수의 상한전압과 하한전압에 의해 설정되는 다수의 데드존에서 구동을 중단하는 다수의 구동부를 구비함으로써, 설계변경없이 데드존을 다양하게 설정할 수 있다.
도 1은 본 발명의 일실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 내부전압생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 내부전압생성회로에 포함된 전압분배기의 회로도이다.
도 4는 도 1에 도시된 내부전압생성회로에 포함된 제1 구동부의 회로도이다.

Claims (8)

  1. 외부전압을 전압분배하여 제1 및 제2 상한전압과 제1 및 제2 하한전압을 생성하는 전압분배기;
    데스트모드신호를 디코딩하여 제1 및 제2 인에이블신호를 생성하는 인에이블신호생성부;
    상기 제1 인에이블신호에 응답하여 구동되어, 내부전압을 상기 제1 상한전압 및 제1 하한전압과 비교하여 제1 풀업신호 및 제1 풀다운신호를 생성하는 제1 비교기; 및
    상기 제2 인에이블신호에 응답하여 구동되어, 내부전압을 상기 제2 상한전압 및 제2 하한전압과 비교하여 제2 풀업신호 및 제2 풀다운신호를 생성하는 제2 비교기를 포함하는 내부전압생성회로.
  2. 제 1 항에 있어서, 상기 제2 상한전압, 상기 제1 상한전압, 상기 제1 하한전압 및 상기 제2 하한전압 순으로 레벨이 감소하는 내부전압생성회로.
  3. 제 2 항에 있어서, 상기 전압분배기는
    상기 외부전압과 상기 제2 상한전압이 출력되는 제1 노드 사이에 연결된 제1 저항소자;
    상기 제1 노드와 상기 제1 상한전압이 출력되는 제2 노드 사이에 연결된 제2 저항소자;
    상기 제2 노드와 상기 제1 하한전압이 출력되는 제3 노드 사이에 연결된 제3 저항소자;
    상기 제3 노드와 상기 제2 하한전압이 출력되는 제4 노드 사이에 연결된 제4 저항소자; 및
    상기 제4 노드와 접지전압 사이에 연결된 제5 저항소자를 포함하는 내부전압생성회로.
  4. 제 1 항에 있어서, 상기 제1 비교기는 상기 내부전압이 제1 상한전압과 제1 하한전압 사이의 레벨인 경우 모두 디스에이블되는 상기 제1 풀업신호 및 상기 제1 풀다운신호를 생성하는 내부전압생성회로.
  5. 제 4 항에 있어서, 상기 제1 비교기는 상기 내부전압이 상기 제1 상한전압보다 큰 레벨인 경우 인에이블되는 상기 제1 풀다운신호를 생성하고, 상기 내부전압이 상기 제1 하한전압보다 작은 레벨인 경우 인에이블되는 상기 제1 풀업신호를 생성하는 내부전압 생성회로.
  6. 제 1 항에 있어서, 상기 제2 비교기는 상기 내부전압이 제2 상한전압과 제2 하한전압 사이의 레벨인 경우 모두 디스에이블되는 상기 제2 풀업신호 및 상기 제2 풀다운신호를 생성하는 내부전압생성회로.
  7. 제 6 항에 있어서, 상기 제2 비교기는 상기 내부전압이 상기 제2 상한전압보다 큰 레벨인 경우 인에이블되는 상기 제1 풀다운신호를 생성하고, 상기 내부전압이 상기 제2 하한전압보다 작은 레벨인 경우 인에이블되는 상기 제2 풀업신호를 생성하는 내부전압 생성회로.
  8. 제 1 항에 있어서,
    상기 제1 풀업신호 및 제1 풀다운신호를 입력받아 상기 내부전압을 구동하는 제1 구동부; 및
    상기 제2 풀업신호 및 제2 풀다운신호를 입력받아 상기 내부전압을 구동하는 제2 구동부를 포함하는 내부전압 생성회로.
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* Cited by examiner, † Cited by third party
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