JP2004134058A - メモリ装置 - Google Patents

Abstract

【課題】チャージリサイクル方法を利用するビットラインイコライジング電圧発生部を有するメモリ装置が開示される。
【解決手段】第１メモリブロックと第２メモリブロックとの間に共有センスアンプを有し、ビットラインアイソレーション回路とビットラインイコライザ回路、ビットラインイコライジング電圧発生回路を含む。ビットラインイコライジング電圧発生回路はビットラインアイソレーション信号の昇圧電圧チャージをリサイクルしてビットラインイコライジング電圧を発生させる。したがって、本発明のメモリ装置はビットラインイコライジング信号のレベルの上昇のためのチャージポンピングを減らすことができるので、メモリ装置の低電力化に適する。また低電力動作の時外部電圧レベルが低くなれば、ビットラインイコライジング信号のレベルを外部電圧より所定の電圧の以上上昇、またはビットラインをプリチャージさせるのに安定である。
【選択図】図５

Description

　本発明は半導体メモリ装置に関するものであり、特に、チャージリサイクル方法を利用したビットラインイコライジング電圧発生回路を有するメモリ装置に関するものである。

　半導体メモリ装置のうちＤＲＡＭはセンスアンプを利用してメモリセルに保持されたデータを感知増幅する。センスアンプはメモリセルのビットラインと連結されてビットラインにチャージシェアリングされる電圧レベルとビットラインプリチャージ電圧を比較してメモリセルデータを判別する。センスアンプブロックは一つのメモリブロックに連結されて、そのメモリブロック内のメモリセルをセンシングすることもできるが、二つのメモリブロックで共有されて、選択的に一つのメモリブロックと連結されて選択されたメモリブロック内のメモリセルをセンシングすることができる。

　図１は一般的な共有センスアンプ構造を有するメモリ装置を示す図面である。これを参照すると、共有センスアンプ構造では二つのメモリブロック１１０、１２０の間に、ビットラインイコライザ回路１１２、１２２、ビットラインアイソレーション回路１１６、１２６、センスアンプ回路１３０、及びコラム選択回路１４０が配列される。ビットラインイコライザ回路１１２、１２２は、メモリセルデータのセンシング動作の前に、第１メモリブロック１１０及び第２メモリブロック１２０内のビットラインＢＬ、／ＢＬをビットラインプリチャージ電圧ＶＢＬにプリチャージさせる。第１ビットラインアイソレーション回路１１６は、第１メモリブロック１１０内のメモリセルデータをセンシングする時に、第１メモリブロック１１０のビットラインＢＬ、／ＢＬをセンスアンプ回路１３０と連結させる。この時に、第２ビットラインアイソレーション回路１２６はセンスアンプ回路１３０と第２メモリブロック１２０のビットラインＢＬ、／ＢＬとの連結を遮断する。反対に、第２ビットラインアイソレーション回路１２６が第２メモリブロック１２０のビットラインＢＬ、／ＢＬとセンスアンプ回路１３０を連結させる時は、第１ビットラインアイソレーション回１１６は第１メモリブロック１１０のビットラインＢＬ、／ＢＬとセンスアンプ回路１３０との連結を遮断する。コラム選択回路１４０はセンスアンプ回路１３０によりセンシングされる第１または第２メモリブロック１１０、１２０内のメモリセルデータをデータ入出力ラインＩ０、Ｉ０Ｂに伝達する。

　このような共有センスアンプ構造で第１メモリブロック１１０内のメモリセルＭＣ０のデータをセンシングした後に、第２メモリブロック１２０内のメモリセルＭＣ１のデータをセンシングする過程は次の通りである。まず、第１及び第２ビットラインアイソレーション信号ＰＥＱｉ、ＰＥＱｊが外部電圧ＶＥＸＴレベルであるハイレベルである時に、ビットラインＢＬと相補ビットライン／ＢＬはビットラインプリチャージ電圧ＶＢＬレベルにプリチャージされる。その後、第１メモリブロック１１０内のメモリセルＭＣ０をセンシングするために、第１ビットラインイコライジング信号ＰＥＱｉが接地電圧ＶＳＳレベルであるローレベルになり、第１ビットラインアイソレーション信号ＰＩＳＯｉが昇圧電圧ＶＰＰレベルのハイレベルになり、メモリセルＭＣ０のワードラインＷＬｎ−１が昇圧電圧ＶＰＰレベルにイネーブルされ、メモリセルＭＣ０のデータがビットラインＢＬを通じてチャージシェアリングされながら、センスアンプ回路１３０に伝達される。センスアンプ回路１３０はチャージシェアリングされたビットラインＢＬの電圧レベルと相補ビットライン／ＢＬのビットラインプリチャージ電圧ＶＢＬとを比較してメモリセルデータを判断する。

　次に、第２メモリブロック１２０内のメモリセルＭＣ１をセンシングするために、第２ビットラインイコライジング信号ＰＥＱｊが接地電圧ＶＳＳレベルのローレベルになり、ワードラインＷＬ１が昇圧電圧ＶＰＰレベルにイネーブルされ、第２ビットラインアイソレーション信号ＰＩＳＯｊが昇圧電圧ＶＰＰレベルのハイレベルになって、メモリセルＭＣ１データがビットラインＢＬを通じてチャージシェアリングされながら、センスアンプ回路１３０に伝達される。この時に、第１ビットラインイコライジング信号ＰＥＱｉは外部電圧ＶＥＸＴレベルのハイレベルになって、第１メモリブロック１１０内のビットラインＢＬ、／ＢＬをビットラインプリチャージ電圧ＶＢＬにプリチャージさせる。このような動作波形が図２に示されている。

　ここで、第１ビットラインイコライジング信号ＰＥＱｉを接地電圧ＶＳＳレベルのローレベルから外部電圧ＶＥＸＴレベルのハイレベルに上昇させて、ビットラインＢＬ、／ＢＬをビットラインプリチャージ電圧ＶＢＬにプリチャージさせる速度は、第１イコライザトランジスタ１１３及び第２イコライザトランジスタ１１４のゲートソース電圧Ｖｓｇと関連がある。ＤＲＡＭの低電圧動作を満足するために、外部電圧ＶＥＸＴレベルが徐々に低くなる。例えば、外部電圧ＶＥＸＴレベルが１．０Ｖ程度に低くなり、そして内部電圧ＶＩＮＴレベルが外部電圧ＶＥＸＴレベルに従って１．０Ｖ程度になり、ビットラインプリチャージ電圧ＶＢＬが内部電圧ＶＩＮＴレベルの半分に相当する０．５Ｖ程度に設定されると仮定すると、第１及び第２イコライザトランジスタ１１３、１１４のゲートソース電圧Ｖｇｓは０．５Ｖ位になる。もし第１及び第２イコライザトランジスタ１１３、１１４のしきい値電圧が０．５Ｖ以上であると、第１及び第２イコライザトランジスタ１１３、１１４がターンオンされないので、ビットラインＢＬ、／ＢＬはプリチャージされない。したがって、第１及び第２イコライザトランジスタ１１３、１１４のゲートであるビットラインイコライザ信号ＰＥＱｉ、ＰＥＱｊでは外部電圧ＶＥＸＴ以上の電圧レベルが印加されなければならない。

　そして、ＤＲＡＭが低電圧動作時のスタンバイ状態であれば、センスアンプ回路１３０内のビットラインＢＬ、／ＢＬは第1及び第２ビットラインアイソレーション回路１１６、１２６と第１及び第２ビットラインイコライザ回路１１２、１２２を通じてビットラインプリチャージ電圧ＶＢＬにプリチャージされる。このために、第１及び第２ビットラインイコライジング信号ＰＥＱｉ、ＰＥＱｊは外部電圧ＶＥＸＴと同一の電圧レベルを有する内部電圧ＶＩＮＴが印加されるビットラインプリチャージ電圧ＶＢＬレベルよりイコライジングトランジスタ１１３、１１４のしきい値電圧Ｖｔｈだけ高い電圧、すなわち、ＶＩＮＴ＋Ｖｔｈ＝ＶＥＸＴ＋Ｖｔｈ電圧レベルにならなければならない。

　このように、ビットラインイコライザ信号ＰＥＱｉ、ＰＥＱｊはＤＲＡＭが低電圧動作である時に、外部電圧ＶＥＸＴレベル以上にポンピングしなければならない。この場合に、ＤＲＡＭが低消費電極を満足するための低電圧動作モードにもかかわらず、ＤＲＡＭはポンピング電流の増加によって多くの電流が消耗する問題点を有する。

　したがって、ポンピング動作なしに、ビットラインイコライジング信号ＰＥＱｉ、ＰＥＱｊで高電圧を印加することができる半導体メモリ装置が求められる。

　本発明の目的は、チャージリサイクル方法を利用して、ポンピング動作なしにビットラインイコライジング信号を高電圧に駆動することができる半導体メモリ装置を提供することにある。

　上述の目的を達成するために、本発明の一つ実施形態に係るメモリ装置は、第１メモリブロックと第２メモリブロックとの間に共有センスアンプ構造を有するように構成され、ビットラインアイソレーション回路とビットラインイコライザ回路と、ビットラインイコライジング電圧発生回路と、ビットラインイコライジング信号発生部とを含む。ビットラインアイソレーション回路は第１及び第２ビットラインアイソレーション信号に各々応答して第１及び第２メモリブロックを共有センスアンプと選択的に連結させる。ビットラインイコライザ回路は第１及び第２メモリブロック内のビットラインを第１及び第２ビットラインイコライジング信号に応答してビットラインプリチャージ電圧に各々プリチャージさせる。ビットラインイコライジング電圧発生回路はビットラインアイソレーション信号の昇圧電圧チャージをリサイクルして、ビットラインイコライジング電圧を発生させてビットラインイコライジング信号と連結させる。ビットラインイコライジング信号発生部は第１及び第２メモリブロック選択信号に応答して第１及び第２ビットラインイコライジング信号をビットラインイコライジング電圧または外部電圧で選択的に駆動する。

　具体的に、ビットラインイコライジング電圧発生回路は、昇圧電圧レベルに駆動され、第１及び第２メモリブロック選択信号を入力して第１制御信号を発生する第１制御部と、外部電圧レベルに駆動され、第１制御信号を入力して第２制御信号を発生する第２制御部と、第１制御信号に応答して第１及び第２ビットラインアイソレーション信号を等価させる等価部と、第２制御信号に応答して第１及び第２ビットラインアイソレーション信号を外部電圧レベルに駆動する駆動部と、第１または第２ビットラインアイソレーション信号の非活性化の時に昇圧電圧レベルのほぼ半分に相当する電圧をビットラインイコライジング電圧に伝達する伝達部とを具備する。ビットラインイコライジング信号発生部は、第１及び第２メモリブロック選択信号に応答して各々ビットラインイコライジング電圧レベルに第１及び第２ビットラインイコライジング信号を駆動する第１駆動部と、第１及び第２メモリブロック選択信号の反転信号に応答して前記外部電圧レベルに第１及び第２ビットラインイコライジング信号を駆動する第２駆動部とを含む。

　上述の目的を達成するために、本発明の他の実施形態に係るメモリ装置は、ワードライン駆動信号の昇圧電圧チャージをリサイクルしてビットラインイコライジング信号と連結されるビットラインイコライジング電圧を発生するビットラインイコライジング電圧発生回路を含む。ビットラインイコライジング電圧発生回路は、ロウデコーダで発生するワードラインアドレッシング信号を入力して昇圧電圧レベルのワードライン駆動信号を発生するワードライン駆動信号発生部と、ビットラインプリチャージ電圧とワードラインアドレッシング信号の遷移時点で発生するワードライン駆動パルス信号に応答して昇圧電圧レベルのワードライン駆動信号をビットラインイコライジング電圧に伝達するビットラインイコライジング電圧駆動部を含む。ビットラインイコライジング電圧駆動部はワードライン駆動パルス信号がそのゲートに、そしてワードライン駆動信号がそのソースに連結される第１ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのドレインがそのソースに、ビットラインプリチャージ電圧がそのゲートに、そしてビットラインイコライジング電圧がそのドレインに連結される第２ＰＭＯＳトランジスタで構成される。

　上述の目的を達成するために、本発明の更に他の実施形態に係るメモリ装置は、ビットラインイコライジング電圧発生回路、外部電圧検出部、ビットラインイコライジング電圧検出部、オシレータ、チャージポンピング部、及びスイチング部を含む。ビットラインイコライジング電圧発生回路は、ビットラインアイソレーション信号の昇圧電圧チャージをリサイクルして、ビットラインイコライジング信号と連結されるビットラインイコライジング電圧を発生する。外部電圧検出部は外部電圧と基準電圧とを比較して第１イネーブル信号を発生する。ビットラインイコライジング電圧検出部はビットラインイコライジング電圧とビットラインプリチャージ電圧とを比較して第２イネーブル信号を発生する。オシレータは第１及び第２イネーブル信号に応答してオシレーション信号を発生し、チャージポンピング部はオシレーション信号に応答して外部電圧のチャージをビットラインイコライジング電圧にポンピングする。スイチング部は第１イネーブル信号に応答して外部電圧を前記ビットラインイコライジング電圧に連結する。

　望ましくは、外部電圧検出部は、電圧分配部と、比較部、及びドライバ部を含む。電圧分配部では、外部電圧と接地電圧との間に第１乃至第３抵抗が直列に連結され、第１抵抗の両端に第１イネーブル信号によってゲーティングされるトランジスタが連結される。比較部は、基準電圧と電圧分配部の第２抵抗と第３抵抗との間のノード電圧を比較し、ドライバ部は比較部の出力を第１イネーブル信号として出力する。ビットラインイコライジング電圧検出部は、電圧下降部、比較部、及びドライバ部を含む。電圧下降部では、ビットラインイコライジング電圧と接地電圧との間にダイオード型のＮＭＯＳトランジスタと抵抗が直列連結される。比較部は第１イネーブル信号に応答してビットラインプリチャージ電圧と電圧下降部のＮＭＯＳトランジスタと抵抗との間のノード電圧を比較し、ドライバ部は比較部の出力を第２イネーブル信号として出力する。

　本発明は、メモリ装置内のビットラインアイソレーション信号またはワードライン駆動信号がビットラインイコライジング信号と互いに反対に活性化される点に着眼して、ディスチャージされる昇圧電圧レベルのビットラインアイソレーション信号またはワードライン駆動信号のチャージをビットラインイコライジング信号のレベル上昇のためのビットラインイコライジング電圧にリサイクルする。これによって、ビットラインイコライジング信号のレベルの上昇のためのチャージポンピングを減らすことができるので、メモリ装置の低電力動作モードに適する。また低電力動作の時に、メモリ装置と連結される外部電圧レベルが低くなれば、ビットラインイコライジング信号のレベルを所定の電圧の以上に上昇させることができるので、ビットラインを安定的にプリチャージさせることができる。

　以下、本発明を共有センスアンプ構造を有するメモリ装置に適用した例を説明する。本発明の好適な実施形態のメモリ装置は、共有センスアンプと、それと連結されるメモリブロックが多数個配列されて構成されるが、図１では、第１メモリブロック１１０及び第２メモリブロック１２０と、それに選択的に連結されるセンスアンプ回路１３０が代表的に示されている。そして、ビットラインイコライジング信号ＰＥＱｉ、ＰＥＱｊは外部電圧ＶＥＸＴレベルに駆動され、ビットラインアイソレーション信号ＰＩＳＯｉ、ＰＩＳＯｊは昇圧電圧ＶＰＰレベルに駆動されるように設定され、昇圧電圧ＶＰＰは外部電圧ＶＥＸＴより高い電圧レベルを有するように設定される。

　図３乃至と図４はビットラインアイソレーション信号発生部を示す図面である。図３に示す第１ビットラインアイソレーション信号発生部は、昇圧電圧ＶＰＰで駆動され、反転された第１メモリブロック選択信号ＰＢＬＳｉＢと第２メモリブロック選択信号ＰＢＬＳｊに応答して第１ビットラインアイソレーション信号ＰＩＳＯｉを発生する。図４に示す第２ビットラインアイソレーション信号発生部は、昇圧電圧ＶＰＰで駆動され、反転された第２メモリブロック選択信号ＰＢＬＳｊＢと第１メモリブロック選択信号ＰＢＬＳｉに応答して第２ビットラインアイソレーション信号ＰＩＳＯｊを発生する。第１ビットラインアイソレーション信号ＰＩＳＯｉと第２ビットラインアイソレーション信号ＰＩＳＯｊは互いに反対に活性化する信号である。第１メモリブロック(図１の１１０)を選択するために、第１メモリブロック選択信号ＰＢＬＳｉがハイレベルに活性化されると、第１ビットラインアイソレーション信号ＰＩＳＯｉは昇圧電圧ＶＰＰレベルを有するハイレベルになり、第２ビットラインアイソレーション信号ＰＩＳＯｊは接地電圧ＶＳＳレベルを有するローレベルになる。

　図５は本発明の第１実施形態によるビットラインイコライジング電圧発生回路を示す図面である。ビットラインイコライジング電圧発生回路４００は、第１ビットラインアイソレーション信号ＰＩＳＯｉまたは第２ビットラインアイソレーション信号ＰＩＳＯｊが昇圧電圧ＶＰＰレベルのハイレベルから接地電圧ＶＳＳレベルのローレベルに遷移する時に、昇圧電圧ＶＰＰのチャージをビットラインイコライジング電圧ＶＥＱに伝達する。ビットラインイコライジング電圧発生回路４００は、具体的には、第１制御部４１０、第２制御部４２０、等価部４３０、駆動部４４０、及び伝達部４５０を含む。第１制御部４１０は、昇圧電圧ＶＰＰレベルで駆動され、第１及び第２メモリブロック選択信号ＰＢＬＳｉ、ＰＢＬＳｊを受信して第１制御信号ＣＮＴＬ１を発生するＯＲゲート４１２で構成される。第２制御部４２０は、外部電圧ＶＥＸＴレベルで駆動され、第１制御信号ＣＮＴＬ１を入力して第２制御信号ＣＮＴＬ２を発生するインバータ４２２で構成される。等価部４３０は、第１制御信号ＣＮＴＬ１に応答して第１ビットラインアイソレーション信号ＰＩＳＯｉと第２ビットラインアイソレーション信号ＰＩＳＯｊを等価させる第１乃至第３ＰＭＯＳトランジスタ４３２、４３４、４３６で構成される。駆動部４４０は、第２制御信号ＣＮＴＬ２に応答して第１及び第２ビットラインアイソレーション信号ＰＩＳＯｉ、ＰＩＳＯｊを外部電圧ＶＥＸＴレベルに駆動する第１及び第２ＮＭＯＳトランジスタ４４２、４４４で構成される。伝達部４５０は、昇圧電圧ＶＰＰレベルでゲーティングされて等価部４３０のノードＮＡのレベルをイコライザ電圧ＶＥＱに伝達するＮＭＯＳトランジスタ４５２で構成される。

　ビットラインイコライジング電圧発生回路４００の動作を順に示すと、次の通りである。

　第１段階では、初期状態である時に、第１及び第２メモリブロック選択信号ＰＢＬＳｉ、ＰＢＬＳｊのローレベルに応答して第１制御信号ＣＮＴＬ１はローレベルに、第２制御信号ＣＮＴＬ２はハイレベルに駆動される。ハイレベルの第２制御信号ＣＮＴＬ２に応答してドライバ部４４０内のＮＭＯＳトランジスタ４４２、４４４がターンオンされて、第１及び第２ビットラインアイソレーション信号ＰＩＳＯｉ、ＰＩＳＯｊは外部電圧ＶＥＸＴレベルになる。ローレベルの第１制御信号ＣＮＴＬ１に応答して等価部４３０内のＰＭＯＳトランジスタ４３２、４３４、４３６がターンオンされて、第１及び第２ビットラインアイソレーション信号ＰＩＳＯｉ、ＰＩＳＯｊは外部電圧ＶＥＸＴレベルに等化される。

　第２段階では、第１メモリブロック(図１の１１０)が選択され、第１メモリブロック選択信号ＰＢＬＳｉのハイレベルに応答して第１制御信号ＣＮＴＬ１はハイレベルに、そして第２制御信号ＣＮＴＬ２はローレベルに駆動される。そして、図３の第１ビットラインアイソレーション信号発生部により第１ビットラインアイソレーション信号ＰＩＳＯｉは昇圧電圧レベルに、そして図４の第２ビットラインアイソレーション信号発生部により第２ビットラインアイソレーション信号ＰＩＳＯｊは接地電圧レベルに駆動される。ハイレベルの第１制御信号ＣＮＴＬ１に応答して等価部４３０内のＰＭＯＳトランジスタ４３２、４３４、４３６がターンオフされ、ローレベルの第２制御信号ＣＮＴＬ２に応答して駆動部４４０内のＮＭＯＳトランジスタ４４２、４４４がターンオフされる。この時に、第１メモリブロック(図１の１１０)は昇圧電圧ＶＰＰレベルの第１ビットラインアイソレーション信号ＰＩＳＯｉに応答してビットラインアイソレーション回路(図１の１１６)のＮＭＯＳトランジスタ１１７、１１８がターンオンされて、選択されたメモリセルＭＣ０データがセンスアンプ１３０により感知増幅される。

　第３段階では、第１メモリブロック１１０が非選択され、再びローレベルの第１及び第２メモリブロック選択信号ＰＢＬＳｉ、ＰＢＬＳｊに応答して第１制御信号ＣＮＴＬ１は接地電圧ＶＳＳレベルのローレベルに、そして第２制御信号ＣＮＴＬ２は外部電圧ＶＥＸＴレベルのハイレベルに駆動される。この時に、第１ビットラインアイソレーション信号ＰＩＳＯｉは昇圧電圧ＶＰＰレベルであり、第２ビットラインアイソレーション信号ＰＩＳＯｊは接地電圧ＶＳＳレベルにある。外部電圧ＶＥＸＴレベルの第２制御信号ＣＮＴＬ２が駆動部４４０に提供されると、ダイオード接続された第１、第２ＮＭＯＳトランジスタ４４２、４４４はターンオフされる。接地電圧ＶＳＳレベルの第１制御信号ＣＮＴＬ１により等価部４３０のＰＭＯＳトランジスタ４３２、４３４、４３６がターンオンされて、ノードＮＡの電圧レベルは第１ビットラインアイソレーション信号ＰＩＳＯｉの昇圧電圧ＶＰＰレベルと第２ビットラインアイソレーション信号ＰＩＳＯｊの接地電圧ＶＳＳとの間の中間電圧レベル値を有する。昇圧電圧ＶＰＰレベルの半分であるＶＰＰ／２に相当する電圧レベルを有するノードＮＡは伝達部４５０を通じてイコライザ電圧ＶＥＱに伝達される。これは、第１ビットラインアイソレーション信号ＰＩＳＯｉが図３の第１ビットラインアイソレーション信号発生部により昇圧電圧ＶＰＰレベルのハイレベルから接地電圧ＶＳＳレベルのローレベルに向けて遷移しながら、低下してゆく昇圧電圧ＶＰＰのチャージをイコライザ電圧ＶＥＱにリサイクルするということを意味する。

　第４段階では、第２メモリブロック(図１の１２０)が選択され、第１メモリブロック１１０が選択される時と同様に、イコライザ電圧発生部４００内の等価部４３０と駆動部４４０の動作がオフされる。図４の第２ビットラインアイソレーション信号発生部により第２ビットラインアイソレーション信号ＰＩＳＯｊは昇圧電圧ＶＰＰのハイレベルに駆動されて、第２メモリブロック(図１の１２０)をセンスアンプ回路１３０と連結させる。この時に、図３の第１ビットラインアイソレーション信号発生部により第１ビットラインアイソレーション信号ＰＩＳＯｉは接地電圧のローレベルになって、第１メモリブロック(図１の１００)とセンスアンプ回路１３０との連結を遮断させる。

　第５段階では、第２メモリブロック(図１の１２０)が非選択され、第１メモリブロック１１０の非選択の時と同様に、ビットラインイコライジング電圧ＶＥＱは第２ビットラインアイソレーション信号ＰＩＳＯｊの昇圧電圧ＶＰＰレベルと第１ビットラインアイソレーション信号ＰＩＳＯｉの接地電圧ＶＳＳレベルの半分であるＶＰＰ／２に相当する電圧レベルがビットラインイコライジング電圧ＶＥＱに伝達される。これも、第２ビットラインアイソレーション信号ＰＩＳＯｊが図４の第２ビットラインアイソレーション信号発生部により昇圧電圧ＶＰＰレベルのハイレベルから接地電圧ＶＳＳレベルのローレベルに向けて遷移しながら、低下してゆく昇圧電圧ＶＰＰのチャージをビットラインイコライジング電圧ＶＥＱにリサイクルするということを意味する。

　図６及び図７はビットラインイコライザ信号発生部を示す図面である。図６は第１ビットラインイコライザ信号発生部を示しており、第１メモリブロック選択信号ＰＢＬＳｉに応答してビットラインイコライジング電圧ＶＥＱレベルに第１ビットラインイコライジング信号ＰＥＱｉを駆動する第１駆動部５１０と、反転された第１メモリブロック選択信号ＰＢＳＬｉＢに応答して外部電圧ＶＥＸＴレベルに第１ビットラインイコライジング信号ＰＥＱｉを駆動する第２駆動部５２０を含む。第１駆動部５１０はビットラインイコライジング電圧ＶＥＱと接地電圧ＶＳＳとの間に連結され、第１メモリブロック選択信号ＰＢＬＳｉを入力して第１ビットラインイコライジング信号ＰＥＱｉを出力するインバータで構成される。第２駆動部５２０は外部電圧ＶＥＸＴと接地電圧ＶＳＳとの間に連結され、反転された第１メモリブロック選択信号ＰＢＬＳｉＢによってゲーティングされるＮＭＯＳトランジスタで構成される。

　図６に示す第１ビットラインイコライザ信号発生部の動作は次の通りである。第１メモリブロック選択信号ＰＢＬＳｉがハイレベルであれば、第１ビットラインイコライジング信号ＰＥＱｉは接地電圧ＶＳＳレベルのローレベルになって、第１メモリブロック(図１の１１０)のビットラインと相補ビットラインＢＬ、／ＢＬのプリチャージを遮断する。その後、第１メモリブロック(図１の１１０)が選択されて第１メモリブロック(図１の１１０)のビットラインがセンスアンプ回路(図１の１３０)と連結されて選択されるメモリセルのデータをセンシングする動作が開示される。一方、第１メモリブロック(図１の１１０)が非選択されて第１メモリブロック選択信号ＰＢＬＳｉがローレベルになると、第１ビットラインイコライジング信号ＰＥＱｉは、第１駆動部５１０によりビットラインイコライジング電圧ＶＥＱレベルで駆動され、または第２駆動部５２０により外部電圧ＶＥＸＴレベルで駆動される。ここで、第１ビットラインイコライジング信号ＰＥＱｉはハイレベルに上昇されて、第１メモリブロック(図１の１１０)のビットラインと相補ビットラインＢＬ、／ＢＬとをプリチャージさせなければない。第１ビットラインイコライジング信号ＰＥＱｉは、図５のビットラインイコライジング電圧発生部４００によって第１ビットラインアイソレーション信号ＰＩＳＯｉの昇圧電圧ＶＰＰチャージをリサイクルして発生するビットラインイコライジング電圧ＶＥＱで駆動されることにより、より高速にハイレベルに上昇される。さらに、外部電圧ＶＥＸＴレベルが低い場合に、外部電圧ＶＥＸＴレベルより高いビットラインイコライジング電圧ＶＥＱレベルの第１ビットラインイコライジング信号ＰＥＱｉは、ビットラインアイソレーション回路(図１の１１２)内のＮＭＯＳトランジスタ１１３、１１４をターンオンさせるのに十分であるので、第１メモリブロック(図１の１１０)のビットラインＢＬ、／ＢＬをプリチャージさせる。

　図７は、第２ビットラインイコライザ信号発生部を示しており、これは図６の第１ビットラインイコライザ信号発生部とその構成及び動作が同様であるので、構成についての詳細な説明は省略する。第２メモリブロック(図１の１２０)が選択されると、第２ビットラインイコライジング信号ＰＥＱｊは接地電圧ＶＳＳレベルのローレベルになり、第２メモリブロック(図１の１２０)が非選択されると、第２ビットラインイコライジング信号ＰＥＱｊはビットラインイコライジング電圧ＶＥＱまたは外部電圧ＶＥＸＴのハイレベルで駆動される。

　図８は本発明の第２実施形態によるビットラインイコライジング電圧発生回路を示す図面である。ビットラインイコライジング電圧発生回路６００はワードライン駆動信号発生部６１０とイコライザ電圧駆動部６２０とを含む。ワードライン駆動信号発生部６１０はロウデコーダ(図示しない)で発生するアドレッシング信号ＰＸＩを入力して昇圧電圧ＶＰＰレベルに駆動されるワードライン駆動信号ＰＸＩＤとワードラインリセット信号ＰＸＩＢを発生する。ワードライン駆動信号ＰＸＩＤとワードラインリセット信号ＰＸＩＢは図９のサブワードラインドライバ７００に提供されてサブワードラインＳＷＬを昇圧電圧ＶＰＰレベルに駆動する。サブワードラインドライバ７００はメインワードラインドライバ(図示しない)で提供されるワードラインイネーブル信号ＮＷＥｉとワードライン駆動信号ＰＸＩＤに応答してサブワードラインＳＷＬを昇圧電圧ＶＰＰレベルに駆動してサブワードラインＳＷＬと連結されるメモリセルのワードラインをイネーブルさせる。そして、サブワードラインドライバ７００はワードラインリセット信号ＰＸＩＢに応答してサブワードラインＳＷＬをリセットさせてメモリセルのワードラインをディセーブルさせる。

　再び、図８を参照すると、イコライザ電圧駆動部６２０はビットラインプリチャージ電圧ＶＢＬとワードライン駆動パルス信号ＰＸＩＰに応答してワードライン駆動信号発生部６１０で発生した昇圧電圧ＶＰＰレベルのワードライン駆動信号ＰＸＩＤをビットラインイコライジング電圧ＶＥＱに伝達する。ワードライン駆動パルス信号ＰＸＩＰはＸアドレッシング信号ＰＸＩがハイレベルからローレベルに遷移する時点でローレベルのパルスが形成される信号である。したがって、イコライザ電圧駆動部６２０はワードライン駆動パルス信号ＰＸＩＰのローレベルパルス区間の間、ワードライン駆動信号ＰＸＩＤの昇圧電圧ＶＰＰチャージをビットラインイコライジング電圧ＶＥＱに伝達する。これはＸアドレッシング信号ＰＸＩのローレベルに応答するワードライン駆動信号発生部６１０を通じてハイレベルからローレベルに遷移するワードライン駆動信号ＰＸＩＤの昇圧電圧ＶＰＰチャージをビットラインイコライジング電圧ＶＥＱにリサイクルすることを意味する。

　図１０は図８のビットラインイコライジング電圧発生回路を使用するメモリ装置(図１の１００)の動作波形を示す図面である。これを参照すると、メモリ装置(図１の１００)内の第１メモリブロック１１０が選択されると、第１ビットラインイコライジング信号ＰＥＱｉがローレベルに非活性化され、第１ビットラインアイソレーション信号ＰＩＳＯｉがハイレベルに活性化され、２ビットラインアイソレーション信号ＰＩＳＯｊはローレベルに非活性化され、第１メモリブロック１１０内の所定のワードライン駆動信号(図８のＰＸＩＤ、ＰＸＩＤは、論理的にはワードラインＷＬと同様であるので、以下ではワードラインＷＬという)は昇圧電圧ＶＰＰレベルにイネーブルされる。以後、ワードラインＷＬがディセーブルされると、ワードラインＷＬ上の昇圧電圧ＶＰＰのチャージが第１ビットラインイコライジング信号ＰＥＱｉに伝達されて、第１ビットラインイコライジング信号ＰＥＱｉレベルがビットラインイコライジング電圧ＶＥＱに上昇する。そして、第１及び第２ビットラインアイソレーション信号ＰＩＳＯｉ、ＰＩＳＯｊもビットラインイコライジング電圧ＶＥＱレベルになる。これは、ディセーブルされるワードラインＷＬの昇圧電圧ＶＰＰレベルのチャージを第１ビットラインイコライジング信号ＰＥＱｉレベルの上昇のためにリサイクルすることによって、第１ビットラインイコライジング信号ＰＥＱｉの活性化レベルが図２の外部電圧ＶＥＸＴレベルより高いビットラインイコライジング電圧ＶＥＱレベルになることを意味する。

　図１１は、図５、図８に示すビットラインイコライジング電圧発生部４００、６００とチャージポンピング回路を利用するイコライジング電圧発生部を示す図面である。これを参照すると、イコライジング電圧発生部９００は、第１ビットラインイコライジング電圧発生部４００または６００、外部電圧ＶＥＸＴ検出部９１０、ビットラインイコライジング電圧ＶＥＱ検出部９２０、オシレータ９３０、チャージポンピング回路９４０、及びスイチング部９５０を含む。第１ビットラインイコライジング電圧発生部４００または６００は、先の説明のように、ビットラインアイソレーション信号(図５のＰＩＳＯｉ)とワードライン駆動信号(図８のＰＸＩＤ)の昇圧電圧ＶＰＰのチャージをリサイクルして、ビットラインイコライジング電圧ＶＥＱを発生する。外部電圧検出部９１０は基準電圧ＶＲＥＦと外部電圧ＶＥＸＴレベルを比較感知して第１イネーブル信号ＥＮ１を出力する。図１２は、外部電圧検出部９１０の構成例を示している。

　図１２を参照すると、外部電圧検出部９１０は、電圧分配部１０１０、比較部１０２０、及びドライバ部１０３０を含む。電圧分配部１０１０では、第１抵抗Ｒ１、第２抵抗Ｒ２、及び第３抵抗Ｒ３が外部電圧ＶＥＸＴと接地電圧ＶＳＳとの間に直列連結され、第１抵抗Ｒ１の両端に、第１イネーブル信号ＥＮ１によってゲーティングされるＰＭＯＳトランジスタ１０１２が連結される。第２抵抗Ｒ２と第３抵抗Ｒ３は同一の値を有し、第１抵抗Ｒ１と第２、第３抵抗Ｒ２、Ｒ３値に比較して、かなり高い抵抗値を有するように設定される。第１イネーブル信号ＥＮ１がローレベルであれば、外部電圧分配部１０１０の出力ノードＡは外部電圧ＶＥＸＴレベルの半分であるＶＥＸＴ／２に相当する電圧レベルになる。第１イネーブル信号ＥＮ１がハイレベルであれば、出力ノードＡは外部電圧ＶＥＸＴレベルの半分であるＶＥＸＴ／２に相当する電圧レベルより低い電圧レベルになる。比較部１０２０は基準電圧ＶＲＥＦレベルと電圧分配部１０１０の出力ノードＡの電圧レベルとを比較し、比較部１０２０の出力はドライバ部１０３０を通じて第１イネーブル信号ＥＮ１として出力される。基準電圧ＶＲＥＦは外部電圧ＶＥＸＴの半分であるＶＥＸＴ／２に相当する電圧レベルになるように設定される。

　外部電圧検出部９１０の動作は次の通りである。外部電圧ＶＥＸＴレベルが低い時に、ＶＥＸＴ／２より低い電圧レベルの電圧分配部１０１０出力ノードＡとＶＥＸＴ／２の基準電圧ＶＲＥＦとを比較して比較部１０２０の出力はハイレベルになって、第１イネーブル信号ＥＮ１はハイレベルになる。その後、外部電圧ＶＥＸＴレベルが上昇して電圧分配部１０１０出力ノードＡがＶＥＸＴ／２電圧レベルの以上になると、比較部１０２０の出力はローレベルになって、第１イネーブル信号ＥＮ１がローレベルになる。第１イネーブル信号ＥＮ１に応答して電圧分配部１０１０のＰＭＯＳトランジスタ１０１２がターンオンされると、出力ノードＡはＶＥＸＴ／２レベルになって、第１イネーブル信号ＥＮ１はローレベルを維持する。

　図１１のビットラインイコライジング電圧検出部９２０の構成例が図１３に示されている。図１３を参照すると、ビットラインイコライジング電圧検出部９２０は、ビットラインイコライジング電圧下降部１１１０、比較部１１２０、及びドライバ部１１３０を含む。ビットラインイコライジング電圧下降部１１１０は、ビットライン電圧ＶＥＱと接地電圧ＶＳＳとの間に、ダイオード連結されたＮＭＯＳトランジスタ１１１２と抵抗ＲＤとが直列連結して構成されている。ＮＭＯＳトランジスタ１１１２は高いしきい値電圧Ｖｔｈを有するように設定される。ビットラインイコライジング電圧下降部１１１０の出力ノードＢはビットラインイコライジング電圧ＶＥＱでＮＭＯＳトランジスタ１１１２のしきい値電圧Ｖｔｈだけ下降した電圧ＶＥＱ〜Ｖｔｈレベルを発生する。比較部１１２０はハイレベルの第１イネーブル信号ＥＮ１に応答してビットライン電圧ＶＢＬレベルと出力ノードＢの電圧レベルを比較し、ローレベルの第１イネーブル信号ＥＮ１に応答してローレベルの出力を発生する。比較部１１２０の出力はドライバ部１１３０を通じて第２イネーブル信号ＥＮ２に発生する。ビットラインイコライジング電圧ＶＥＱレベルが低い場合に、出力ノードＢの電圧レベルがビットライン電圧ＶＢＬより低くて、比較部１１２０の出力はハイレベルに、そして第２イネーブル信号ＥＮ２はハイレベルになる。その後、ビットラインイコライジング電圧ＶＥＱが上昇して出力ノードＢの電圧レベルがビットライン電圧ＶＢＬよりＮＭＯＳトランジスタ１１１２のしきい値電圧Ｖｔｈだけ高い電圧レベルになると、比較部１１２０の出力はローレベルに、そして第２イネーブル信号ＥＮ２はローレベルになる。

　オシレータ９３０の構成例が図１４に示されており、オシレータ９３０は第１及び第２イネーブル信号ＥＮ１、ＥＮ２に応答してオシレーション信号ＯＳＣを発生する。具体的には、第１及び第２イネーブル信号ＥＮ１、ＥＮ２のハイレベルに応答してオシレーション信号ＯＳＣが発生する。

　再び、図１１を参照すると、ビットラインイコライジング電圧発生部９００内のチャージポンピング部９４０はオシレーション信号ＯＳＣに応答して外部電圧ＶＥＸＴをチャージポンピングしてビットラインイコライジング電圧ＶＥＱを発生する。

　このようなビットラインイコライジング電圧発生部９００の動作を図１５を参照して説明する。まず、外部電圧ＶＥＸＴレベルが低い時に、外部電圧検出部９１０の出力である第１イネーブル信号ＥＮ１がハイレベルになる。ハイレベルの第１イネーブル信号ＥＮ１を入力するスイチング部９５０内のインバータ９５２の出力がローレベルになって、スイッチ９５４がオフされることによって、外部電圧ＶＥＸＴとビットラインイコライジング電圧ＶＥＱとの連結が遮断される。ビットラインイコライジング電圧ＶＥＱはビットラインイコライジング電圧発生部４００または６００によって発生する。ビットラインイコライジング電圧検出部９２０はビットラインイコライジング電圧ＶＥＱとビットラインプリチャージ電圧ＶＢＬとを比較してビットラインイコライジング電圧ＶＥＱが低い場合に、その出力である第２イネーブル信号ＥＮ２もハイレベルになる。それによって、ハイレベルの第１及び第２イネーブル信号ＥＮ１、ＥＮ２に応答してオシレータ９３０がイネーブルされ、その出力であるオシレーション信号ＯＳＣによるチャージポンプ部９４０のチャージポンピング動作を通じてビットラインイコライジング電圧ＶＥＱが上昇する。ここで、上昇するビットラインイコライジング電圧ＶＥＱは、図１５のＡ区間で示したように、ビットラインプリチャージ電圧ＶＢＬとトランジスタ(図１の１１３、１１４)のしきい値電圧Ｖｔｈだけの差を有する。

　以後、外部電圧ＶＥＸＴが高くなって基準電圧ＶＲＥＦより高くなれば、外部電圧検出部９１０の出力である第１イネーブル信号ＥＮ１がローレベルになり、スイッチ９５４がオンされて、ビットラインイコライジング電圧ＶＥＱは外部電圧ＶＥＸＴと連結される。図１５のＣ点でビットラインイコライジング電圧ＶＥＱが外部電圧ＶＥＸＴに上昇し、Ｂ区間に移行する。ここで、内部電圧ＶＩＮＴは外部電圧ＶＥＸＴレベルに従って上昇する。

　次に、外部電圧ＶＥＸＴが再び低くなれば、ビットラインイコライジング電圧ＶＥＱは外部電圧ＶＥＸＴレベルに従って低くなり、図１５のＤ点でビットラインプリチャージ電圧ＶＢＬとトランジスタ(図１の１１３、１１４)のしきい値Ｖｔｈだけの差を有するようになる。この時に、外部電圧検出部９１０の出力第１イネーブル信号ＥＮ１がハイレベルになって、スイッチ９５４がオフされ、ビットラインイコライジング電圧検出部９２０がイネーブルされる。ここで、ビットラインイコライジング電圧ＶＥＱはＥ区間でヒステリシスを有し、外部電圧ＶＥＸＴ変動に対して安定にビットラインイコライジング電圧ＶＥＱを発生させることができる。

　以上、本発明をその好適な実施形態を通して説明したが、これは例示的な説明に過ぎず、本発明の技術的思想及び範囲を制限または限定することを意図するものではない。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変化及び変更が可能であることは勿論である。

一般的な共有センスアンプ構造を有するメモリ装置を示す図面である。 図１のメモリ装置の動作波形を示す図面である。 ビットラインアイソレーション信号発生部を示す図面である。 ビットラインアイソレーション信号発生部を示す図面である。 本発明の第１実施形態によるビットラインイコライジング電圧発生回路を示す図面である。 ビットラインイコライジング信号発生部を示す図面である。 ビットラインイコライジング信号発生部を示す図面である。 本発明の第２実施形態によるビットラインイコライジング電圧発生回路を示す図面である。 サブワードラインドライバを示す図面である。 図８のビットラインイコライジング電圧発生回路を有するメモリ装置の動作波形を示す図面である。 本発明の第３実施形態によるビットラインイコライジング電圧発生回路を示す図面である。 図１１の外部電圧検出部を示す図面である。 図１１のビットラインイコライジング電圧検出部を示す図面である。 図１１のオシレータを示す図面である。 図１１のビットラインイコライジング電圧発生回路の動作グラフを示す図面である。

Claims (10)

1. 　第１メモリブロックと第２メモリブロックとの間に共有センスアンプ構造を有するメモリ装置において、
   　第１及び第２ビットラインアイソレーション信号に各々応答して前記第１及び第２メモリブロックを前記共有センスアンプと選択的に連結させるビットラインアイソレーション回路と、
   　前記第１及び第２メモリブロック内のビットラインを第１及び第２ビットラインイコライジング信号に応答してビットラインプリチャージ電圧に各々プリチャージさせるビットラインイコライザ回路と、
   　前記ビットラインアイソレーション信号の昇圧電圧チャージをリサイクルして前記ビットラインイコライジング信号と連結されるビットラインイコライジング電圧を発生するビットラインイコライジング電圧発生回路とを具備することを特徴とするメモリ装置。
2. 　前記ビットラインイコライジング電圧発生回路は、
   　昇圧電圧レベルに駆動され、前記第１及び第２メモリブロック選択信号を入力して第１制御信号を発生する第１制御部と、
   　外部電圧レベルに駆動され、前記第１制御信号を入力して第２制御信号を発生する第２制御部と、
   　前記第１制御信号に応答して前記第１及び第２ビットラインアイソレーション信号を等価させる等価部と、
   　前記第２制御信号に応答して前記第１及び第２ビットラインアイソレーション信号を前記外部電圧レベルで駆動する駆動部と、
   　前記第１または第２ビットラインアイソレーション信号の非活性化の時に前記昇圧電圧レベルのほぼ半分に相当する電圧をビットラインイコライジング電圧に伝達する伝達部とを具備することを特徴とする請求項１に記載のメモリ装置。
3. 　前記メモリ装置は、
   　前記第１及び第２メモリブロック選択信号に応答して前記第１及び第２ビットラインイコライジング信号を前記ビットラインイコライジング電圧または前記外部電圧で選択的に駆動する第１及び第２ビットラインイコライジング信号発生部をさらに具備することを特徴とする請求項１に記載のメモリ装置。
4. 　前記ビットラインイコライジング信号発生部は、
   　前記第１及び第２メモリブロック選択信号に応答して各々前記ビットラインイコライジング電圧レベルに前記第１及び第２ビットラインイコライジング信号を駆動する第１駆動部と、
   　前記第１及び第２メモリブロック選択信号の反転信号に応答して前記外部電圧レベルに前記第１及び第２ビットラインイコライジング信号を駆動する第２駆動部とを具備することを特徴とする請求項３に記載のメモリ装置。
5. 　第１メモリブロックと第２メモリブロックとの間に共有センスアンプ構造を有するメモリ装置において、
   　第１及び第２ビットラインアイソレーション信号に各々応答して前記第１及び第２メモリブロックを前記共有センスアンプと選択的に連結させるビットラインアイソレーション回路と、
   　前記第１及び第２メモリブロック内のビットラインを第１及び第２ビットラインイコライジング信号に応答してビットラインプリチャージ電圧に各々プリチャージさせるビットラインイコライザ回路と、
   　ワードライン駆動信号の昇圧電圧チャージをリサイクルして前記ビットラインイコライジング信号と連結されるビットラインイコライジング電圧を発生するビットラインイコライジング電圧発生回路とを具備することを特徴とするメモリ装置。
6. 　前記ビットラインイコライジング電圧発生回路は、
   　ロウデコーダで発生するワードラインアドレッシング信号を入力して昇圧電圧レベルの前記ワードライン駆動信号を発生するワードライン駆動信号発生部と、
   　前記ビットラインプリチャージ電圧と前記ワードラインアドレッシング信号の遷移時点で発生するワードライン駆動パルス信号に応答して前記昇圧電圧レベルの前記ワードライン駆動信号を前記ビットラインイコライジング電圧に伝達するビットラインイコライジング電圧駆動部とを具備することを特徴とする請求項５に記載のメモリ装置。
7. 　前記ビットラインイコライジング電圧駆動部は、
   　前記ワードライン駆動パルス信号がそのゲートに、そして前記ワードライン駆動信号がそのソースに連結される第１ＰＭＯＳトランジスタと、
   　前記第１ＰＭＯＳトランジスタのドレインがそのソースに、前記ビットラインプリチャージ電圧がそのゲートに、そして前記ビットラインイコライジング電圧がそのドレインに連結される第２ＰＭＯＳトランジスタとを具備することを特徴とする請求項６に記載のメモリ装置。
8. 　ビットラインアイソレーション信号の昇圧電圧チャージをリサイクルして前記ビットラインイコライジング信号と連結されるビットラインイコライジング電圧を発生するビットラインイコライジング電圧発生回路と、
   　外部電圧と基準電圧とを比較して、第１イネーブル信号を発生する外部電圧検出部と、
   　ビットラインイコライジング電圧とビットラインプリチャージ電圧とを比較して第２イネーブル信号を発生するビットラインイコライジング電圧検出部と、
   　前記第１及び第２イネーブル信号に応答してオシレーション信号を発生するオシレータと、
   　前記オシレーション信号に応答して外部電圧のチャージを前記ビットラインイコライジング電圧にポンピングするチャージポンピング部と、
   　前記第１イネーブル信号に応答して前記外部電圧を前記ビットラインイコライジング電圧に連結するスイチング部とを具備することを特徴とするメモリ装置。
9. 　前記外部電圧検出部は、
   　前記外部電圧と接地電圧との間に第１乃至第３抵抗が直列に連結され、前記第１抵抗の両端に前記第１イネーブル信号によってゲーティングされるトランジスタが連結された電圧分配部と、
   　前記基準電圧と前記電圧分配部の前記第２抵抗と第３抵抗との間のノード電圧を比較する比較部と、
   　前記比較部の出力を前記第１イネーブル信号に発生するドライバ部とを具備することを特徴とする請求項８に記載のメモリ装置。
10. 　前記ビットラインイコライジング電圧検出部は、
    　前記ビットラインイコライジング電圧と接地電圧との間にダイオード型のＮＭＯＳトランジスタと抵抗が直列連結された電圧下降部と、
    　前記第１イネーブル信号に応答して前記ビットラインプリチャージ電圧と前記電圧下降部のＮＭＯＳトランジスタと前記抵抗との間のノード電圧を比較する比較部と、
    　前記比較部の出力を前記第２イネーブル信号として出力するドライバ部とを具備することを特徴とする請求項８に記載のメモリ装置。

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