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Die Erfindung betrifft einen Halbleiterspeicherbaustein
mit Bitleitungsspannungsausgleich, der mehrere Speicherblöcke umfasst.
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Von den verschiedenen Typen von Halbleiterspeicherbausteinen
tasten dynamische Speicher mit direktem Zugriff (DRAMs) die in Speicherzellen gespeicherten
Daten mit einem Abtastverstärker
ab und verstärken
sie.
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Der Abtastverstärker, der an eine Bitleitung angekoppelt
ist, vergleicht eine Potentialdifferenz zwischen einer Bitleitungsvorladespannung
und einer Bitleitungsspannung, die durch eine Ladungsteilung zwischen
der Bitleitung und einem Kondensator einer ausgewählten Speicherzelle
erzeugt wird, und findet dann in der ausgewählten Speicherzelle gespeicherte
Daten auf. Alternativ kann die Auslegung so sein, dass nebeneinander
liegende Speicherblöcke
sich den Abtastverstärker
teilen und eine Speicherzelle des einen oder anderen Speicherblocks durch
eine Auswahl detektiert wird oder dass der Abtastverstärker ausschließlich einem
Speicherblock zugeordnet ist.
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1 zeigt
ein Ausführungsbeispiel
eines Speicherbausteins mit einer solchen geteilten Abtastverstärkerarchitektur.
Wie aus 1 ersichtlich
ist, sind mehrere Kernschaltungen, wie Bitleitungsausgleichsschaltungen 112 und 122,
Bitleitungsisolationsschaltungen 116, 126 und
eine Spaltenauswahlschaltung 140, zwischen dem gemeinsam
genutzten Abtastverstärker 130 und
zwei benachbarten Speicherblöcken 110 und 120 angeordnet.
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Jede der Bitleitungsausgleichsschaltungen 112 und 122 stellt
Bitleitungspaaren BL/BLB im ersten und zweiten Speicherblock 110 und 120 eine
Vorladespannung VBL zur Verfügung,
bevor der Abtastverstärker 130 eine
Spannungsdifferenz auf den Bitleitungen erzeugt. Die erste Bitleitungsisolationsschaltung 116 schaltet
ein und verbindet dadurch das Bitleitungspaar BL/BLB des ersten
Speicherblocks 110 elektrisch mit dem Abtastverstärker 130,
wenn die Daten der Speicherzelle im ersten Speicherblock 110 abgetastet
werden sollen, während
die zweite Bitleitungsisolationsschaltung 126 abschaltet
und dadurch den Abtastverstärker 130 vom
Bitleitungspaar BL/BLB des zweiten Speicherblocks 120 elektrisch trennt.
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Andererseits wird das Bitleitungspaar BL/BLB
des ersten Speicherblocks 110 über die erste Bitleitungsisolationsschaltung 116 vom
Abtastverstärker 130 getrennt,
wenn das Bitleitungspaar BL/BLB des zweiten Speicherblocks 120 über die zweite
Bitleitungsisolationsschaltung 126 mit dem Abtastverstärker 130 verbunden
wird. Die Spaltenauswahlschaltung 140 überträgt Daten des ersten und zweiten
Speicherblocks 110 und 120, die vom Abtastverstärker 130 verstärkt werden,
zu Dateneingabe-/Datenausgabeleitungen IO und IOB.
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Bei der geteilten Abtastverstärkerarchitektur läuft der
Abtastvorgang einer Speicherzelle MC1 des zweiten Speicherblocks 120 nach
dem Abtasten von Daten aus einer Speicherzelle MC0 des ersten Speicherblocks 110 wie
folgt ab.
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Haben ein erstes und ein zweites
Bitleitungsausgleichssignal PEQi und PEQj einen hohen Pegel einer
externen Spannung VEXT, dann werden die Bitleitungen BL und BLB
mit der Bitleitungsvorladespannung VBL vorgeladen.
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Danach wird, um die Speicherzelle
MC0 des ersten Speicherblocks 110 abzutasten, das erste
Bitleitungsausgleichssignal PEQi auf einen niedrigen Pegel einer
Massespannung oder einer Substratspannung VSS gesetzt und die erste
Bitleitungsisolationsschaltung PISOi wird auf einen hohen Pegel
einer Verstärkungsspannung
VPP gesetzt. Eine Wortleitung WLn-1 der Speicherzelle MC0 wird ebenfalls auf
die Verstärkungsspannung
VPP gesetzt. Daraus resultiert, dass die Daten der Speicherzelle
MC0 mittels der Ladungsteilung mit der Bitleitung BL zum Abtastverstärker 130 übertragen
werden.
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Andererseits wird zum Abtasten der
Speicherzelle MC1 des zweiten Speicherblocks 120 eine Wortleitung
WL1 mit der Verstärkungsspannung
VPP getrieben und das zweite Bitleitungsisolationssignal PISOj nimmt
den hohen Pegel der Spannung VPP an, wenn das zweite Bitleitungsausgleichssignal PEQj
einen niedrigen Pegel der Spannung VSS annimmt. Dann werden die
Daten der Speicherzelle MC1 mittels des Ladungsteilungsvorgangs
mit der Bitleitung BL zum Abtastverstärker 130 übertragen. Inzwischen
nimmt das erste Bitleitungsausgleichssignal PEQi den hohen Pegel
der Spannung VEXT an, so dass die Bitleitungen BL und BLB des ersten Speicherblocks 110 auf
die Bitleitungsvorladespannung VBL aufgeladen werden.
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Diese Vorgänge werden nachfolgend unter Bezugnahme
auf 2 beschrieben. Durch
eine Veränderung
des ersten Bitleitungsausgleichssignals PEQi von der niedrigen Spannung
VSS auf die hohe Spannung VEXT werden die Bitleitungen BL/BLB mit der
Bitleitungsvorladespannung VBL vorgeladen. Die Geschwindigkeit des
Vorladevorgangs der Bitleitungen BL/BLB mit der Bitleitungsvorladespannung
VBL ist von der Gate-Source-Spannung VGS eines ersten und eines
zweiten Ausgleichstransistors 113 und 114 abhängig.
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Um den DRAM-Baustein an ein niedriges Spannungsumfeld
anzupassen, wird die Gate-Source-Spannung VGS des ersten und des
zweiten Ausgleichstransistors 113 und 114 auf
einen Wert von ca. 0,5 V eingestellt, wenn eine interne Spannung
VINT auf 1,0 V abgesenkt wird, entsprechend der externen Spannung
VEXT, die auf 1,0 V abnimmt, und die Bitleitungsvorladespannung
VBL einen Wert von 0,5 V annimmt, was die Hälfte der internen Spannung
VINT ist. Sind die Schwellwertspannungen des ersten und zweiten
Ausgleichstransistors 113 und 114 höher als 0,5
V, dann werden die Bitleitungen BL/BLB nicht vorgeladen, weil die
Transistoren 113 und 114 nicht leitend geschaltet
werden. Deshalb kann es erforderlich sein, die Bitleitungsausgleichssignale
PEQi und PEQj, die an die Gateanschlüsse des ersten bzw. zweiten
Transistors 113 und 114 angelegt werden, auf einen
Spannungspegel aufzuladen, der größer als die externe Spannung
VEXT ist.
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Andererseits werden die Bitleitungen
BL und BLB, die an den Abtastverstärker 130 angekoppelt sind, über die
erste bzw. zweite Bitleitungsisolationsschaltung 116, 126 mit
der Bitleitungsvorladespannung VBL vorgeladen, wenn der DRAM-Baustein sich
in einem Stand-by-Modus unter Niedrigspannungsbedingungen befindet.
Während
dieses Vorgangs sollten das erste und das zweite Ausgleichssignal
PEQi und PEQj einen Spannungspegel haben, der um die Schwellwertspannungen
der Ausgleichstransistoren 113 und 114 größer als
die Bitleitungsvorladespan nung VBL ist. Die Ausgleichssignale PEQi
und PEQj sind nämlich
normalerweise mindestens dann betriebsbereit, wenn ihr Pegel wenigstens so
groß ist
wie VINT + Vth = VEXT + Vth.
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Deshalb ist es wünschenswert, dass die Bitleitungsausgleichssignale
PEQi und PEQj unter Niedrigspannungsbedingungen durch einen Pumpvorgang
auf ihren benötigten
Spannungspegel hochgezogen werden, der höher als die externe Spannung
VEXT ist. Durch einen solchen Spannungspumpvorgang steigt jedoch
der Stromverbrauch unvermeidlich an, auch wenn der DRAM-Baustein
so entworfen wurde, dass er in einem Niedrigspannungsumfeld arbeitet.
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Aufgabe der Erfindung ist es, einen
Halbleiterspeicherbaustein zur Verfügung zu stellen, der in der
Lage ist, Bitleitungspaare in einem Niedrigspannungsumfeld mit einem
relativ niedrigen Stromverbrauch und/oder ohne einen internen Spannungspumpvorgang
auszugleichen.
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Die Erfindung löst diese Aufgabe durch einen Halbleiterspeicherbaustein
mit den Merkmalen der Patentansprüche 1 oder 7.
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Vorteilhafte Weiterbildungen der
Erfindung sind in den abhängigen
Ansprüchen
angegeben.
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Der erfindungsgemäße Halbleiterspeicherbaustein
eignet sich besonders für
eine Anwendung in einem Niedrigspannungsumfeld, da ein Ladungspumpvorgang
zum Erhöhen
des Bitleitungsausgleichssignalpegels durch das Wiederverwerten
der Verstärkungsspannung,
die auf dem Pegel einer Bitleitungsisolationssignals oder eines
Wortleitungsfreigabesignals ist, als eine Bitleitungsausgleichsspannung
während
einer Entladeperiode allenfalls in einem relativ geringen Maß benötigt wird.
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Zudem ist die externe Spannung für den Speicherbaustein,
wenn sie während
eines Betriebs mit niedrigem Energieverbrauch niedriger wird, stabiler
zum Vorladen der Bitleitungen, da es möglich ist, die Bitleitungsausgleichsspannung über einen
bestimmten Pegelwert zu erhöhen.
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Vorteilhafte Ausführungsformen der Erfindung
sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben.
Es zeigen:
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1 ein
Schaltbild einer typischen Struktur eines geteilt genutzten Abtastverstärkers;
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2 ein
Diagramm von Spannungsverläufen
auf einer Wortleitung, von Isolationssignalen und von Ausgleichssignalen
in der Schaltung aus 1;
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3A und 3B jeweils ein Schaltbild
eines Bitleitungsisolationssignalgenerators;
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4 ein
Schaltbild eines ersten Ausführungsbeispiels
eines erfinclungsgemäßen Bitleitungsausgleichsspannungsgenerators;
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5A und 5B jeweils ein Schaltbild
eines Bitleitungsausgleichssignalgenerators;
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6 ein
Schaltbild eines zweiten Ausführungsbeispiels
eines erfindungsgemäßen Bitleitungsausgleichsspannungsgenerators;
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7 ein
Schaltbild eines Unterwortleitungstreibers;
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8 ein
Diagramm von Spannungsverläufen
auf einer Wortleitung, von Isolationssignalen und von Ausgleichssignalen
in der Schaltung aus 1 mit
dem Bitleitungsausgleichsspannungsgenerator aus 6;
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9 ein
Schaltbild eines dritten Ausführungsbeispiels
eines erfindungsgemäßen Bitleitungsausgleichsspannungsgenerators;
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10 ein
Schaltbild eines Detektors aus 9 zum
Erkennen einer externen Spannung;
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11 ein
Schaltbild eines Detektors aus 9 zum
Erkennen einer Ausgleichsspannung;
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12 ein
Schaltbild eines Oszillators aus 9;
und
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13 eine
grafische Darstellung der Funktionsweise des Bitleitungsausgleichsspannungsgenerators
aus 9.
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Die vorliegende Erfindung wird vorzugsweise
in Halbleiterspeicherbausteinen mit Abtastverstärkern vom geteilt genutzten
Typ angewendet, die jeweils mit einer Mehrzahl von Blöcken funktionell
gekoppelt sind, wobei der geteilt genutzte Abtastverstärker 130,
wie in 1 dargestellt
ist, abwechselnd mit einem ersten oder einem zweiten Speicherblock 110, 120 selektiv
verbunden wird. Zudem wird vorausgesetzt, dass die Bitleitungsausgleichssignale PEQi
und PEQj durch eine externe Spannung VEXT getrieben werden und die
Bitleitungsisolationssignale PISOi und PISOj durch eine Anhebe-
bzw. Verstärkungsspannung
VPP getrieben werden die größer als
die externe Spannung VEXT ist.
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Die 3A und 3B zeigen jeweils ein Schaltbild
eines Bitleitungsisolationssignalgenerators für das Signal PISOi bzw. PISOj.
Wie aus 3A ersichtlich
ist, benutzt ein erster Bitleitungssignalgenerator 301 die
Verstärkungsspannung
VPP als Energiequelle und erzeugt das erste Bitleitungsisolationssignal
PISOi in Abhängigkeit
von einem ersten Blockauswahlsignal PBLSiB, dem komplementären Signal zu
PBLSi, und von einem zweiten Blockauswahlsignal PBLSj. Wie aus 3B ersichtlich ist, benutzt
ein zweiter Bitleitungssignalgenerator 302 ebenfalls die Verstärkungsspannung
VPP als Energiequelle und erzeugt das zweite Bitleitungsisolationssignal
PISOj in Abhängigkeit
vom zweiten komplementären
Blockauswahlsignal PBLSjB, dem komplementären Signal zu PBLSj, und vom
ersten Blockauswahlsignal PBLSi.
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Das erste und zweite Bitleitungsisolationssignal
PISOi und PISOj werden durch gegensätzliche Bedingungen abwechselnd
aktiviert. Ist der erste Speicherblock 110 aktiviert, dann
ist das erste Speicherblockauswahlsignal PBLSi mit einem hohen Pegel
aktiviert, wodurch das erste Bitleitungsisolationssignal PISOi auf
den hohen Pegel der Spannung VPP gesetzt wird, während das zweite Bitleitungsisolationssignal
PISOj auf dem niedrigen Pegel der Spannung VSS gehalten wird. Im
Gegensatz dazu wird, wenn der zweite Speicherblock 120 aktiviert
ist, das zweite Speicherblockauswahlsignal PBLSj mit dem hohen Pegel
aktiviert, um das zweite Bitleitungsisolationssignal PISOj auf den
hohen Pegel der Spannung VPP zu setzen, während das erste Bitleitungsisolationssignal
PISOi auf dem niedrigen Pegel der Spannung VSS gehalten wird.
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4 zeigt
ein Schaltbild eines ersten Ausführungsbeispiels
eines erfindungsgemäßen Bitleitungsausgleichsspannungsgenerators 400.
Dieser überträgt die Verstärkungsspannung
VPP als Bitleitungsausgleichsspannung VEQ, wenn entweder das erste
Bitleitungsisolationssignal PI- SOi oder das zweite Bitleitungsisolationssignal
PISOj von dem hohen Pegel der Spannung VPP auf den niedrigen Pegel
der Spannung VSS wechseln. Der Bitleitungsausgleichsspannungsgenerator 400 umfasst eine
erste Steuerschaltung 410, eine zweite Steuerschaltung 420,
eine Ausgleichsschaltung 430, eine Treiberschaltung 440 und
eine Übertragungsschaltung 450.
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Die erste Steuerschaltung 410 wird
durch die Verstärkungsspannung
VPP getrieben und umfasst ein logisches ODER-Gatter 412 zum
Erzeugen eines ersten Steuersignals CNTL1 als Reaktion auf das erste
und das zweite Speicherblockauswahlsignal PBLSi und PBLSj.
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Die zweite Steuerschaltung 420 wird
durch die externe Spannung VEXT getrieben und umfasst einen Inverter 422 zum
Erzeugen eines zweiten Steuersignals CNTL2 als Reaktion auf das
erste Steuersignal CNTL1. Die Ausgleichsschaltung 430 umfasst
Transistoren 432, 434 und 436 zum Ausgleichen
des ersten und des zweiten Bitleitungsisolationssignals PISOi und
PISOj als Reaktion auf das erste Steuersignal CNTL1.
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Die Treiberschaltung 440 umfasst
Transistoren 442 und 444, die vom ersten bzw.
zweiten Bitleitungsisolationssignal PISOi und PISOj aktiviert werden,
die von der externen Spannung VEXT getrieben werden.
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Die Übertragungsschaltung 450 ist
durch einen NMOS-Transistor 452 realisiert, dessen Gateanschluß mit der
Verstärkungsspannung
VPP verbunden ist, so dass der Spannungspegel an einem Knoten NA
der Ausgleichsschaltung 430 auf die Ausgleichsspannung
VEQ aufgeladen wird.
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Der Bitleitungsausgleichsspannungsgenerator 400 arbeitet
wie folgt.
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Wenn das erste und das zweite Blockauswahlsignal
PBLSi und PBLSj auf einem niedrigen Pegel sind, wird das erste Steuersignal
CNTL1 auf einen niedrigen Pegel und das zweite Steuersignal CNTL2
auf einen hohen Pegel gesetzt.
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Als Reaktion auf den hohen Pegel
des zweiten Steuersignals CNTL2 werden die Transistoren 442 und 444 der
Treiberschaltung 440 leitend geschaltet, wodurch das erste
und das zweite Bitleitungsisolationssignal PISOi und PISOj auf die
externe Spannung VEXT aufgeladen werden. Als Reaktion auf das erste
Steuersignal CNTL1 mit dem niedrigen Pegel werden die drei Transistoren 432, 434 und 436 leitend
geschaltet, wodurch das erste und das zweite Isolationssignal PISOi
und PISOj auf den gleichen Pegel gehen wie die externe Spannung
VEXT.
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Wenn der erste Speicherblock 110 ausgewählt wird,
wird das erste Steuersignal CNTL1 auf einen hohen Pegel gesetzt,
während
das zweite Steuersignal CNTL2 auf einen niedrigen Pegel gesetzt wird.
Entsprechend nimmt das erste Bitleitungsisolationssignal PISOi durch
den ersten, in 3A dargestellten
Bitleitungsisolationssignalgenerator 301 den Pegel der
Verstärkungsspannung
VPP an und das zweite Bitleitungsisolationssignal PISOj nimmt durch den
zweiten, in 3B dargestellten
Bitleitungsisolationssignalgenerator 302 den Pegel der
Massespannung VSS an. Entsprechend dem ersten Steuersignal CNTL1
mit einem hohen Pegel sind nämlich
die drei PMOS-Transistoren 432, 434 und 436 der
Ausgleichsschaltung 430 alle sperrend geschaltet, während die
zwei NMOS-Transistoren 442 und 444 der Treiberschaltung 440 als
Reaktion auf den niedrigen Pegel des zweiten Steuersignals CNTL2
alle leitend geschaltet sind.
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Zu diesem Zeitpunkt wird ein in der
Speicherzelle MC0 gespeichertes Datenbit durch den Abtastverstärker 130 detektiert,
da die NMOS-Transistoren 117 und 118 der
Bitleitungsisolationsschaltung 116 aus 1 in Abhängigkeit des ersten Bitleitungsisolationssignals
PISOi mit dem Pegel der Verstärkungsspannung
VPP leitend geschaltet sind.
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Ist der erste Speicherblock 110 nicht
ausgewählt,
dann werden als Reaktion auf das erste und das zweite Speicherblockauswahlsignal
PBLSi und PBLSj mit dem niedrigen Pegel das erste bzw. das zweite
Steuersignal CNTL1, CNTL2 auf den niedrigen Pegel der Spannung VSS
bzw. auf den hohen Pegel der Spannung VEXT gesetzt.
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Zu diesem Zeitpunkt hält das erste
Bitleitungsisolationssignal PISOi den Pegel der Verstärkungsspannung
VPP, während
das zweite Bitleitungsisolationssignal PISOj den Pegel der Massespannung
VSS hält.
Wird das zweite Steuersignal CNTL2 mit dem Pegel der externen Spannung
VEXT an die Treiberschaltung 440 angelegt, dann werden der
erste und der zweite NMOS-Transistor 442, 444, die
als Dioden verschaltet sind, sperrend bzw. leitend geschaltet.
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Zudem werden die drei Transistoren 432, 434 und 436 der
Ausgleichsschaltung 430 als Reaktion auf das erste Steuersignal
CNTL1 mit dem Massespannungspegel VSS alle sperrend geschaltet,
so dass der Spannungspegel am Knoten NA mit einem Zwischenwert zwischen
dem Pegel der Verstärkungsspannung
VPP des ersten Bitleitungsisolationssignals PISOi und dem Pegel
der Massespannung VSS des zweiten Bitleitungsisolationssignals PISOj
erzeugt wird. Der Spannungspegel des Knoten NF, beträgt dann
VPP/2 und wird durch die Übertragungsschaltung 450 zur
Ausgleichsspannung VEQ übertragen.
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Das bedeutet, dass die Ausgleichsspannung VEQ
durch Nutzung von Ladungen der Verstärkungsspannung VPP aufgebaut
wird, während
das erste Bitleitungsisolationssignal PISOi über den ersten Bitleitungsisolationssignalgenerator
aus 3A vom Pegel der
Verstärkungsspannung
VPP auf den Pegel der Massespannung VSS wechselt.
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Wenn der zweite Speicherblock 120 ausgewählt ist,
werden die Ausgleichsschaltung 430 und die Treiberschaltung 440 des
Bitleitungsaus gleichsspannungsgenerators 400 abgeschaltet,
wie es auch der Fall ist, wenn der erste Speicherblock 110 ausgewählt ist.
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Wenn das zweite Bitleitungsisolationssignal PISOj
aus 3B auf den hohen
Pegel der Spannung VPP geht, dann wird der zweite Speicherblock 120 elektrisch
mit dem Abtastverstärker 130 verbunden,
während
der erste Speicherblock 110 elektrisch vom Abtastverstärker 130 isoliert
wird, da das erste Bitleitungsisolationssignal PISOi aus 3A auf einem niedrigen Pegel
bleibt.
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Wenn der zweite Speicherblock 120 aus 1 nicht ausgewählt ist,
wird die Bitleitungsausgleichsspannung VEQ auf einen Zwischenspannungspegel
von VPP/2 zwischen dem Pegel der Massespannung des ersten Bitleitungsisolationssignals
PISOi und dem Pegel der Verstärkungsspannung
VPP des zweiten Bitleitungsisolationssignals PISOj gesetzt, wie
es auch der Fall ist, wenn der erste Speicherblock 110 nicht
ausgewählt
ist.
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Das bedeutet wiederum, dass die Ausgleichsspannung
VEQ durch Nutzung von Ladungen der Verstärkungsspannung VPP aufgebaut
wird, während
das zweite Bitleitungsisolationssignal PISOj über den zweiten Bitleitungsisolationssignalgenerator
aus 3B vom Pegel der
Verstärkungsspannung
VPP auf den Pegel der Massespannung VSS wechselt.
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Die 5A und 5B zeigen jeweils ein Schaltbild
eines Bitleitungsausgleichssignalgenerators. Ein erster Bitleitungsausgleichssignalgenerator 501 aus 5A umfasst eine erste Treiberschaltung 510,
die das erste Bitleitungsausgleichssignal PEQi mit einem auf die
Bitleitungsausgleichsspannung VEQ aufgeladenen Pegel als Reaktion
auf das erste Speicherblockauswahlsignal PBLSi zur Verfügung stellt,
und eine zweite Treiberschaltung 520, die das erste Bitleitungsausgleichssignal
PEQi mit einem auf die externe Spannung VEXT aufgeladenen Pegel
als Reakti on auf das erste komplementäre Speicherblockauswahlsignal
PBLSiB zur Verfügung
stellt.
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Die erste Treiberschaltung 510 ist
zwischen die Bitleitungsausgleichsspannung VEQ und die Massespannung
VSS eingeschleift und als Inverter zum Erzeugen des ersten Bitleitungsausgleichssignals
PEQi in Abhängigkeit
vom ersten Speicherblockauswahlsignal PBLSi ausgeführt.
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Die zweite Treiberschaltung 520 ist
zwischen der externen Spannung VEXT und der Massespannung VSS eingeschleift
und wird durch einen NMOS-Transistor realisiert, dessen Gateanschluß mit dem
ersten komplementären
Blockauswahlsignal PBLSiB gekoppelt ist.
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Der erste Bitleitungsausgleichssignalgenerator 501 aus 5A arbeitet wie folgt.
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Wenn das erste Speicherblockauswahlsignal PBLSi
auf einem hohen Pegel ist, nimmt das erste Bitleitungsausgleichssignal
PEQi den niedrigen Pegel der Massespannung VSS an, wodurch die Bitleitungen
BL/BLB des ersten Speicherblocks 110 für einen Vorladevorgang gesperrt
werden. Dann wird der Abtastvorgang für die ausgewählte Speicherzelle
mit einer Verbindung zwischen der Bitleitung des ersten Speicherblocks 110 und
dem Abtastverstärker 130 gestartet.
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Andererseits wird, wenn das erste
Speicherblockauswahlsignal PBLSi auf einem niedrigen Pegel ist,
weil der erste Speicherblock 110 nicht ausgewählt ist,
das erste Bitleitungsausgleichssignal PEQi von der ersten Treiberschaltung 510 mit
der Bitleitungsausgleichsspannung VEQ oder von der zweiten Treiberschaltung 520 mit
der externen Spannung VEXT getrieben. Hierbei sollte das erste Bitleitungsausgleichssignal
PEQi auf einen hohen Pegel ansteigen, um die Bitleitungen BL/BLB
des ersten Speicherblocks 110 vorzuladen.
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Es ist möglich, das erste Bitleitungsausgleichssignal
PEQi durch Wiederverwertung der von der Verstärkungsspannung VPP des ersten
Bitleitungsisolationssignals PISOi im Bitleitungsausgleichsspannungsgenerator 400 aus 4 zur Verfügung gestellten
Ladungen schneller zu erhöhen.
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Es können hier sogar, auch wenn
die externe Spannung VEXT normalerweise für einen hohen Pegel nicht ausreicht,
die Bitleitungen BL/BLB des ersten Speicherblocks 110 aus 1 ohne weiteres vorgeladen
werden, weil das erste Bitleitungsausgleichssignal PEQi mit dem
Pegel der Bitleitungsausgleichsspannung VEQ, die größer als
die externe Spannung VEXT ist, einen ausreichend großen Spannungspegel
hat, um die NMOS-Transistoren 113 und 114 der
Bitleitungsausgleichsschaltung 112 leitend zu schalten.
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5B zeigt
den zweiten Bitleitungsausgleichssignalgenerator 502, dessen
Aufbau und Funktionsweise ähnlich
zum ersten Bitleitungsausgleichssignalgenerator aus 5A ist.
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Kurz ausgedrückt nimmt, wenn der zweite Speicherblock 120 ausgewählt ist,
das zweite Bitleitungsausgleichssignal PEQj den niedrigen Pegel
der Spannung VSS an. Ist der zweite Speicherblock 120 nicht
ausgewählt,
dann wird das zweite Bitleitungsausgleichssignal PEQj von der Bitleitungsausgleichsspannung
VEQ oder von der externen Spannung VEXT getrieben.
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6 zeigt
ein Schaltbild eines zweiten Ausführungsbeispiels eines Bitleitungsausgleichsspannungsgenerators 600.
Dieser umfasst einen Wortleitungstreibersignalgenerator 610 und
einen Ausgleichsspannungsgenerator 620. Der Wortleitungstreibersignalgenerator 610 empfängt ein
Zeilenadressensignal PXI, welches von einem nicht dargestell ten
Zeilendecoder zur Verfügung
gestellt wird, und erzeugt ein Wortleitungstreibersignal PXID und ein
Wortleitungsrücksetzsignal
PXIB, die von der Verstärkungsspannung
VPP getrieben werden.
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Das Wortleitungstreibersignal PXID
und das Wortleitungsrücksetzsignal
PXIB werden an den Unterwortleitungstreiber 700 aus 7 angelegt, um eine Sub-
bzw. Unterwortleitung SWL mit der Verstärkungsspannung VPP zu aktivieren.
Der Unterwortleitungstreiber 700 aktiviert die Unterwortleitung
SWL mit der Verstärkungsspannung
VPP in Abhängigkeit von
einem Wortleitungsfreigabesignal NWEi, das von einem nicht dargestellten
Hauptwortleitungstreiber erzeugt wird, und vom Wortleitungstreibersignal PXID
und gibt dann die Wortleitung der mit der Unterwortleitung SWL gekoppelten
Speicherzelle frei. Andererseits sperrt der Unterwortleitungstreiber 700 die Wortleitung
der Speicherzelle durch Zurücksetzen der
Unterwortleitung SWL in Anhängigkeit
vom Wortleitungsrücksetzsignal
PXIB.
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In 6 treibt
der Bitleitungsausgleichsspannungstreiber 620 die Bitleitungsausgleichsspannung
VEQ mit der Verstärkungsspannung
VPP auf das Wortleitungstreibersignal PXID, das vom Wortleitungstreibersignalgenerator 610 erzeugt
wird, in Abhängigkeit
von der Bitleitungsvorladespannung VBL und einem Wortleitungstreiberpulssignal
PXIP. Das Wortleitungstreiberpulssignal PXIP wird von einem Pulssignal
abgeleitet, welches zum Zeitpunkt erzeugt wird, an dem die Zeilenadresse
PXI von einem hohen auf einen niedrigen Pegel wechselt.
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Deshalb überträgt der Bitleitungsausgleichsspannungstreiber 620 die
Verstärkungsspannung VPP
des Wortleitungstreibersignals PXID auf die Bitleitungsausgleichsspannung
VEQ während
einer Niedrigpulsdauer des Wortleitungstreiberpulssignals PXIP.
Das bedeutet, dass die Bitleitungsausgleichsspannung VEQ die von
der Verstärkungsspannung VPP
zur Verfügung
gestellten Ladungen wiederverwertet, was dem Span nungspegel des
Wortleitungstreibersignals PXID entspricht, wenn das Wortleitungstreibersignal
PXID als Reaktion auf den niedrigen Pegel der Zeilenadresse PXI
durch den Wortleitungstreibersignalgenerator 610 von einem
hohen Pegel auf einen niedrigen Pegel wechselt.
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8 zeigt
Spannungsverläufe
der Ausgleichs- und Isolationssignale im Betrieb des Speicherbausteins
mit dem in 6 dargestellten Bitleitungsausgleichsspannungsgenerator.
Wie aus 8 ersichtlich
ist, wird, wenn der erste Speicherblock 110 des Speicherbausteins 100 ausgewählt wird,
das erste Bitleitungsausgleichssignal PEQi auf einen niedrigen Pegel
gesetzt, das erste Bitleitungsisolationssignal PISOi wird auf einen
hohen Pegel gesetzt, das zweite Bitleitungsisolationssignal PISOj wird
auf einen niedrigen Pegel gesetzt und das Wortleitungstreibersignal
PXID des ersten Speicherblocks 110 wird auf den Pegel der
Verstärkungsspannung VPP
gesetzt und korrespondiert in 8 mit
der Wortleitung WL, weil es den Spannungspegel der Wortleitung WL
hat.
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Anschließend wird, wenn die Wortleitung
WL gesperrt wird, die Verstärkungsspannung
VPP auf der Wortleitung WL zum ersten Bitleitungsausgleichssignal
PEQi übertragen,
so dass das erste Bitleitungsausgleichssignal PEQi auf die Bitleitungsausgleichsspannung
VEQ ansteigt. Zusätzlich
nehmen auch das erste und das zweite Bitleitungsisolationssignal
PISOi und PISOj den Pegel der Bitleitungsausgleichsspannung VEQ
an.
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Das bedeutet, dass wenn die Wortleitung
WL gesperrt wird, durch das Wiederverwerten der von der Verstärkungsspannung
VPP zur Verfügung
gestellten Ladung zum Erhöhen
des Spannungspegels des ersten Bitleitungsausgleichssignals PEQi
der Aktivierungspegel des ersten Bitleitungsausgleichssignals PEQi
auf den Pegel der Bitleitungsausgleichsspannung VEQ gesetzt wird,
der gemäß dem Stand der
Technik aus 2 höher ist
als der Pegel der externen Spannung VEXT.
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9 zeigt
einen Bitleitungsausgleichsspannungsgeneratoraufbau 900 mit
dem Bitleitungsausgleichsspannungsgenerator 400 oder 600 aus 4 bzw. 6 und einer Ladungspumpenschaltung 940.
Wie aus 9 ersichtlich
ist, umfasst der Bitleitungsausgleichsspannungsgeneratoraufbau 900 den Bitleitungsausgleichsspannungsgenerator 400 oder 600,
einen Detektor 910 zum Detektieren der externen Spannung
VEXT, einen Bitleitungsausgleichsspannungsdetektor 920,
einen Oszillator 930, die Ladungspumpenschaltung 940 und
einen Schalterschaltkreis 950. Wie oben bereits ausgeführt wurde, erzeugt
der erste Bitleitungsausgleichsspannungsgenerator 400 oder 600 die
Bitleitungsausgleichsspannung VEQ durch Wiederverwertung der Ladungen
von der Verstärkungsspannung
VPP des Bitleitungsisolationssignals PISOi aus 4 oder des Wortleitungstreibersignals
PXID aus 6.
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Der externe Spannungsdetektor 910 erzeugt ein
erstes Freigabesignal EN1 durch einen Vergleich einer Referenzspannung
VREF mit der externen Spannung VEXT. Dies ist in 10 im Detail dargestellt.
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Wie aus 10 ersichtlich ist, umfasst der Detektor 910 für die externe
Spannung einen Spannungsteiler 1010, einen Komparator 1020 und
einen Treiber 1030. Der Spannungsteiler 1010 umfasst
einen ersten Widerstand R1, einen zweiten Widerstand R2 und einen
dritten Widerstand R3, die in Reihe zwischen der externen Spannung
VEXT und der Massespannung VSS eingeschleift sind. Ein PMOS-Transistor 1012 ist
zum ersten Widerstand parallel geschaltet und sein Gateanschluß empfängt das
erste Freigabesignal EN1. Der erste Widerstand R1 hat einen wesentlich
höheren
Widerstandswert als der zweite und dritte Widerstand R2 und R3,
wobei der zweite Widerstand R2 und der dritte Widerstand R3 den
gleichen Widerstandswert haben.
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Hat das erste Freigabesignal EN1
einen niedrigen Pegel, dann hat ein Ausgabeknoten A des Teilers 1010 der
externen Spannung den halben Spannungswert der externen Spannung
VEXT, d.h. VEXT/2. Hat das erste Freigabesignal EN1 einen hohen
Pegel, dann hat der Ausgabeknoten A des Teilers 1010 der
externen Spannung einen bestimmten Spannungspegel, der kleiner als
der halbe Spannungswert der externen Spannung VEXT ist. Der Komparator 1020 vergleicht
die Referenzspannung VREF mit der Spannung am Knoten A des Spannungsteilers 1010 und
erzeugt dann das erste Freigabesignal EN1 über den Treiber 1030.
Die Referenzspannung VREF ist beispielsweise auf den halben Spannungswert
der externen Spannung VEXT festgelegt.
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Der Detektor 910 für die externe
Spannung arbeitet wie folgt. Nimmt die externe Spannung VEXT im
Vergleich mit ihrem normalen Wert einen niedrigeren Spannungspegel
an, dann erzeugt der Komparator 1020 durch einen Vergleich
des Spannungspegels am Knoten A, der kleiner als die Spannung VEXT/2
des Spannungsteilers 1010 ist, mit der Referenzspannung
VREF, die den Spannungswert VEXT/2 hat, das erste Freigabesignal
EN1 mit einem hohen Pegel.
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Steigt die externe Spannung VEXT
an, dann erzeugt der Ausgang des Komparators 1020 das erste
Freigabesignal EN1 mit einem niedrigen Pegel, wenn die Spannung
am Knoten A des Spannungsteilers 1010 über dem Pegel von VEXT/2 liegt.
Als Reaktion auf das erste Freigabesignal EN1 mit dem niedrigen
Pegel wird der PMOS-Transistor 1012 der Spannungsteilers 1010 leitend
geschaltet. Daraus resultiert, dass der Pegel am Knoten A höher wird
als der Spannungswert VEXT/2 und deshalb das erste Freigabesignal
EN1 seinen niedrigen Pegel behält.
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Der Bitleitungsausgleichsspannungsdetektor 920 wird
unter Bezugnahme auf 11 ausführlich beschrieben.
Wie aus 11 ersichtlich
ist, umfasst er einen Abwärtswandler 1110 für die Bitleitungsausgleichs spannung
VEQ, einen Komparator 1120 und einen Treiber 1130.
Der Abwärtswandler 1110 für die Bitleitungsausgleichsspannung
umfasst einen Widerstand RD und einen als Diode verschalteten NMOS-Transistor 1112,
die in Reihe zwischen der Bitleitungsspannung VEQ und der Massespannung
VSS eingeschleift sind, wobei der NMOS-Transistor 1112 eine hohe Schwellwertspannung
Vth hat. Ein Ausgabeknoten B des Abwärtswandlers 1110 der Bitleitungsausgleichsspannung
produziert einen Spannungspegel mit dem Wert VEQ-Vth, bei dem die Bitleitungsausgleichsspannung
VEQ um den Wert der Schwellwertspannung Vth des NMOS-Transistors 1112 herabgesetzt
ist. Ist das erste Freigabesignal EN1 auf einen hohen Pegel gesetzt,
dann vergleicht der Komparator 1120 einen Bitleitungspegel VBL
mit dem Pegel am Knoten B. Ist das erste Freigabesignal EN1 auf
einen niedrigen Pegel gesetzt, dann nimmt der Komparator 1120 einen
niedrigen Pegel an. Der Ausgang des Komparators 1120 erzeugt
das zweite Freigabesignal EN2 über
den Treiber 1130.
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Nimmt der Pegel der Bitleitungsausgleichsspannung
VEQ im Vergleich zum Normalzustand einen niedrigen Spannungswert
an, dann ist der Spannungspegel am Ausgabeknoten B kleiner als die
Bitleitungsspannung VBL, so dass der Ausgang des Komparators 1120 einen
hohen Pegel annimmt und dadurch das zweite Freigabesignal EN2 einen
hohen Pegel annimmt. Entsprechend dem Ansteigen der Bitleitungsausgleichsspannung
VEQ erreicht der Pegel am Knoten B danach einen Wert, der größer ist als
der Pegel der Spannung VBL, wenn die Spannung VEQ einen Pegel annimmt,
der so hoch wie die Schwellwertspannung des NMOS-Transistors 1112 und
höher als
die Bitleitungsspannung VBL ist. Daraus resultiert, dass der Ausgang
des Komparators 1120 einen niedrigen Pegel annimmt und
deshalb das zweite Freigabesignal EN2, mit einem niedrigen Pegel
erzeugt wird.
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Wie aus 12 ersichtlich ist, erzeugt der Oszillator 930 ein
Oszillationssignal OSC als Reaktion auf das erste und zweite Freigabesignal
EN1 und EN2. Wie aus 9 ersichtlich
ist, erzeugt die Ladungspumpenschaltung 940 im Bitleitungsausgleichsspannungsgeneratoraufbau 900 die
Bitleitungsausgleichsspannung VEQ durch Pumpen der externen Spannung
VEXT in Abhängigkeit
vom Oszillationssignal OSC.
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Die entsprechende Funktionsweise
des Bitleitungsausgleichsspannungsgeneratoraufbaus 900 wird
nun unter Bezugnahme auf 13 beschrieben.
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Hat die externe Spannung VEXT im
Vergleich mit ihrem Normalzustand einen niedrigeren Wert, dann wird
das erste Freigabesignal EN1 des Detektors 910 für die externe
Spannung auf einen hohen Pegel gesetzt, so dass ein Schalter 954 wegen
des auf einen niedrigen Pegel gesetzten Ausgangs eines Inverters 952 des
Schalterschaltkreises 950 ausgeschaltet wird. Daraus resultiert,
dass die externe Spannung VEXT von der Bitleitungsausgleichsspannung
VEQ getrennt wird, wobei die Bitleitungsausgleichsspannung VEQ von
dem Bitleitungsausgleichsspannungsgenerator 400 oder 600 zur Verfügung gestellt
wird.
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Nach dem Vergleich der Bitleitungsausgleichsspannung
VEQ mit der Bitleitungsvorladespannung VBL wird das vom Bitleitungsausgleichsdetektor 920 erzeugte
zweite Freigabesignal EN2 auf einen hohen Pegel gesetzt. Entsprechend
wird der Oszillator 930 freigeschaltet und erzeugt das
Oszillationssignal OSC in Abhängigkeit
vom ersten und zweiten Freigabesignal EN1 und EN2, die beide einen
hohen Pegel haben. Entsprechend dem Oszillationssignal OSC steigt
die Bitleitungsausgleichsspannung VEQ durch den Ladungspumpvorgang
der Ladungspumpenschaltung 940 an.
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Wie aus 13 ersichtlich ist, ist die Bitleitungsausgleichsspannung
VEQ um die Schwellwertspannung Vth des Transistors 113 oder 114 aus 1 höher als die Bitleitungsvorladespannung VBL.
Entsprechend dem Ansteigen der externen Spannung VEXT wird danach,
wenn die externe Spannung höher
als die Referenzspannung VREF ist, das erste Freigabesignal EN1
als Ausgangssignal des Detektors 910 für die externe Spannung VEXT auf
einen niedrigen Pegel gesetzt und der Schalter 954 wird
leitend geschaltet, so dass die Bitleitungsausgleichsspannung VEQ
mit der externen Spannung VEXT gekoppelt wird.
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An einem Punkt C aus 13 wird die Bitleitungsausgleichsspannung
VEQ für
eine Zeitspanne B gleich der externen Spannung VEXT. Die interne Spannung
VINT steigt entsprechend der externen Spannung VEXT an.
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Nimmt die externe Spannung VEXT wieder ab,
dann nimmt die Bitleitungsausgleichsspannung VEQ mit der externen
Spannung VEXT ab. In einem Punkt D von 13 ist dann die Bitleitungsausgleichsspannung
VEQ um den Wert der Schwellwertspannung Vth des Transistors 113 oder 114 höher als die
Bitleitungsvorladespannung VBL.
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Hierbei wird dann das erste Freigabesignal EN1
als Ausgangssignal des Detektors 910 für die externe Spannung VEXT
auf einen hohen Pegel gesetzt und der Schalter 954 wird
sperrend geschaltet, so dass der Bitleitungsausgleichsspannungsdetektor 920 freigeschaltet
ist. Die Bitleitungsfreigabespannung VEQ hat während einer Zeitspanne E einen Hysteresecharakter,
um die Bitleitungsausgleichsspannung VEQ verlässlich zu erzeugen und an die Fluktuationen
der externen Spannung VEXT anzupassen.