DE10335070A1

DE10335070A1 - Halbleiterspeichervorrichtung mit einer Speicherzelle mit geringem Zellverhältnis

Info

Publication number: DE10335070A1
Application number: DE10335070A
Authority: DE
Inventors: Takashi Izutsu
Original assignee: Renesas Technology Corp
Current assignee: Renesas Electronics Corp
Priority date: 2002-12-16
Filing date: 2003-07-31
Publication date: 2004-07-15
Also published as: US20040130931A1; TWI244653B; CN1508806A; US6859386B2; KR100510034B1; JP2004199726A; KR20040053752A; JP4260469B2; CN100423128C; TW200411669A

Abstract

Bei einer Speicherzelle (100) ist das Zellverhältnis zwischen einem n-Kanal-MOS-Transistor (102, 104) als einem Treibertransistor und einem n-Kanal-MOS-Transistor (106, 108) als einem Zugriffstransistor gleich 1. Mit dem ersten und dem zweiten Speicherknoten (118, 120) sind jeweilige Kondensatoren (114, 116) verbunden. Ein Wortleitungstreiber (150) empfängt eine Spannung (Vpp), die durch Anheben einer Versorgungsspannung (Vcc) von einer Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung (38) erhalten wird, und aktiviert eine Wortleitung (148) mit der erhöhten Spannung (Vpp). Eine Bitleitungsvorladeschaltung (130) lädt die Bitleitungen (140, 142) auf das Spannungsversorgungspotential (Vcc) vor, wenn die Wortleitung (148) gemäß einem von einer BLPC-Signal-Erzeugungsschaltung (152) ausgegebenen Signal inaktiviert wird.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf eine Halbleiterspeichervorrichtung mit statischen Speicherzellen.
Ein SRAM (statischer Direktzugriffsspeicher) ist als einer der typischen Halbleiterspeichervorrichtungen ein RAM (Direktzugriffsspeicher), der keinen Auffrischbetrieb zum Halten der gespeicherten Daten benötigt. Eine Speicherzelle in einem SRAM hat einen Aufbau, bei dem eine durch überkreuztes Koppeln zweier Inverter, die jeweils aus einem Lastelement und einem Treibertransistor bestehen, erhaltene bistabile Kippschaltung über Zugrifftransistoren mit einem Paar von Bitleitungen verbunden ist.
In einer Speicherzelle in einem SRAM entsprechen die Potentialzustände der zwei Speicherknoten in einer bistabilen Kippschaltung dem gespeicherten Datenwert. Wenn z.B. die Potentiale der zwei Speicherknoten einem H-Pegel (logischer Hochpegelzustand) und einem L-Pegel (logischer Tiefpegelzustand) entsprechen, entspricht der Zustand dem gespeicherten Datenwert "1" und der andere Zustand entspricht dem gespeicherten Datenwert "0". Der Datenwert auf den über Kreuz gekoppelten Speicherknoten ist in einem bistabilen Zustand, der solange aufrechterhalten wird wie eine Spannungsversorgung anliegt.
Wenn bei einem SRAM ein Datenwert in eine Speicherzelle geschrieben wird, werden komplementäre Spannungen an ein Paar von Bitleitungen in Übereinstimmung mit dem Schreibdatenwert angelegt, eine Wortleitung wird aktiviert, und Zugriffstransistoren werden eingeschaltet, wodurch ein Zustand einer bistabilen Kippschaltung festgelegt wird. Andererseits wird ein Datenwert gelesen durch Aktivieren einer Wortleitung, Einschalten von Zugriffstransistoren, Übertragen der Potentiale der zwei Speicherknoten an das Paar von Bitleitungen und Erfassen einer Potentialänderung in dem Bitleitungspaar.
Der SRAM hat auch eine Bitleitungsvorladeschaltung zum Vorladen eines Bitleitungspaares. Die Bitleitungsvorladeschaltung wird durch einen n-Kanal-MOS-Transistor gebildet und lädt ein Bitleitungspaar auf das Potential der Spannungsversorgung Vcc-Vth während der Zeit, in der die Vorladeanweisung erhalten wird, auf. Vth bezeichnet eine Schwellspannung eines n-Kanal-MOS-Transistors als ein Bauteil der Bitleitungsvorladeschaltung.
Bisher wird eine Speicherzelle in einem SRAM so konstruiert, dass ein Stromtreibefähigkeitsverhältnis (auch genannte "Zellverhältnis oder β-Verhältnis") zwischen einem Treibertransistor und einem Zugriffstransistor zwischen 2,5 bis 3 oder höher wird, um zu verhindern, dass Speicherdaten zum Zeitpunkt des Lesebetriebs vernichtet werden. Das Zellverhältnis wird festgelegt, damit, wenn eine Wortleitung aktiviert ist, zum Zeitpunkt des Lesens eines Datenwertes elektrische Ladungen von einer Bitleitung zu einem Speicherknoten auf einem Massepotential geliefert werden. Wenn ein Treibertransistor die gelie ferte elektrische Ladung nicht mit einer ausreichenden Treibeleistung entladen kann, erhöht sich das Potential des Speicherknotens aufgrund der gelieferten elektrischen Ladung. Daher werden die gespeicherten Daten vernichtet, wenn der andere Treibertransistor angeschaltet wird.
Folglich muss bei einem SRAM die Gatebreite des Treibertransistors größer sein als die eines Zugriffstransistors. Das vergrößert die Speicherzelle in einem SRAM.
Die Japanische Patentoffenlegungsschrift JP 63-128662 offenbart einen SRAM, bei dem das Zellverhältnis auf 1 oder etwa 1 festgelegt werden kann (im folgenden auch als "verhältnislos" bezeichnet), wodurch eine Verringerung der Fläche einer Speicherzelle realisiert wird. Der SRAM hat einen mit dem Bitleitungspaar verbundenen Leseverstärker vom Typ einer bistabilen Kippschaltung. Der Leseverstärker wird in einer kurzen Zeitspanne zwischen dem Zeitpunkt, zu dem ein gespeicherter Datenwert auf ein Bitleitungspaar ausgelesen wird, nachdem ein Datenlesebetrieb begonnen worden ist, und dem Zeitpunkt, zu dem der gespeicherte Datenwert aufgrund des verhältnislosen Aufbaus vernichtet wird, aktiviert, verstärkt den gelesenen Datenwert und schreibt den verstärkten Datenwert wieder in die Speicherzelle. In einer solchen Art und Weise wird ein SRAM realisiert, bei dem gespeicherte Daten nicht vernichtet werden, selbst wenn der verhältnislose Aufbau angewendet wird.
Bei dem SRAM ist unter dem Gesichtspunkt der Verbesserung der Lesegeschwindigkeit die Stromtreibefähigkeit des Treibertransistors bevorzugt höher, auch wenn dies mit dem Problem verbunden ist, dass die Größe einer Speicherzelle zunimmt. Wenn jedoch die Stromtreibefähigkeit des Treibertransistors zu weit erhöht wird, wird die Impedanz zu niedrig, wenn der Treibertransistor leitend wird, und es tritt ein Problem derart auf, dass Daten nicht geschrieben werden können. Umgekehrt, wenn die Stromtreibefähigkeit des Treibertransistors verringert wird, so dass ein Datenwert wie oben beschrieben leicht geschrieben werden kann, wird der gespeicherte Datenwert zur Zeit des Lesebetriebs vernichtet.
Ein SRAM, der ein derartiges Problem löst, ist in der Japanischen Patentoffenlegungsschrift JP 62-257698 offenbart. Bei dem SRAM ist ein Kondensator zwischen den Drainanschluss eines Treibertransistors und ein vorbestimmtes Potential geschaltet. Mit dem Aufbau kann die Lesegeschwindigkeit gespeicherter Daten durch Verwenden eines Entladezustandes des Kondensators verbessert werden, und es kann verhindert werden, dass gespeicherte Daten im Lesebetrieb durch in dem Kondensator angesammelte elektrische Ladung vernichtet werden.
In den letzten Jahren, da sich die Informationstechnologie (IT) dramatisch entwickelt, steigt die Nachfrage nach Verringerung der Größe und Verbesserung der Leistung der verschiedenen elektrischen Vorrichtungen an. Eine in eine elektrische Vorrichtung montierte Halbleiterspeichervorrichtung soll auch sowohl einen höheren Integrationsgrad, als auch eine höhere Leistung (höhere Verarbeitungsgeschwindigkeit und niedrigere Leistungsaufnahme) erfüllen.
Es kann gesagt werden, dass der in der Japanischen Patentoffenlegungsschrift JP 63-128662 offenbarte SRAM den verhältnislosen Aufbau realisiert und derart angepasst ist, dass er einen höheren Integrationsgrade realisiert. Jedoch ist der Lesebetrieb bei dem SRAM vernichtendes Lesen, bei dem das Lesen dieses in einer Speicherzelle gespeicherten Datenwerts diesen einmal vernichtet. Bei einem Lesebetrieb ist ein Betrieb des erneuten Schreibens von gespeicherten Daten in die Speicherzelle von außerhalb der Speicherzelle notwendig. Der Betrieb des erneuten Schreibens muss für alle Speicherzellen ausgeführt werden, die mit einer aktivierten Wortleitung verbunden sind. Folglich kann bei dem SRAM ein weiteres Anheben der Verarbeitungsgeschwindigkeit und eine weitere Reduzierung der Leistungsaufnahme nicht realisiert werden.
In den letzten vergangenen Jahren hat mit dem Hintergrund der Verbesserung von elektrischen Vorrichtungen bezüglich der Tragbarkeit und des Energiesparens insbesondere der Bedarf nach geringerer Leistungsaufnahme bei einer Halbleiterspeichervorrichtung zugenommen. Da die Leistungsaufnahme proportional zum Quadrat einer Spannungsversorgung ist, ist es, um niedrigere Leistungsaufnahme zu realisieren, am effektivsten, die Spannungsversorgung zu verringern. Daher wird natürlicherweise von einer neu vorgeschlagenen Halbleiterspeichervorrichtung erwartet, dass sie mit einer niedrigeren Spannung betrieben wird und hohe Leistungsfähigkeit selbst mit einer niedrigeren Spannung erreichen soll.
Bekannte SRAMs einschließlich der in der Japanischen Patentoffenlegungsschrift JP 63-128662 und der Japanischen Patentoffenlegungsschrift JP 62-257698 offenbarten SRAMs können nicht zufriedenstellend mit einer niedrigeren Spannung umgehen. Insbesondere, wenn z.B. bei einem bekannten SRAM eine externe Spannungsversorgung 1,8V und die Schwellspannung eines Zugriffstransistors und eines Treibertransistors, die eine Speicherzelle bilden, 1,0 V ist, kann das Potential eines Speicherknotens der Speicherzelle maximal auf nur 0,8 V erhöht werden, und der Treibertransistor kann nicht eingeschaltet werden.
Auch wenn in Betracht gezogen werden kann, die Schwellspannung des Transistors zu verringern, steigt ein Leckstrom im ausgeschalteten Zustand und die Leistungsaufnahme im Bereitschaftsmodus (Standby-Modus) an, wenn die Schwellespannung verringert wird. Daher kann ein bekannter SRAM nicht zufriedenstellend mit niedrigerer Leistungsaufnahme umgehen.
Weiter, auch wenn der in der japanischen Patentoffenlegungsschrift JP 62-257698 offenbarte SRAM Verbesserung in der Lesegeschwindigkeit und in der Verhinderung von vernichtendem Lesen realisieren kann, muss ein vorgesehener Kondensator für einen Schreibbetrieb geladen/entladen werden. Folglich nimmt die Zeit für den Schreibbetrieb um diese Dauer zu. Wenn sich die Spannung verringert, erhöht sich die für das Aufladen/Entladen der Kapazität benötigte Zeit, so dass es schwieriger wird, eine höhere Verarbeitungsgeschwindigkeit der Halbleiterspeichervorrichtung zu realisieren.
Aufgabe der vorliegenden Erfindung ist es, diese Probleme zu lösen, und eine Halbleiterspeichervorrichtung bereitzustellen, die einen höheren Integrationsgrad realisiert durch Verringern der Fläche einer Speicherzelle durch Realisieren eines verhältnislosen Aufbaus, und die mit höherer Geschwindigkeit bei niedrigerer Spannung arbeitet.
Die Aufgabe wird erfüllt durch eine Halbleiterspeichervorrichtung nach Anspruch 1.
Gemäß der vorliegenden Erfindung beinhaltet eine Halbleiterspeichervorrichtung: eine Speicherzelle, die Daten speichert; eine mit der Speicherzelle verbundenen Wortleitung; ein Paar von mit der Speicherzelle verbundenen Bitleitungen, von denen jede einen ersten Kapazitätswert aufweist; eine Bitleitungsvorladeschaltung, die das Paar von Bitleitungen auf ein Spannungsversorgungspotential vorlädt; eine Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung, die eine Spannung eines ersten Potentials, das höher als das Spannungsversorgungspotential ist, erzeugt; und eine Wortleitungsaktivierungsschaltung, die die Spannung des ersten Potentials von der Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung empfängt und die Wortleitung mit der Spannung des ersten Potentials ak tiviert. Die Speicherzelle beinhaltet: einen ersten und einen zweiten Inverter, die jeweils ein Lastelement und ein Treiberelement aufweisen, und die überkreuzt gekoppelt sind; einen ersten Speicherknoten, der mit einem Ausgangsknoten des ersten Inverters und einem Eingangsknoten des zweiten Inverters verbunden ist, und der einen zweiten Kapazitätswert aufweist, der gleich oder größer als 1/8 des ersten Kapazitätswerts ist; einen mit dem Ausgangsknoten des zweiten Inverters und dem Eingangsknoten des ersten Inverters verbundenen zweiten Speicherknoten, der den zweiten Kapazitätswert aufweist; und ein erstes und ein zweites Gatterelement, die den ersten und zweiten Speicherknoten mit einer Bitleitung aus dem Paar von Bitleitungen bzw. mit der anderen Bitleitung verbindet. Die Stromtreibefähigkeit des Treiberelements ist niedriger als das Zweifache der Stromtreibefähigkeit des ersten und zweiten Gatterelements.
Die Aufgabe wird auch erfüllt durch eine Halbleiterspeichervorrichtung nach Anspruch 12.
Gemäß der vorliegenden Erfindung wird auch eine Halbleiterspeichervorrichtung bereitgestellt mit: einem Speicherzellenbereich mit einer Mehrzahl von Speicherzellen, die zum Speichern von Daten in einer Matrix angeordnet sind; einer Mehrzahl von Wortleitungen, die entsprechend den Zeilen des Speicherzellenbereichs angeordnet sind; einer Mehrzahl von Bitleitungspaaren, die entsprechend den Spalten des Speicherzellenbereichs angeordnet sind, wobei jede Bitleitung einen ersten Kapazitätswert aufweist; einer Mehrzahl von Bitleitungsvorladeschaltungen, die jeweils ein entsprechendes Paar von Bitleitungen auf ein Spannungsversorgungspotential vorladen; einer Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung, die eine Spannung eines vorbestimmten Potentials, das höher als das Spannungsversorgungspotential ist, erzeugt; und einer Mehrzahl von Wortleitungsaktivierungsschaltungen, die jeweils die Spannung des vorbestimmten Potentials von der Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung empfangen und eine entsprechende Wortleitung mit der Spannung des vorbestimmten Potentials aktivieren. Jede Speicherzelle aus der Mehrzahl von Speicherzellen beinhaltet: einen ersten und einen zweiten Inverter, die jeweils ein Lastelement und ein Treiberelement aufweisen, und die überkreuzt gekoppelt sind; einen mit dem Ausgangsknoten des ersten Inverters und einem Eingangsknoten des zweiten Inverters verbundenen ersten Speicherknoten, der einen zweiten Kapazitätswert aufweist, der gleich oder größer als 1/8 des ersten Kapazitätswerts ist; einem mit dem Ausgangsknoten des zweiten Inverters und einem Eingangsknoten des ersten Inverters verbundenen zweiten Speicherknoten, der den zweiten Kapazitätswert aufweist; und ein erstes und ein zweites Gatterelement, die den ersten und den zweiten Speicherknoten mit einer Bitleitung von dem entsprechenden Paar von Bitleitungen bzw. mit der anderen Bitleitung verbinden. Die Stromtreibefähigkeit des Treiberelements ist geringer als das Zweifache der Stromtreibefähigkeit des ersten und zweiten Gatterelements und, wenn irgendeine Wortleitung aus der Mehrzahl von Wortleitungen aktiviert ist, wird die Bitleitungsvorladeschaltung, die dem Paar von Bitleitungen entspricht, die senkrecht die aktivierte Wortleitung kreuzen, inaktiviert.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Bei der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung wird der Kapazitätswert eines in einer Speicherzelle enthaltenen Speicherknotens sichergestellt, hat eine Speicherzelle den verhältnislosen Aufbau, und die Ladungsmenge, die von einem Bitleitungspaar an einen Speicherknoten zur Zeit des Lesens/Schreibens von Daten geliefert wird, wird ausreichend sichergestellt. Somit wird die Fläche der Speicherzelle ver ringert, wodurch ein höherer Integrationsgrad realisiert wird, und ein stabiler Betrieb und ein Hochgeschwindigkeitsbetrieb mit einer niedrigen Spannung wird realisiert.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
Von den Figuren zeigen:
1 ein allgemeines Blockschaltbild, das schematisch den Aufbau einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt;
2 einen Schaltplan, der den Aufbau einer der in einem Speicherzellenbereich in einer Matrix angeordneten Speicherzellen und deren periphere Schaltungen in der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform darstellt;
3 ein Kurvenbild, das die Potentialänderungen in einem Speicherknoten, in einem Bitleitungspaar und in einer Wortleitung zu der Zeit des Auslesens eines Datenwerts darstellt;
4 ein Kurvenbild, das die Abhängigkeit eines Kapazitätswertes eines Kondensators von dem maximalen Potential eines Speicherknotens bei dem Lesebetrieb der in 2 dargestellten Speicherzelle darstellt;
5 eine Darstellung, die eine Bereichsanordnung der Speicherzellen in dem in 1 dargestellten Speicherzellenbereich zeigt;
6 ein Zeitablaufdiagramm zum Beschreiben eines aktiven Zustands einer in 5 dargestellten Bitleitungsvorladeschaltung;
7 einen Schaltplan, der den Aufbau einer der in einem Speicherzellenbereich in einer Matrix angeordneten Speicherzellen und deren periphere Schaltungen bei einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform darstellt;
8 ein allgemeines Blockschaltbild, das schematisch den Aufbau einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt;
9 einen Schaltplan, der den Aufbau einer der in einem Speicherzellenbereich in einer Matrix angeordneten Speicherzellen und deren periphere Schaltungen bei der Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform darstellt; und
10 einer. Schaltplan, der den Aufbau einer der in einem Speicherzellenbereich in einer Matrix angeordneten Speicherzellen und deren periphere Schaltungen bei einer Halbleiterspeichervorrichtung gemäß einer vierten Ausführungsform darstellt.
Erste Ausführungsform
1 ist ein allgemeines Blockschaltbild, das den Aufbau einer Halbleiterspeichervorrichtung 10 gemäß einer ersten Ausführungsform der vorliegenden Erfindung schematisch darstellt.
Mit Bezug auf 1 weist die Halbleiterspeichervorrichtung 10 auf: eine Zeilenadressanschlussleiste 12, eine Spaltenadressanschlussleiste 14, eine Steuersignalanschlussleiste 16, eine Daten-Ein/Ausgangs-Anschlussleiste 18, und eine Spannungsversorgungsanschlussleiste 20. Die Halbleiterspeichervorrichtung 10 weist auch auf: einen Zeilenadresspuffer 22, einen Spaltenadresspuffer 24, einen Steuersignalpuffer 26 und einen Ein/Ausgangs-Puffer 28. Weiter weist die Halbleiterspeichervorrichtung 10 auf: einen Zeilenadressdecoder 30, einen Spaltenadressdecoder 32, einen Leseverstärker/Schreibtreiber 34, einen Multiplexer 35, einen Speicherzellenbereich 36 und eine Erzeugungsschaltung 38 zum Erzeugen einer erhöhten Versorgungsspannung.
Die Zeilenadressanschlussleiste 12 und die Spaltenadressanschlussleiste 14 empfangen Zeilenadresssignale X0 bis Xm bzw. Spaltenadresssignale Y0 bis Yn (wobei m und n natürliche Zahlen sind). Die Steuersignalanschlussleiste 16 empfängt ein Schreibsteuersignal/W, ein Ausgangsfreigabesignal/OE und ein Chipauswahlsignal/CS.
Der Zeilenadresspuffer 22 empfängt Zeilenadresssignale X0 bis Xm, erzeugt ein internes Zeilenadresssignal und gibt es an den Zeilenadressdecoder 30 aus. Der Spaltenadresspuffer 24 empfängt Spaltenadresssignale Y0 bis Yn, erzeugt ein internes Spaltenadresssignal und gibt es an den Spaltenadressdecoder 32 aus. Der Steuersignalpuffer 26 empfängt ein Schreibsteuersignal/W, ein Ausgangsfreigabesignal/OE und ein Chipauswahlsignal/CS, und gibt ein Schreibfreigabesignal WE, sowie ein Aus gangsfreigabesignal OE an den Leseverstärker/Schreibtreiber 34 aus.
Die Daten-Ein/Ausgangs-Anschlussleiste 18 ist eine Anschlussleiste zum Übertragen/Empfangen von Daten, die aus der Halbleiterspeichervorrichtung 10 nach außen ausgelesen bzw. von außen in die Halbleiterspeichervorrichtung 10 geschrieben werden, empfängt zur Zeit des Datenschreibens von außen gelieferte Daten DQ0 bis DQi (wobei i eine natürliche Zahl ist), und gibt zur Zeit des Datenlesens Daten DQ0 bis DQi nach außen aus.
Zu der Zeit des Datenschreibens empfängt der Ein/Ausgangs-Puffer 28 die Daten DQ0 bis DQi, hält diese fest, und gibt interne Daten IDQ0 bis IDQi an den Leseverstärker/Schreibtreiber 34 aus. Auf der anderen Seite gibt der Ein/Ausgangs-Puffer 28 zur Zeit des Datenlesens von dem Leseverstärker/Schreibtreiber 34 empfangene interne Daten IDQ0 bis IDQi an die Daten-Ein/Ausgangs-Anschlussleiste 18 aus.
Die Spannungsversorgungsanschlussleiste 20 empfängt von außen eine Spannungsversorgung Vcc und eine Massespannung Vss. Die Erzeugungsschaltung 38 zum Erzeugen einer erhöhten Versorgungsspannung empfängt die Versorgungsspannung Vcc und die Massespannung Vss von der Spannungsversorgungsanschlussleiste 20, erzeugt eine Spannung Vpp (Vpp > Versorgungsspannung Vcc + Vthn), und gibt die erzeugte Spannung Vpp an einen in dem Zeilenadressdecoder 30 enthaltenen Wortleitungstreiber aus. Die Spannung Vthn ist eine Schwellspannung eines n-Kanal-MOS-Transistors, der ein Bauelement einer in dem Speicherzellenbereich 36 enthaltenen Speicherzelle ist. Die Erzeugungsschaltung 38 zum Erzeugen einer erhöhten Versorgungsspannung ist ein Teil einer "Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung".
Der Zeilenadressdecoder 30 wählt eine Wortleitung in dem Speicherzellenbereich 36 aus, die den Adresssignalen X0 bis Xm entspricht, und aktiviert die ausgewählte Wortleitung durch einen nicht dargestellten Wortleitungstreiber mit der Spannung Vpp. Der Spaltenadressdecoder 32 gibt ein Spaltenauswahlsignal zum Auswählen eines Bitleitungspaars in dem Speicherzellenbereich 36, dass den Spaltenadresssignalen Y0 bis Yn entspricht, an den Multiplexer 35 aus.
Zur Zeit des Datenschreibens empfängt der Leseverstärker/Schreibtreiber 34 ein Schreibfreigabesignal WE von dem Steuersignalpuffer 26, legt gemäß den von dem Ein/Ausgangs-Puffer 28 empfangenen internen Daten IDQ0 bis IDQi eine Versorgungsspannung Vcc an eine der I/O-Leitungen eines Paares, das allen internen Daten entspricht, an, und legt die Massespannung GND an die andere I/O-Leitung an. Zur Zeit des Datenlesens empfängt der Leseverstärker/Schreibtreiber 34 ein Ausgangsfreigabesignal OE von dem Steuersignalpuffer 26, erfasst und verstärkt eine kleine Spannungsänderung, die in dem I/O-Leitungspaar entsprechend den gelesenen Daten auftritt, bestimmt den logischen Pegel des gelesenen Datenwertes und gibt den gelesenen Datenwert an den Ein/Ausgangs-Puffer 28 aus.
Der Multiplexer 35 verbindet das I/O-Leitungspaar mit einem ausgewählten Bitleitungspaar gemäß einem von dem Spaltenadressdecoder 32 empfangenen Spaltenauswahlsignal.
Der Speicherzellenbereich 36 ist eine Speicherelementgruppe, bei der Speicherzellen in einer Matrix angeordnet sind, ist mit dem Zeilenadressdecoder 30 über eine jeder Zeile jeweils entsprechende Wortleitung verbunden und ist mit dem Multiplexer 35 über ein jeder Spalte jeweils entsprechendes Bitleitungspaar verbunden.
Bei der Halbleiterspeichervorrichtung 10 wird zur Zeit des Datenschreibens durch den Zeilenadressdecoder 30 eine Wortleitung gemäß Zeilenadresssignalen X0 bis Xm mit der Spannung Vpp aktiviert. Ein den Spaltenadresssignalen Y0 bis Yn entsprechendes Bitleitungspaar wird durch den Spaltenadressdecoder 32 ausgewählt und mit dem I/O-Leitungspaar durch den Mulitplexer 35 verbunden. Der Leseverstärker/Schreibtreiber 34 schreibt von dem Ein/Ausgangs-Puffer 28 empfangene interne Daten IDQ0 bis IDQi in das I/O-Leitungspaar, wodurch interne Daten IDQ0 bis IDQi in eine durch die Zeilenadresssignale X0 bis Xm und die Spaltenadresssignale Y0 bis Yn ausgewählte Speicherzelle geschrieben werden.
Andererseits wird zur Zeit des Datenlesens jedes Bitleitungspaar durch eine nicht dargestellte Bitleitungsvorladeschaltung auf das Spannungsversorgungspotential Vcc vorgeladen. Danach wird gemäß den Spaltenadresssignalen Y0 bis Yn ein Bitleitungspaar durch den Spaltenadressdecoder 32 ausgewählt, und das ausgewählte Bitleitungspaar wird durch den Multiplexer 35 mit dem I/O-Leitungspaar verbunden. Wenn eine den Zeilenadresssignalen X0 bis Xm entsprechende Wortleitung mit der Spannung Vpp durch den Zeilenadressdecoder 30 aktiviert ist, wird ein Datenwert von der ausgewählten Speicherzelle in das Bitleitungspaar und das I/O-Leitungspaar ausgelesen.
Der Leseverstärker/Schreibtreiber 34 erfasst und verstärkt eine kleine Spannungsänderung, die entsprechend dem gelesenen Datenwert in dem I/O-Leitungspaar auftritt, und gibt den gelesenen Datenwert an den Ein/Ausgangs-Puffer 28 aus. Durch den Betrieb werden interne Daten IDQ0 bis IDQi aus einer durch die Zeilenadresssignale X0 bis Xm und die Spaltenadresssignale Y0 bis Yn ausgewählten Speicherzelle ausgelesen.
2 ist ein Schaltplan, der den Aufbau einer der in einem Speicherzellenbereich 36 in einer Matrix angeordneten Spei cherzellen und deren periphere Schaltungen in einer Halbleiterspeichervorrichtung 10 gemäß der ersten Ausführungsform darstellt.
Mit Bezug auf 2 sind in einem Speicherzellenbereich 36 ein Paar von Bitleitungen 140 und 142, sowie eine Wortleitung 148 derart angeordnet, dass sie sich gegenseitig senkrecht zueinander kreuzen, und eine Speicherzelle 100 ist mit dem Paar von Bitleitungen 140 und 142, sowie mit der Wortleitung 148 verbunden. Mit dem Paar von Bitleitungen 140 und 142 ist eine Bitleitungsvorladeschaltung 130 verbunden.
Ein Wortleitungstreiber 150 empfängt die Spannung Vpp, die durch Anheben der Versorgungsspannung Vcc von der Erzeugungsschaltung 38 zum Anheben einer Versorgungsspannung erhalten wird, und aktiviert die Wortleitung 148 mit der Spannung Vpp, wenn die Wortleitung 148 durch einen nicht dargestellten Zeilenadressdecoder 30 ausgewählt wird. Andererseits inaktiviert der Wortleitungstreiber 150 die Wortleitung 148 mit der Massespannung GND, wenn die Wortleitung 148 nicht ausgewählt ist. Der Wortleitungstreiber 150 dient als eine "Wortleitungsaktivierungsschaltung".
Während einer Zeitspanne, in der die Wortleitung 148 inaktiv ist oder kurz bevor die Wörtleitung 148 aktiviert wird gibt eine BLPC-Signal-Erzeugungsschaltung 152 ein Bitleitungsvorladesignal BLPC auf dem H-Pegel aus. Ein Inverter 156 empfängt das Bitleitungsvorladesignal BLPC und gibt ein invertiertes Signal/BLPC des Bitleitungsvorladesignals BLPC an die Bitleitungsvorladeschaltung 130 aus.
Die Bitleitungsvorladeschaltung 130 beinhaltet p-Kanal-MOS-Transistoren 132, 134 und 136, sowie einen Spannungsversorgungsknoten 122. Der p-Kanal-MOS-Transistor 132 ist zwischen den Spannungsversorgungsknoten 122 und die Bitleitung 140 ge schaltet und empfängt an seinem Gateanschluss ein Signal /BLPC. Der p-Kanal-MOS-Transistor 134 ist zwischen den Spannungsversorgungsknoten 122 und die Bitleitung 142 geschaltet und empfängt an seinem Gateanschluss das Signal/BLPC. Der p-Kanal-MOS-Transistor 136 ist zwischen die Bitleitungen 140 und 142 geschaltet und empfängt an seinem Gateanschluss das Signal /BLPC.
Während das Signal/BLPC auf dem L-Pegel ist, d.h. während das Bitleitungsvorladesignal BLPC auf dem H-Pegel ist, lädt die Bitleitungsvorladeschaltung 130 das Paar von Bitleitungen 140 und 142 auf das Spannungsversorgungspotential Vcc auf.
Die Speicherzelle 100 beinhaltet n-Kanal-MOS-Transistoren 102, 104, 106 und 108, p-Kanal-Dünnfilmtransistoren (in folgenden werden Dünnfilmtransistoren mit "TFT" abgekürzt) 110 und 112, Speicherknoten 118 und 120, Kondensatoren 114 und 116, den Spannungsversorgungsknoten 122 und einen Masseknoten 124.
Die p-Kanal-TFTs 110 und 112 sind Widerstandselemente aus Polysilizium mit einer Schaltfunktion und sind Hochwiderstandselemente mit einem Widerstand im ausgeschalteten Zustand in der Größenordnung von TΩ (Teraohm, "T" bezeichnet 10¹²) und mit einem Widerstand im eingeschalteten Zustand von der Größenordnung GΩ (Gigaohm, "G" bezeichnet 10⁹).
Der p-Kanal-TFT 110 ist zwischen den Spannungsversorgungsknoten 122 und den Speicherknoten 118 geschaltet, und dessen Gateanschluss ist mit dem Speicherknoten 120 verbunden. Der p-Kanal-TFT 112 ist zwischen den Spannungsversorgungsknoten 122 und den Speicherknoten 120 geschaltet, und dessen Gateanschluss ist mit dem Speicherknoten 118 verbunden. Der n-Kanal-MOS-Transistor 102 ist zwischen den Speicherknoten 118 und den Masseknoten 124 geschaltet, und dessen Gateanschluss ist mit dem Speicherknoten 120 verbunden. Der n-Kanal-MOS- Transistor 104 ist zwischen den Speicherknoten 120 und den Masseknoten 124 geschaltet, und dessen Gateanschluss ist mit dem Speicherknoten 118 verbunden.
Die p-Kanal-TFTs 110 und 112 aus Polysilizium sind in der oberen Schicht der in einem Substrat ausgebildeten n-Kanal-MOS-Transistoren 102 und 104 (die keine Dünnfilmtransistoren sind) ausgebildet, um so zu einer Verringerung der Größe einer Speicherzelle beizutragen.
Der p-Kanal-TFT 110 und der n-Kanal-MOS-Transistor 102 bilden einen Inverter, und der p-Kanal-TFT 112 und der n-Kanal-MOS-Transistor 104 bilden einen Inverter. Durch überkreuztes Koppeln der Inverter wird eine bistabile Kippschaltung gebildet. Mit dem Aufbau werden komplementäre Daten in einem bistabilen Zustand in den Speicherknoten 118 und 120 festgehalten, und ein Datenwert wird in der Speicherzelle 100 gespeichert.
Der n-Kanal-MOS-Transistor 106 ist zwischen den Speicherknoten 118 und die Bitleitung 140 geschaltet, und dessen Gateanschluss ist mit der Wortleitung 148 verbunden. Der n-Kanal-MOS-Transistor 108 ist zwischen die zu der Bitleitung 140 komplementäre Bitleitung 142 und den Speicherknoten 120 geschaltet, und dessen Gateanschluss ist mit der Wortleitung 148 verbunden.
Die n-Kanal-MOS-Transistoren 106 und 108 dienen als Gatterelemente (im folgenden auch als "Zugriffstransistoren" bezeichnet) zum Verbinden der Speicherzelle 100 mit dem Paar von Bitleitungen 140 und 142, wenn die Wortleitung 148 aktiviert ist. Auf der anderen Seite dienen die n-Kanal-MOS-Transistoren 102 und 104 als Treiberelemente (im folgenden auch als "Treibertransistoren" bezeichnet) zum Entladen der Speicherknoten 118 und 120.
Das Zellverhältnis zwischen den n-Kanal-MOS-Transistoren 102 und 104 als Treibertransistoren und den n-Kanal-MOS-Transistoren 106 und 108 als Zugriffstransistoren ist 1, und jeder der n-Kanal-MOS-Transistoren hat die minimale Gatebreite und die minimale Gatelänge, die unter dem Gesichtspunkt der Herstellung zulässig sind.
Der Kondensator 114 ist zwischen den Speicherknoten 118 und eine Zellplatte CP, die auf einem konstanten Potential ist, geschaltet. Der Kondensator 116 ist zwischen den Speicherknoten 120 und die Zellplatte CP geschaltet. Die Kondensatoren 114 und 116 sind auf dem Substrat ausgebildet, so dass die Fläche der Speicherzelle 100 durch die Bereitstellung der Kondensatoren 114 und 116 nicht vergrößert wird.
Die Kondensatoren 144 und 146 stehen für die parasitären Kapazitäten der Bitleitungen 140 bzw. 142.
Im folgenden wird der Betrieb der Speicherzelle 100 beschrieben werden.
(1) Lesebetrieb
Der Lesebetrieb in dem Fall, bei dem der Datenwert "1" in die Speicherzelle 100 geschrieben wird, d.h. in dem Fall, bei dem die Potentiale der Speicherknoten 118 und 120 dem H-Pegel bzw. dem L-Pegel entsprechende Potential sind, wird beschrieben werden.
Vor dem Lesebetrieb gibt die BLPC-Signal-Erzeugungsschaltung 152 das Bitleitungsvorladesignal BLPC auf dem H-Pegel aus, um die Bitleitungsvorladeschaltung 130 zu aktivieren, und die Bitleitungsvorladeschaltung 130 lädt die Bitleitungen 140 und 142 auf das Spannungsversorgungspotential Vcc vor. Zu dem Zeitpunkt, zu dem die Wortleitung 148 mit der Spannung Vpp durch den Wortleitungstreiber 150 aktiviert ist, legt die BLPC-Signalerzeugungsschaltung 152 das Bitleitungsvorladesignal BLPC auf den L-Pegel fest, und die Bitleitungsvorladeschaltung 130 wird inaktiviert.
Danach, wenn die Wortleitung 148 mit der Spannung Vpp aktiviert ist und die n-Kanal-MOS-Transistoren 106 und 108 eingeschaltet sind, ändern sich die Potentiale der Bitleitungen 140 und 142 gemäß den Potentialen der Speicherknoten 118 und 120. Durch Erfassen der Änderung durch einen nicht dargestellten Leseverstärker wird der in der Speicherzelle 100 gespeicherte Datenwert ausgelesen.
3 ist eine Darstellung, die die Potentialänderungen in den Speicherknoten 118 und 120, in dem Paar von Bitleitungen 140 und 142, sowie in der Wortleitung 148 zur Zeit des Datenlesens zeigt.
Mit Bezug auf 3 bezeichnen die vertikale und die horizontale Achse das Potential bzw. die vergangene Zeit. Die Kurven C1 und C2 stellen Potentialänderungen in dem Speicherknoten 118 bzw. 120 dar, die Kurven C3 und C4 stellen Potentialänderungen in der Bitleitung 140 bzw. 142 dar, und eine Kurve C5 stellt Potentialänderungen in der Wortleitung 148 dar.
Zu einer Zeit T0 vor dem Beginn des Lesebetriebs sind die Potentiale der Speicherknoten 118 und 120 das Spannungsversorgungspotential Vcc bzw. das Massepotential GND. Die Bitleitungen 140 und 142 werden durch die Bitleitungsvorladeschaltung 130 auf das Spannungsversorgungspotential Vcc vorgeladen. Das Potential der Wortleitung 148 ist das Massepotential GND.
Wenn die Wortleitung 148 zur Zeit T1 aktiviert wird, beginnt das Potential der Wortleitung 148 zuzunehmen. Wenn das Potential der Wortleitung 148 die Schwellspannung Vthn der n-Kanal- MOS-Transistoren 106 und 108 zur Zeit T2 übersteigt, werden die n-Kanal-MOS-Transistoren 106 und 108 eingeschaltet. Elektrische Ladungen werden über den n-Kanal-MOS-Transistor 108 von der Bitleitung 142 zum Speicherknoten 120 und zu dem mit dem Speicherknoten 120 verbundenen Kondensator geliefert, das Potential des Speicherknotens 120 beginnt zuzunehmen, und das Potential der Bitleitung 142 beginnt abzunehmen.
Zur Zeit T3 erreicht das Potential der Wortleitung 148 Vpp. Zur Zeit T4 kurz nach der Zeit T3 erreicht das Potential des Speicherknotens 120 sein Maximum. Da die von der Bitleitung 142 an den Speicherknoten 120 gelieferte elektrische Ladung über den n-Kanal-MOS-Transistor 104 entladen wird, nimmt das Potential der Bitleitung 142 und folglich das Potential des Speicherknotens 120 zu der Zeit T4 oder später ab.
Das Zellverhältnis der Speicherzelle 100 ist 1, die Stromtreibefähigkeit des n-Kanal-MOS-Transistors 104 als ein Treibertransistor ist nicht ausreichend. Jedoch werden die elektrischen Ladungen, die nicht durch den n-Kanal-MOS-Transistor 104 entladen werden und einen Anstieg des Potentials des Speicherknotens 120 verursachen, durch den mit dem Speicherknoten 120 verbundenen Kondensator 116 aufgenommen. Folglich wird der Anstieg des Potentials des Speicherknotens 120 in einen Bereich unterhalb der Schwellspannung Vthn gedrückt.
Wenn der Kondensator 116 nicht vorgesehen ist und die Kapazität des Speicherknotens 120 an sich klein ist, übersteigt das Potential des Speicherknotens 120 die Schwellspannung Vthn des n-Kanal-MOS-Transistors 102. In diesem Fall wird der n-Kanal-MOS-Transistor 102 eingeschaltet und das Potential des Speicherknotens 118 nimmt ab. Folglich wird der n-Kanal-MOS-Transistor 104 ausgeschaltet und der Speicherdatenwert wird invertiert. Das bedeutet, dass der gespeicherte Datenwert vernichtet wird.
Die Kapazität des Kondensators 116 wird richtig festgelegt, so dass das Potential des Speicherknotens 120 nicht die Schwellspannung Vthn des n-Kanal-MOS-Transistors 102 übersteigt.
4 ist eine Darstellung, die die Abhängigkeit des maximalen Potentials des Speicherknotens 120 von dem Kapazitätswert des Kondensators 116 beim Lesebetrieb einer in 2 dargestellten Speicherzelle 100 zeigt.
Mit Bezug auf 4 stellen die horizontale und die vertikale Achse den Kapazitätswert des Kondensators 116 und das maximale Potential des Speicherknotens 120 dar. Eine durch Auftragen von Rhomben erhaltene Kurve stellt den Fall dar, in dem die parasitäre Kapazität der Bitleitung 142 180 fF ist. Eine durch Auftragen von Quadraten erhaltene Kurve stellt den Fall dar, in dem die parasitäre Kapazität der Bitleitung 142 360 fF ist. Bei der ersten Ausführungsform ist die Versorgungsspannung Vcc gleich 1,6 V und die Schwellspannung Vthn des n-Kanal-MOS-Transistors 102 ist in etwa 1,0 V.
Das maximale Potential des Speicherknotens 120 wird bei etwa 23 fF 1,0 V, wenn die parasitäre Kapazität der Bitleitung 142 gleich 180 fF ist, und wird etwa 43 fF, wenn die parasitäre Kapazität der Bitleitung 142 gleich 360 fF ist. Wenn daher z.B. die parasitäre Kapazität der Bitleitung 142 gleich 180 fF ist, übersteigt das Potential des Speicherknotens 120 durch Bereitstellen des Kondensators 116 mit einem Kapazitätswert von mehr als 23 fF nicht die Schwellspannung von 1,0 V des n-Kanal-MOS-Transistors 102. Selbst wenn das Zellverhältnis der Speicherzelle 100 gleich 1 ist, wird der gespeicherte Datenwert nicht invertiert und kann ausgelesen werden ohne vernichtet zu werden.
Wenn das höchste zulässige Potential des Speicherknotens 120 gleich 1,0 V ist, ist das Verhältnis zwischen der parasitären Kapazität der Bitleitung 142 und der Kapazität des Kondensators 116 (im folgenden einfach als "Kapazitätsverhältnis" bezeichnet) in etwa 7,8, wenn die parasitäre Kapazität der Bitleitung 142 gleich 180 fF ist, und in etwa 8,3, wenn die parasitäre Kapazität der Bitleitung 142 gleich 360 fF ist. Für gewöhnlich ist das Kapazitätsverhältnis zwischen einer Bitleitung und einer Speicherzelle bei einem DRAM in etwa 3. Die oben beschriebenen Werte sind größer als die Werte des DRAM.
Bei dem oben beschriebenen Beispiel ist das höchste Potential des Speicherknotens 120 gleich 1,0 V. Mit dem Trend des Verringerns der Versorgungsspannung ist es wünschenswert, die Schwellspannung des n-Kanal-MOS-Transistors 102 (sowie auch des n-Kanal-MOS-Transistors 104) zu verringern. Daher ist es wünschenswert, auch das höchste Potential des Speicherknotens 120 zu verringern. Wenn das höchste Potential des Speicherknotens 120 geringer als 1,0 V wird, muss, wie aus 4 verständlich, das Kapazitätsverhältnis verringert werden. Um ein Ansteigen des Potentials des Speicherknotens 120 zu unterdrücken, ist es wünschenswert, das Kapazitätsverhältnis bei Berücksichtigung der oben erwähnten Daten auf zumindest 8 oder weniger festzulegen. Im Gegensatz zu einem DRAM weist eine Speicherzelle 100 eine Halteschaltung zum Halten von Daten auf, so dass das Kapazitätsverhältnis nicht geringer als der Wert des DRAM sein muss. Daher ist es wünschenswert, das Kapazitätsverhältnis innerhalb eines Bereichs von 3 bis 8 festzulegen.
Wie oben beschrieben kann das Kapazitätsverhältnis bei einer Speicherzelle 100 verglichen mit einem DRAM höher festgelegt werden, und der zulässige Bereich des Kapazitätsverhältnisses wird verglichen mit einem DRAM größer. Daher kann, verglichen mit einem DRAM, eine Anzahl von Speicherzellen mit einem Paar von Bitleitungen verbunden werden und die Länge eines Paares von Bitleitungen kann vergrößert werden. Somit wird die Flexibilität beim Entwurf verbessert.
Wenn der Kapazitätswert des Kondensators 116 zu groß ist, wird die Ladezeit des Speicherknotens 120 und des Kondensators 116 während des Datenschreibens zu lang, so dass die Geschwindigkeit des Schreibebetriebs niedrig wird. Daher muss der Kapazitätswert des Kondensators 116 richtig festgelegt werden auf einen Wert mit einem Spielraum, in dem der Betrieb sichergestellt ist durch Verwenden des in 4 als Referenz beschriebenen Kapazitätswerts unter Berücksichtigung der Fluktuationen der an den Speicherknoten 120 gelieferten elektrischen Ladungen aufgrund von Fluktuationen in der Spannungsversorgung oder dergleichen.
Bei der ersten Ausführungsform wird das Paar von Bitleitungen 140 und 142 wie oben beschrieben durch die von p-Kanal-MOS-Transistoren gebildete Bitleitungsvorladeschaltung 130 auf das Spannungsversorgungspotential Vcc vorgeladen. Der Grund, warum das Paar von Bitleitungen 140 und 142 auf das Spannungsversorgungspotential Vcc (nicht Spannungsversorgungspotential Vcc-Vthn) vorgeladen wird, ist der folgende.
Wie oben beschrieben ist die Schwellspannung Vthn der n-Kanal-MOS-Transistoren 102 bis 108 in etwa 1,0 V. Wenn die Halbleiterspeichervorrichtung 10 mit einer niedrigen Spannung verwendet wird, d.h. wenn z.B. die Versorgungsspannung Vcc gleich 1,6 V ist, verringert sich das Potential des Speicherknotens 118 auf dem H-Pegel während des Lesebetriebs von 1,6 V auf 0,6 V, wenn das Vorladepotential des Paars von Bitleitungen 140 und 142 das Spannungsversorgungspotential Vcc-Vthn, d.h. 0,6 V wie bei einem bekannten SRAM ist. Daher wird der n-Kanal-MOS-Transistor 104 ausgeschaltet, so dass die Speicherzelle fehlerhaft arbeitet.
Die Bitleitungsvorladeschaltung 130 wird durch p-Kanal-MOS-Transistoren gebildet, um nicht das Spannungsversorgungspotential Vcc des Spannungsversorgungsknotens 122 um die Schwellspannung Vthn zu verringern. Mit dem Aufbau wird das Paar von Bitleitungen 140 und 142 auf das von dem Spannungsversorgungsknoten 122 gelieferte Spannungsversorgungspotential Vcc vorgeladen.
Auch wenn oben der Fall beschrieben worden ist, in dem der Datenwert "1" in der Speicherzelle 100 gespeichert wird, kann der Fall, bei dem der Datenwert "0" gespeichert wird, ähnlich bedacht werden.
(2) Schreibbetrieb
Der Fall des Schreibens des Datenwerts "1" in die Speicherzelle 100, d.h. der Fall des Festlegens der Potentiale der Speicherknoten 118 und 120 auf Potentiale, die dem H-Pegel bzw. dem L-Pegel entsprechen, wird beschrieben werden.
Wiederum mit Bezug auf 2 werden in einem Zustand, in dem die Wortleitung 148 durch einen Wortleitungstreiber 150 mit der Spannung Vpp aktiviert ist und in dem n-Kanal-MOS-Transistoren 106 und 108 eingeschaltet sind, elektrische Ladungen von der Bitleitung 140 über den n-Kanal-MOS-Transistor 106 zum Speicherknoten 118 und dem Kondensator 114 geliefert, wenn die Spannungsversorgung Vcc und die Massespannung GND an die Bitleitung 140 bzw. 142 durch einen nicht dargestellten Leseverstärker/Schreibtreiber 34 angelegt ist. Andererseits werden elektrische Ladungen von dem Speicherknoten 120 und dem Kondensator 116 über den n-Kanal-MOS-Transistor 108 an die Bitleitung 142 entladen, und der Zustand der durch die p-Kanal-TFTs 110 und 112, sowie die n-Kanal-MOS-Transistoren 102 und 104 gebildeten bistabilen Kippschaltung wird festgelegt.
Der Grund, aus dem die Wortleitung 148 mit einer Spannung Vpp aktiviert wird, die um die Schwellspannung Vthn der n-Kanal-MOS-Transistoren 106 und 108 höher als das Spannungsversorgungspotential Vcc ist, ist wie folgt.
Wenn die Halbleiterspeichervorrichtung 10 mit einer niedrigen Spannung verwendet wird, d.h. wenn die Versorgungsspannung Vcc gleich 1,6 V ist, steigt das Potential des Speicherknotens 118 nicht über 0,6 V an, wenn das Potential der aktivierten Wortleitung 148 gleich dem Spannungsversorgungspotential Vcc ist, da die Schwellspannung der n-Kanal-MOS-Transistoren 102 bis 108 in etwa 1,0 V ist. Daher wird der n-Kanal-MOS-Transistor 104 als ein Treibertransistor nicht eingeschaltet, und der Zustand der bistabilen Kippschaltung kann nicht festgelegt werden.
Auch wenn daran gedacht werden kann, die Schwellspannung Vthn der n-Kanal-MOS-Transistoren 102 bis 108 zu verringern, erhöht sich der Leckstrom, wenn die n-Kanal-MOS-Transistoren 102 bis 108 ausgeschaltet sind und die Leistungsaufnahme im Bereitschaftszustand (Standby-Modus) erhöht sich, falls die Schwellspannung Vthn verringert wird.
Auch wenn daran gedacht werden kann, den Speicherknoten 118 mit dem Strom des p-Kanal-TFTs 110 im eingeschalteten Zustand zu laden, kann das Verhältnis des Stroms im eingeschalteten Zustand und des Stroms im ausgeschalteten Zustand nicht erhöht werden, da der p-Kanal-TFT 110 (auch der p-Kanal-TFT 112) auf dem Substrat ausgebildet ist. Die Größe des Stroms im ausgeschalteten Zustand wird bestimmt von der Forderung nach einer geringeren Leistungsaufnahme im Bereitschaftszustand, so dass der Strom im eingeschalteten Zustand nicht erhöht werden kann.
Insbesondere bei der Speicherzelle 100 ist der Strom im eingeschalteten Zustand bzw. der Strom im ausgeschalteten Zustand der p-Kanal-TFTs 110 und 112 in etwa 1.10^–11 A (Ampere) bzw. in etwa 1.10^–13 A. Da die Kapazität der Kondensatoren 114 und 116 in etwa 25 fF (Femtofarad, "f" bezeichnet 10^–15) ist, wird zum Einstellen des Potentials des Speicherknotens 118 auf 1,0 V als Schwellspannung Vthn des n-Kanal-MOS-Transistors 104 oder höher durch den Strom des p-Kanal-TFT 110 im eingeschalteten Zustand die folgende Zeit "t" benötigt. t = elektrische Ladung Q/Strom I = = (25.10–15 F)·(1,0 V – 0,6 V)/(1·10–11A) = 1,0.10–3 s (Sekunden) (1)
Daher ist zum Festlegen des Speicherknotens 118 auf 1,0 V oder mehr durch den Strom des p-Kanal-TFT 110 im eingeschalteten Zustand eine Zeit in der Größenordnung von Millisekunden (ms) notwendig. Es ist schwierig, das Potential des Speicherknotens 118 in einem kurzen Schreibzyklus auf die Schwellspannung Vthn des n-Kanal-MOS-Transistors 104 oder höher anzuheben.
Deshalb ist es notwendig, die Wortleitung 148 mit einer erhöhten Spannung Vpp (Vpp > Vcc + Vthn) zu aktivieren, und den Speicherknoten 118 auf das Spannungsversorgungspotential Vcc nur durch Bereitstellung der elektrischen Ladungen von der Bitleitung 140 festzulegen.
Da die Stromtreibefähigkeit der n-Kanal-MOS-Transistoren 106 und 108 durch Anheben der Spannung der Wortleitung 148 wie oben beschrieben erhöht werden kann, wird eine Verlängerung der Zeit des Ladens/Entladens der Speicherknoten 118 und 120 aufgrund dem Hinzunehmen der Kondensatoren 114 und 116 unterdrückt. Unabhängig von der Stromtreibefähigkeit der p-Kanal- TFTs 110 und 112 arbeitet die Speicherzelle 100 stabil bei hoher Geschwindigkeit.
Auch wenn oben der Fall des Schreibens des Datenwerts "1" in die Speicherzelle 100 beschrieben worden ist, kann der Fall des Schreibens des Datenwerts "0" ähnlich bedacht werden.
5 ist eine Darstellung, die eine Bereichsanordnung der Speicherzellen 100 in dem in 1 dargestellten Speicherzellenbereich 36 zeigt.
Mit Bezug auf 5 sind die in 2 dargestellten Speicherzellen 100 in dem Speicherzellenbereich 36 in einer Matrix angeordnet. Die Speicherzellen 100, die in Zeilen und Spalten angeordnet sind, sind mit Wortleitungen 148, sowie Paaren von Bitleitungen 140 und 142 verbunden. Entsprechend jeder Wortleitung 148 ist ein Wortleitungstreiber 150 zum Aktivieren der Wortleitung bereitgestellt. Dem Paar von Bitleitungen 140 und 142 ist eine Bitleitungsvorladeschaltung 130 zum Vorladen des Bitleitungspaares auf das Spannungsversorgungspotential bereitgestellt. Entsprechend jeder Bitleitungsvorladeschaltung 130 ist eine BLPC-Signal-Erzeugungsschaltung 152 bereitgestellt.
In dem Speicherzellenbereich 36 wird die Bitleitungsvorladeschaltung 130, die dem Paar von Bitleitungen 140 und 142 entspricht, die mit der mit der aktivierten Wortleitung 148 verbundenen, nicht ausgewählten Speicherzelle 100 verbunden ist, für die Zeit inaktiviert, während der die Wortleitung 148 aktiv ist. Insbesondere, wenn die Wortleitung 148 in Verbindung mit dem Betrieb des Lesens eines Datenwerts von einer ausgewählten Speicherzelle 100 aktiviert ist, werden n-Kanal-MOS-Transistoren 106 und 108 als Zugriffstransistoren auch in nicht ausgewählten Speicherzellen eingeschaltet, die mit der aktivierten Wortleitung 148 verbunden sind. Zu dieser Zeit werden alle Bitleitungsvorladeschaltungen 130 inaktiviert.
Daher verbleibt das Paar von Bitleitungen 140 und 142, das den nicht ausgewählten Speicherzellen entspricht, in dem gleichen Zustand wie im normalen Datenlesebetrieb. In einer nicht ausgewählten Speicherzelle wird, selbst wenn die Wortleitung 148 aktiviert ist und der Zugriffstransistor eingeschaltet ist, wie in der Erklärung des Lesebetriebs beschrieben, der Speicherdatenwert nicht vernichtet. Somit wird ein Speicherzellenbereich 36, in dem die Speicherzellen 100 in einem Bereich angeordnet sind realisiert.
6 ist eine Zeitablaufdarstellung zum Beschreiben eines aktiven Zustands der in 5 dargestellten Bitleitungsvorladeschaltung 152.
Mit Bezug auf 6 gibt die BLPC-Signal-Erzeugungsschaltung 152 vor der Zeit T1, in einem Zeitraum von der Zeit T2 bis zur Zeit T3 und nach dem Zeitpunkt T4, wenn die Wortleitung 148 inaktiv ist, ein Bitleitungsvorladesignal BLPC auf dem H-Pegel aus. Daher ist die Bitleitungsvorladeschaltung 130 während der Zeiträume zum Vorladen der entsprechenden Bitleitungen 140 und 142 auf das Spannungsversorgungspotential aktiviert.
In einem Zeitraum von der Zeit T1 bis T2 und dem Zeitraum von der Zeit T3 bis T4, in dem die Wortleitung 148 aktiv ist, gibt die BLPC-Signal-Erzeugungsschaltung 152 ein Bitleitungsvorladesignal BLPC auf den L-Pegel aus. Folglich ist die Bitleitungsvorladeschaltung 130 während dieser Zeiträume inaktiv, und ein in einer nicht ausgewählten Speicherzelle 100, die mit der aktiven Wortleitung 148 verbunden ist, gespeicherter Datenwert wird nicht vernichtet.
Auch wenn der Fall, bei dem der Speicherzellenbereich 36 in Blöcke eingeteilt ist, in dem Beispiel nicht erwähnt wurde, ist es ausreichend, eine Bitleitungsvorladeschaltung 130 während der Zeiträume in einem Block mit zumindest der aktivierten Wortleitung 148 zu inaktivieren, wenn der Speicherzellenbereich 36 in eine Mehrzahl von Blöcken eingeteilt ist.
Wie oben beschrieben, sind gemäß der Halbleiterspeichervorrichtung 10 der ersten Ausführungsform Kondensatoren 114 und 116, die mit den Speicherknoten 118 und 120 verbunden sind, vorgesehen, das Paar von Bitleitungen 140 und 142 wird durch die Bitleitungsvorladeschaltung 130 auf das Spannungsversorgungspotential Vcc vorgeladen, und die Wortleitung 148 wird mit der Spannung Vpp aktiviert. Folglich wird der verhältnislose Aufbau der Speicherzelle 100 erreicht, die Zellfläche wird verringert, und daher kann die Vorrichtungsfläche verringert werden.
Die Speicherzelle 100 arbeitet selbst mit einer niedrigen Spannung stabil, so dass eine niedrigere Leistungsaufnahme der Halbleiterspeichervorrichtung 10 realisiert werden kann. Weiter kann ein Datenwert in der Speicherzelle 100 ausgelesen werden ohne ihn zu vernichten, so dass der Betrieb eines erneuten Schreibens unnötig wird. Somit kann ein Betrieb höherer Geschwindigkeit der Halbleiterspeichervorrichtung 10 realisiert werden.
Zweite Ausführungsform
Bei einer zweiten Ausführungsform ist eine Bitleitungsvorladeschaltung durch n-Kanal-MOS-Transistoren aufgebaut.
Wiederum mit Bezug auf 1 hat eine Halbleiterspeichereinrichtung 10A gemäß einer zweiten Ausführungsform einen ähnlichen Aufbau wie die Halbleiterspeichervorrichtung 10 gemäß der ersten Ausführungsform, außer, dass eine Erzeugungsschaltung 38A anstelle der Erzeugungsschaltung 38 zum Erzeugen einer erhöhten Versorgungsspannung vorgesehen ist. Die Erzeugungsschaltung 38A zum Erzeugen einer erhöhten Versorgungsspannung unterscheidet sich von der Erzeugungsschaltung 38 zum Erzeugen einer erhöhten Versorgungsspannung im Hinblick darauf, dass sie die erzeugte Spannung Vpp an einen in einem Zeilenadressdecoder enthaltenen Wortleitungstreiber, sowie auch an eine nicht dargestellte BLPC-Signal-Erzeugungsschaltung ausgibt.
Da der übrige Aufbau der Halbleiterspeichervorrichtung 10A der gleiche ist wie der der Halbleiterspeichervorrichtung 10, wird deren Beschreibung nicht wiederholt.
7 ist ein Schaltplan, der den Aufbau einer der in einem Speicherzellenbereich 36 in einer Matrix angeordneten Speicherzellen und deren periphere Schaltungen in einer Halbleiterspeichervorrichtung 10A gemäß der zweiten Ausführungsform darstellt.
Mit Bezug auf 7 empfängt eine BLPC-Signal-Erzeugungsschaltung 152A eine Spannung Vpp, die durch Erhöhen der Versorgungsspannung Vcc von der Erzeugungsschaltung 38A zum Erzeugen einer erhöhten Versorgungsspannung erhalten wird, und gibt ein Bitleitungsvorladesignal BLPC auf dem H-Pegel mit der Spannung Vpp an eine Bitleitungsvorladeschaltung 230 während eines Zeitraums, in dem die Wortleitung 148 inaktiv ist oder kurz bevor die Wortleitung 148 aktiviert wird, aus.
Die Bitleitungsvorladeschaltung 230 beinhaltet n-Kanal-MOS-Transistoren 232, 234 und 236, sowie einen Spannungsversorgungsknoten 122. Der n-Kanal-MOS-Transistor 232 ist zwischen den Spannungsversorgungsknoten 122 und die Bitleitung 140 geschaltet und empfängt an seinem Gateanschluss das Bitleitungsvorladesignal BLPC. Der n-Kanal-MOS-Transistor 234 ist zwi schen den Spannungsversorgungsknoten 122 und die Bitleitung 142 geschaltet und empfängt an seinem Gateanschluss das Bitleitungsvorladesignal BLPC. Der n-Kanal-MOS-Transistor 236 ist zwischen die Bitleitungen 140 und 142 geschaltet und empfängt an seinem Gateanschluss das Bitleitungsvorladesignal BLPC.
Während das Bitleitungsvorladesignal BLPC auf dem H-Pegel ist, d.h. während die Spannung Vpp als Bitleitungsvorladesignal BLPC von der BLPC-Signalerzeugungsschaltung 152A empfangen wird, lädt die Bitleitungsvorladeschaltung 230 das Paar von Bitleitungen 140 und 142 auf das Spannungsversorgungspotential Vcc vor.
Da der Aufbau der anderen in 7 dargestellten Schaltungen ähnlich dem der in 2 dargestellten Schaltungen ist, wird dessen Beschreibung nicht wiederholt. Da der Betrieb der Speicherzelle 100 und deren periphere Schaltungen bei der zweiten Ausführungsform ähnlich dem der Speicherzelle 100 und deren periphere Schaltungen bei der ersten Ausführungsform sind, wird deren Beschreibung nicht wiederholt.
In der Halbleiterspeichervorrichtung 10A gemäß der zweiten Ausführungsform ist die Bitleitungsvorladeschaltung 230 von n-Kanal-MOS-Transistoren des gleichen Leitfähigkeitstyps wie der der Nichtdünnfilm-Transistoren, die die Speicherzelle 100 bilden, gebildet. Folglich ist es unnötig, neu eine n-Typ-Wanne um eine Speicherzelle zu bilden, so dass die Vorrichtungsfläche verringert ist.
Dritte Ausführungsform
8 ist ein allgemeines Blockschaltbild, das schematisch den Aufbau einer Halbleiterspeichervorrichtung 10B gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt.
Mit Bezug auf 8 hat eine Halbleiterspeichervorrichtung 10B einen Aufbau, der dem der in 1 dargestellten Halbleiterspeichervorrichtung 10 gemäß der ersten Ausführungsform ähnlich ist, außer, dass zusätzlich eine Erzeugungsschaltung 40 zum Abwärtswandeln einer Spannungsversorgung, sowie eine Erzeugungsschaltung 38B zum Erzeugen einer erhöhten Versorgungsspannung und ein Speicherzellenbereich 36A anstelle der Erzeugungsschaltung 38 zum Erzeugen einer erhöhten Versorgungsspannung bzw. anstelle des Speicherzellenbereichs 36 bereitgestellt sind.
Die Erzeugungsschaltung 40 zum Abwärtswandeln einer Spannungsversorgung empfängt die Versorgungsspannung Vcc und die Massespannung Vss von der Spannungsversorgungsanschlussleiste 20, erzeugt eine Spannung V_DC, die ein vorbestimmtes Potential ist, und gibt die erzeugte Spannung V_DC an die Erzeugungsschaltung 38A zum Erzeugen einer erhöhten Versorgungsspannung, an eine nicht dargestellte Bitleitungsvorladeschaltung und an eine in dem Speicherzellenbereich 36A enthaltene Speicherzelle aus. Die Erzeugungsschaltung 40 zum Abwärtswandeln einer Spannungsversorgung dient als eine "interne Spannungsversorgungserzeugungsschaltung".
Die Erzeugungsschaltung 38B zum Erzeugen einer erhöhten Versorgungsspannung empfängt die Spannung V_DC von der Erzeugungsschaltung 40 zum Abwärtswandeln der Spannungsversorgung, erzeugt die Spannung Vpp (Vpp > V_DC + Vthn) und gibt die erzeugte Spannung Vpp an einen in dem Zeilenadressdecoder 30 enthaltenen Wortleitungstreiber aus.
Der Speicherzellenbereich 36A besitzt den gleichen Aufbau wie der des Speicherzellenbereichs 36 nach der ersten und zweiten Ausführungsform, außer, dass eine an jede der in dem Speicherzellenbereich 36A enthaltenen Speicherzellen gelieferte Span nung eine von der Erzeugungsschaltung 40 zum Abwärtswandeln einer Spannungsversorgung ausgegebene Spannung V_DC ist.
Da der übrige Aufbau der Halbleiterspeichervorrichtung 10B der gleiche ist, wie der der Halbleiterspeichervorrichtung 10 nach der ersten Ausführungsform, wird deren Beschreibung nicht wiederholt.
9 ist ein Schaltplan, der den Aufbau einer der in dem Speicherzellenbereich 36A in einer Matrix angeordneten Speicherzellen und deren periphere Schaltungen in der Halbleiterspeichervorrichtung 10B gemäß der dritten Ausführungsform darstellt.
Mit Bezug auf 9 beinhalten eine Speicherzelle 100A und eine Bitleitungsvorladeschaltung 130A im Unterschied zum Aufbau der Speicherzelle 100 und im Unterschied zum Aufbau der Bitleitungsvorladeschaltung 130 nach der ersten Ausführungsform einen Spannungsversorgungsknoten 222, an den die von der nicht dargestellten Erzeugungsschaltung 40 zum Abwärtswandeln der Spannungsversorgung ausgegebene Spannung VDE angelegt wird, anstelle des Spannungsversorgungsknotens 122 auf dem Spannungsversorgungspotential Vcc.
Da der übrige Aufbau der Speicherzelle 100A und der übrige Aufbau der Bitleitungsvorladeschaltung 130A der gleiche ist, wie der der Speicherzelle 100 bzw. der der Bitleitungsvorladeschaltung 130, wird deren Beschreibung nicht wiederholt. Da der Betrieb der Speicherzelle 100A und der Betrieb deren peripherer Schaltungen der gleiche ist, wie der der Speicherzelle 100 und der deren peripherer Schaltungen nach der ersten Ausführungsform, wird deren Beschreibung nicht wiederholt.
Bei der dritten Ausführungsform wird die durch die Erzeugungsschaltung 40 zum Abwärtswandeln der Spannungsversorgung auf ein vorbestimmtes Potential gesteuerte Spannung V_DC an die Speicherzelle 100A und die Bitleitungsvorladeschaltung 130A geliefert, so dass die Kapazitätswerte der in der Speicherzelle 100A enthaltenen Kondensatoren 114 und 116 minimiert werden können.
Insbesondere, wenn die parasitäre Kapazität der Bitleitungen 140 und 142 gleich Cb und das Potential der Bitleitung gleich Vb ist, ist die Ladungsmenge Q, die im Schreibbetrieb von der Bitleitung zum Speicherknoten auf Massepotential fließt, durch die folgende Gleichung gegeben: Q = Cb·Vb (2)
Wie aus der Gleichung (2) verständlich, fluktuiert die Ladungsmenge Q der geflossenen Ladungen, wenn die Spannung Vb fluktuiert. Insbesondere, wenn die Spannung Vb nach der höheren Seite schwankt, erhöht sich die Ladungsmenge Q. Eine Erhöhung der elektrischen Ladungsmenge Q verursacht eine Erhöhung des Potentials eines Speicherknotens und verursacht fehlerhaften Betrieb eines Treibertransistors. Daher müssen die Kapazitätswerte der Kondensatoren 114 und 116 einen Spielraum aufweisen, um eine Speicherzelle zu realisieren, die gegen Spannungsschwankungen robust ist.
Bei der dritten Ausführungsform ist jedoch die Spannung Vb die durch die Erzeugungsschaltung 40 zum Abwärtswandeln der Versorgungsspannung auf ein vorbestimmtes Potential gesteuerte Spannung V_DC, so dass die Menge Q von zur Speicherzelle 100A geflossener elektrischer Ladung auch konstant wird. Folglich werden die Kapazitätswerte der in der Speicherzelle 100A enthaltenen Kondensatoren 114 und 116 minimiert. Daher wird die Ladezeit des Kondensators 114 oder 116 zur Zeit des Schreibens von Daten in einer Speicherzelle 100A minimiert.
Wie oben beschrieben wird bei einer Halbleiterspeichervorrichtung 10B gemäß der dritten Ausführungsform die von der Bitleitung zur Speicherzelle zu liefernde elektrische Ladungsmenge zu der Zeit des Lesens/Schreibens von Daten stabilisiert. Folglich kann der Kapazitätswert eines in der Speicherzelle enthaltenen Kondensators minimiert werden und als Folge davon wird die Zeit für den Schreibvorgang verkürzt.
Vierte Ausführungsform
Bei einer vierten Ausführungsform wird die durch die Erzeugungsschaltung 40 zum Abwärtswandeln der Spannungsversorgung auf ein vorbestimmtes Potential gesteuerte Spannung V_DC verwendet, und weiter ist die Bitleitungsvorladeschaltung aus n-Kanal-MOS-Transistoren gebildet.
Mit wiederum Bezug auf 8 besitzt eine Halbleiterspeichervorrichtung 10C gemäß der vierten Ausführungsform den gleichen Aufbau wie die Halbleiterspeichervorrichtung 10B gemäß der dritten Ausführungsform, außer dass eine Erzeugungsschaltung 38C anstelle einer Erzeugungsschaltung 38B zum Erzeugen einer erhöhten Versorgungsspannung vorgesehen ist. Die Erzeugungsschaltung 38C unterscheidet sich von der Erzeugungsschaltung 38B im Hinblick darauf, dass sie die erzeugte Spannung Vpp an einen in dem Zeilenadressdecoder 30 enthaltenen Wortleitungstreiber und auch an eine nicht dargestellte BLPC-Signal-Erzeugungsschaltung ausgibt. Der andere Aufbau der Halbleiterspeichervorrichtung 10C ist ähnlich dem der Halbleiterspeichervorrichtung 10D, so dass deren Beschreibung nicht wiederholt wird.
10 ist ein Schaltplan, der den Aufbau einer der in dem Speicherzellenbereich 36A in einer Matrix angeordneten Speicherzellen und deren periphere Schaltungen in einer Halblei terspeichervorrichtung 10C gemäß der vierten Ausführungsform darstellt.
Mit Bezug auf 10 ist eine Bitleitungsvorladeschaltung 230A mit einem Paar von Bitleitungen 140 und 142 verbunden. Die Bitleitungsvorladeschaltung 230A besitzt den gleichen Aufbau, wie die Bitleitungsvorladeschaltung 230 nach der zweiten Ausführungsform, außer dass der Spannungsversorgungsknoten 222, an den die auf eine vorbestimmte Spannung gesteuerte Spannung V_DC angelegt ist, anstelle des Spannungsversorgungsknotens 122 auf dem Spannungsversorgungspotential Vcc enthalten ist. Da der andere Aufbau der Bitleitungsvorladeschaltung 230A der gleiche ist, wie der der Bitleitungsvorladeschaltung 230, wird dessen Beschreibung nicht wiederholt.
Da der Aufbau der anderen in 10 dargestellten Schaltungen der gleiche wie der der in 7 dargestellten Schaltungen ist, wird deren Beschreibung nicht wiederholt. Da der Betrieb der Speicherzelle 100A und deren peripherer Schaltungen nach der vierten Ausführungsform der gleiche ist wie der der Speicherzelle 100 und deren peripherer Schaltungen nach der ersten Ausführungsform, wird dessen Beschreibung nicht wiederholt.
Bei der Halbleiterspeichervorrichtung 10C gemäß der vierten Ausführungsform ist die von einer Bitleitung zu einer Speicherzelle gelieferte elektrische Ladungsmenge während der Zeit des Lesens/Schreibens von Daten stabilisiert, und weiter ist die Bitleitungsvorladeschaltung 230A auf n-Kanal-MOS-Transistoren des gleichen Leitfähigkeitstyps wie der der Nichtdünnfilmtransistoren, die die Speicherzelle 100A bilden, aufgebaut. Somit ist die Zeit des Schreibbetriebs verkürzt, und auch die Vorrichtungsfläche ist verringert.
Auch wenn das Zellverhältnis einer Speicherzelle bei den vorhergehenden Ausführungsformen gleich 1 ist, wird die Wirkung des Verringerns der Zellfläche bei einem bekannten SRAM, bei dem das Zellverhältnis in einem Bereich von 2,5 bis 3 liegt, hervorgerufen, wenn das Zellverhältnis geringer als 2 ist.
Obwohl ein stabiler Lesebetrieb realisiert wird, selbst wenn das Zellverhältnis bei dem vorhergehenden Ausführungsformen durch Bereitstellen der Kondensatoren 114 und 116 gleich 1 ist, ist es unnötig Speicherknoten 118 und 120 mit Kondensatoren zu versehen, wenn die Speicherknoten 118 und 120 Kapazitätswerte haben, die den Kondensatoren 114 und 116 entsprechen. Auch in diesem Fall können ähnliche Wirkungen, wie in dem Fall, bei dem die Kondensatoren 114 und 116 vorgesehen sind, realisiert werden.
Weiter, auch wenn die p-Kanal-TFTs 110 und 112 als Lastelemente bei den vorhergehenden Ausführungsformen vorgesehen sind, können Hochwiderstandselemente aus Polysilizium anstelle der p-Kanal-TFTs 110 und 112 vorgesehen werden.

Claims

Halbleiterspeichervorrichtung (10; 10A; 10B; 10C) mit: einer einen Datenwert speichernden Speicherzelle (100; 100A); einer mit der Speicherzelle (100; 100A) verbundenen Wortleitung (148); einem Paar von Bitleitungen (140, 142), die mit der Speicherzelle (100; 100A) verbunden sind und jeweils einen ersten Kapazitätswert aufweisen; einer Bitleitungsvorladeschaltung (130, 230; 130A, 230A), die das Paar von Bitleitungen (140, 142), auf ein Spannungsversorgungspotential (Vcc; V_DC) vorlädt; einer Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung (38, 38A bis 38C), die eine Spannung eines ersten Potentials (Vpp), das höher als das Spannungsversorgungspotential (Vcc, V_DC ist, erzeugt; und einer Wortleitungsaktivierungsschaltung (150), die die Spannung des ersten Potentials (Vpp) von der Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung (38, 38A bis 38C) empfängt und die Wortleitung (148) mit der Spannung des ersten Potentials (Vpp) aktiviert; wobei die Speicherzelle enthält: einen ersten und einen zweiten Inverter, von denen jeder ein Lastelement (110, 112) und ein Treiberelement (102, 104) besitzt, und die überkreuz gekoppelt sind; einen ersten Speicherknoten (118), der mit einem Ausgangsknoten des ersten Inverters und einem Eingangsknoten des zweiten Inverters verbunden ist und einen zweiten Kapazitätswert aufweist, der gleich oder größer als 1/8 des ersten Kapazitätswertes ist; einen mit einem Ausgangsknoten des zweiten Inverters und einem Eingangsknoten des ersten Inverters verbundenen zweiten Speicherknoten (120), der den zweiten Kapazitätswert aufweist; und ein erstes und ein zweites Gatterelement (106, 108), die den ersten und den zweiten Speicherknoten (118, 120) mit einer Bitleitung des Paares von Bitleitungen (140, 142) bzw. mit der anderen Bitleitung verbinden; und wobei die Stromtreibefähigkeit des Treiberelements (102, 104) niedriger als das Zweifache der Stromtreibefähigkeit des ersten und des zweiten Gatterelements (106, 108) ist.
Halbleiterspeichervorrichtung (10; 10A; 10B; 10C) nach Anspruch 1, wobei die Speicherzelle (100; 100A) weiter enthält: ein erstes kapazitives Element (114), dessen eines Ende mit dem ersten Speicherknoten (118) verbunden ist, und dessen anderes Ende mit einem Konstantpotentialknoten (CP) verbunden ist; und ein zweites kapazitives Element (116), dessen eines Ende mit dem zweiten Speicherknoten (120) verbunden ist, und dessen anderes Ende mit dem Konstantpotentialknoten (CP) verbunden ist; wobei der erste und der zweite Speicherknoten (118, 120) den zweiten Kapazitätswert besitzen, wenn das erste und das zweite kapazitive Element (114, 116) mit dem ersten bzw. dem zweiten Speicherknoten (118, 120) verbunden ist.
Halbleiterspeichervorrichtung (10; 10A; 10B; 10C) nach Anspruch 1 oder 2, wobei das Treiberelement (102, 104) einen ersten Transistor eines ersten Leitfähigkeitstyps beinhaltet, das erste und das zweite Gatterelement (106, 108) zweite Transistoren des ersten Leitfähigkeitstyps beinhalten, und das Lastelement (110, 112) ein aus Polysilizium mit hohem Widerstand ausgebildetes Widerstandselement beinhaltet.
Halbleiterspeichervorrichtung (10; 10A; 10B; 10C) nach Anspruch 3, wobei das Widerstandselement einen Dünnfilmtransistor eines zweiten Leitfähigkeitstyps aufweist.
Halbleiterspeichervorrichtung (10; 10A; 10B; 10C) nach einem der Ansprüche 1 bis 4, wobei der zweite Kapazitätswert ein derartiger Wert ist, dass das Potential des ersten Speicherknotens (118), das durch von der einen Bitleitung (140) zum ersten Speicherknoten (118) im Lesebetrieb gelieferten elektrischen Ladungen angehoben wird, eine Schwellspannung des ersten Transistors (102, 104) nicht übersteigt.
Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 5 (10B; 10C), wobei das Spannungsversorgungspotential (Vcc, V_DC) niedriger als ein zweites Potential ist, das eine Summe des Wertes einer Schwellspannung des ersten Transistors (102, 104) und des Wertes einer Schwellspannung des zweiten Transistors (106, 108) ist.
Halbleiterspeichervorrichtung einem der Ansprüche 3 bis 6 (10; 10A; 10B; 10C), wobei das erste Potential (Vpp) höher als ein zweites Potential ist, das um eine Schwellspannung des zweiten Transistors (106, 108) höher als das Spannungsversorgungspotential (Vcc, V_DC) ist.
Halbleiterspeichervorrichtung (10A; 10C) einem der Ansprüche 3 bis 7, wobei die Bitleitungsvorladeschaltung (230; 230A) einen Transistor des ersten Leitfähigkeitstyps beinhaltet, der die Spannung des ersten Potentials (Vpp) an seinem Gateanschluss empfängt, um zu arbeiten.
Halbleiterspeichervorrichtung (10; 10B) einem der Ansprüche 3 bis 7, wobei die Bitleitungsvorladeschaltung (130; 130A) einen Transistor eines zweiten Leitfähigkeitstyps enthält, der die Spannung des Spannungsversorgungspotentials (Vcc, V_DC) an seinem Gateanschluss empfängt, um zu arbeiten.
Halbleiterspeichervorrichtung (10B; 10C) einem der Ansprüche 1 bis 9, weiter mit: einer internen Spannungsversorgungserzeugungsschaltung (40), die eine interne Spannung auf dem Spannungsversorgungspotential (V_DC) mit einem konstanten Wert auf der Basis einer externen Versorgungsspannung (Vcc) erzeugt, wobei die Speicherzelle (100A) und die Bitleitungsvorladeschaltung (130A, 230A) durch Empfangen der von der internen Spannungsversorgungserzeugungsschaltung (40) gelieferten internen Spannung arbeiten.
Halbleiterspeichervorrichtung (10; 10A; 10B; 10C) einem der Ansprüche 1 bis 10, wobei die Stromtreibefähigkeit des Treiberelements (102, 104) in einem Bereich vom 0,8-fachen bis zum 1,2-fachen der Stromtreibefähigkeit des ersten und zweiten Gatterelements (106, 108) ist.
Halbleiterspeichervorrichtung (10; 10A; 10B; 10C) mit: einem Speicherzellenbereich (36; 36A) mit einer in einer Matrix angeordneten Mehrzahl von Speicherzellen (100; 100A) zum Speichern von Daten; einer Mehrzahl von Wortleitungen (148), die den Zeilen des Speicherzellenbereichs (36; 36A) entsprechend angeordnet sind; einer Mehrzahl von Bitleitungspaaren (140, 142), die entsprechend den Spalten des Speicherzellenbereichs (36; 36A) angeordnet sind, wobei jede Bitleitung einen ersten Kapazitätswert besitzt; einer Mehrzahl von Bitleitungsvorladeschaltungen (130, 230; 130A, 230A), wobei jede ein entsprechendes Paar von Bitleitungen (140, 142) auf ein Spannungsversorgungspotential (Vcc; V_DC) vorlädt; einer Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung (38, 38A bis 38C), die eine Spannung eines vorbestimmten Potentials (vpp), das höher als das Spannungsversorgungspotential (Vcc, V_DC) ist, erzeugt; und einer Mehrzahl von Wortleitungsaktivierungsschaltungen (150), wobei jede die Spannung des vorbestimmten Potentials (Vpp) von der Erzeugungsschaltung zum Erzeugen einer erhöhten Spannung (38, 38A bis 38C) empfängt und eine entsprechende Wortleitung (148) mit der Spannung des vorbestimmten Potentials (Vpp) aktiviert, wobei jede Speicherzelle aus einer Mehrzahl von Speicherzellen beinhaltet: einen ersten und einen zweiten Inverter, von denen jeder ein Lastelement (110, 112) und ein Treiberelement (102, 104) aufweist, und die überkreuz gekoppelt sind; einen mit einem Ausgangsknoten des ersten Inverters und einem Eingangsknoten des zweiten Inverters verbundenen ersten Speicherknoten (118), der einen zweiten Kapazitätswert aufweist, der gleich oder größer als 1/8 des ersten Kapazitätswertes ist; einem mit einem Ausgangsknoten des zweiten Inverters und einem Eingangsknoten des ersten Inverters verbundenen zweiten Speicherknoten (120), der den zweiten Kapazitätswert aufweist; und ein erstes und ein zweites Gatterelement (106, 108), die den ersten und den zweiten Speicherknoten (118, 120) mit einer Bitleitung des entsprechenden Paares von Bitleitungen (140, 142) bzw. mit der anderen Bitleitung verbinden; wobei die Stromtreibefähigkeit des Treiberelements (102, 104) niedriger als das zweifache der Stromtreibefähigkeit des ersten und des zweiten Gatterelements (106, 108) ist, und wobei die dem Paar von Bitleitungen (140, 142), die die aktivierte Wortleitung (148) senkrecht kreuzen, entsprechende Bitleitungsvorladeschaltung (130, 230; 130A, 230A) inaktiviert wird, wenn irgendeine der Mehrzahl der Wortleitungen (148) aktiviert wird.