DE10256959A1

DE10256959A1 - Halbleiterspeichervorrichtung mit Speicherzellen, die keine Auffrischvorgänge erfordern

Info

Publication number: DE10256959A1
Application number: DE10256959A
Authority: DE
Inventors: Yuji Kihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-03-28
Filing date: 2002-12-05
Publication date: 2003-11-06
Also published as: US20030185066A1; JP4294256B2; CN1448951A; KR20030078620A; JP2003288785A; KR100512545B1; US6775176B2; TW574709B; CN1263043C

Abstract

Eine Speicherzelle (50) beinhaltet: einen n-Kanal-MOS-Transistor 52 als ein Übertragungsgatter, einen Kondensator (54) zum Anhäufen von Ladungen, entsprechend der gespeicherten Information, und eine Ladungskompensationsschaltung (56). Die Ladungskompensationsschaltung (56) ist eine bistabile Schaltung, die aus zwei Stufen von Invertern (58) und (60) gebildet wird und einen Logikpegel eines Knotens (62) verriegelt. Die Lastwiderstände der Inverter (58) und (60) beinhalten p-Kanal-Dünnfilmtransistoren (582) und (602) aus polykristallinem Polysilizium, die auf oberen Lagen von als Bulk-Transistoren ausgebildeten n-Kanal-MOS-Transistoren (584) und (604) gebildet werden können. Demzufolge kann eine Halbleiterspeichervorrichtung (10) eine höhere Packungsdichte und eine größere Kapazität verwirklichen, die denen eines DRAM nahe kommen, ohne dass Auffrischvorgänge erforderlich sind.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung, insbesondere auf eine Halbleiterspeichervorrichtung zum Speichern von Daten entsprechend dem Vorhandensein oder Nichtvorhandensein von Ladungen in einem Kondensator, der eine Speicherzelle bildet.
In dem DRAM (Dynamic Random Access Memory) als Stellvertreter für Halbleiterspeichervorrichtungen wird eine Speicherzelle aus einem Transistor und einem Kondensator gebildet, und der Aufbau der Speicherzelle selbst ist einfach. Demzufolge wird das DRAM als eine Vorrichtung angesehen, die optimal ist, eine höhere Packungsdichte und eine größere Kapazität einer Halbleitervorrichtung zu verwirklichen, und sie wird in verschiedensten elektronischen Vorrichtungen verwendet.
Fig. 11 ist ein Schaltbild des Aufbaus einer der Speicherzellen, die in einem DRAN in einem Speicherfeld als Matrix angeordnet sind. Wie in Fig. 11 dargestellt, sind für eine Speicherzelle 500 ein n-Kanal-MOS-Transistor 502 und ein Kondensator 504 bereitgestellt. Der n-Kanal-MOS-Transistor 502 ist mit einer Bitleitung 508 und dem Kondensator 504 verbunden, und sein Gate ist mit einer Wortleitung 506 verbunden. Das Ende des Kondensators 504, das nicht mit dem n-Kanal-MOS-Transistor 502 verbunden ist, ist mit einer Zellenplatte 510 verbunden.
Der n-Kanal-MOS-Transistor 502 wird von der Wortleitung 506 gesteuert, die nur dann aktiviert wird, wenn Daten gelesen oder geschrieben werden. Er ist demnach nur dann eingeschaltet, wenn Daten geschrieben oder gelesen werden, und zu anderen Zeiten ist er ausgeschaltet.
Der Kondensator 504 speichert je nach dem, ob Ladungen angehäuft sind oder nicht, die binäre Information "1" bzw. "0". Eine der binären Information "1" bzw. "0" entsprechende Spannung wird von der Bitleitung 508 über den n-Kanal-MOS-Transistor 502 an den Kondensator 504 angelegt, wodurch der Kondensator 504 zum Schreiben von Daten geladen bzw. entladen wird.
Wenn der Datenwert "1" geschrieben wird, wird die Bitleitung 508 auf eine Versorgungsspannung Vcc vorgeladen und die Wortleitung 506 aktiviert, wodurch deF n-Kanal-MOS-Transistor 502 eingeschaltet wird. Die Versorgungsspannung Vcc wird von der Bitleitung 508 über den n-Kanal-MOS-Transistor 502 an den Kondensator 504 angelegt, und Ladungen werden in dem Kondensator 504 angehäuft. Der Zustand, in dem in dem Kondensator 504 Ladungen angehäuft sind, entspricht dem Datenwert "1".
Beim Schreiben des Datenwerts "0" wird die Bitleitung 508 auf eine Massespannung GND aufgeladen und die Wortleitung 506 wird aktiviert, wodurch der n-Kanal-MOS-Transistor 502 eingeschaltet wird. Die Ladungen fließen von dem Kondensator 504 über den n- Kanal-MOS-Transistor 502 zu der Bitleitung 508 ab. Der Zustand, in dem in dem Kondensator 504 keine Ladungen angehäuft sind, entspricht dem Datenwert "logisch 0".
Beim Lesen von Daten wird die Bitleitung 508 im voraus auf eine Spannung Vcc/2 vorgeladen und die Wortleitung 506 aktiviert, wodurch der n-Kanal-MOS-Transistor 502 eingeschaltet wird, und die Bitleitung 508 und der Kondensator 504 werden angeregt. In einem Ladungsanhäufungszustand des Kondensators 504 tritt auf der Bitleitung 508 eine sehr kleine Spannungsänderung auf, und ein nicht dargestellter Leseverstärker verstärkt die sehr schmale Spannungsänderung auf die Spannung Vcc bzw. die Massespannung GND. Der Spannungspegel der Bitleitung 508 entspricht dem Zustand des Lesedatenwerts.
Da der oben beschriebene Datenlesevorgang ein zerstörendes Lesen darstellt, wird die Wortleitung 506 in einem Zustand, in dem die Bitleitung 508 entsprechend dem Lesedatenwert auf die Spannung Vcc oder die Massespannung GND verstärkt ist, wieder aktiviert, und der Kondensator 504 wird durch einen Vorgang, der ähnlich ist wie der oben beschriebene Datenschreibvorgang, wieder geladen. Durch den Vorgang nimmt der durch den Datenlesevorgang zerstörte Datenwert wieder den ursprünglichen Zustand an.
In einer Speicherzelle in dem DRAM fließen die dem gespeicherten Datenwert entsprechenden Ladungen in dem Kondensator 504 aus verschiedenen Gründen ab und gehen allmählich verloren, d. h. der gespeicherte Datenwert zerfällt mit der Zeit. Bevor in dem DRAM eine dem gespeicherten Datenwert entsprechende Spannungsänderung auf der Bitleitung 508 in dem Datenlesevorgang nicht mehr erfassbar wird, wird demzufolge in dem DRAM ein Auffrischvorgang durch einmaliges Lesen des Datenwerts und Zurückschreiben des Datenwerts ausgeführt.
In dem DRAM müssen alle Speicherzellen immer wieder periodisch den Auffrischvorgängen unterzogen werden. Das ist ein Nachteil des DRAM, da es zum Verwirklichen einer höheren Geschwindigkeit und eines geringeren Leistungsverbrauchs nachteilig ist. Von dem Gesichtspunkt einer höheren Geschwindigkeit und eines geringeren Leistungsverbrauchs aus ist das DRAM dem SRAM (Static Random Access Memory) unterlegen, das keine Auffrischvorgänge erfordert. Wie oben beschrieben hat das DRAM jedoch einen einfachen Aufbau einer Speicherzelle und kann mit einer hohen Pakkungsdichte gebildet werden. Demzufolge sind die Kosten pro Bit im Vergleich mit anderen Speichervorrichtungen viel geringer, so dass das DRAM zu den derzeit hauptsächlich verwendeten RAMs gehört.
Andererseits ist ein SRAM, das ebenfalls zu den typischen Halbleiterspeichervorrichtungen zählt, ein RAM, das keine Auffrischvorgänge erfordert, die für ein DRAM unverzichtbar sind.
Fig. 12 ist ein Schaltbild des Aufbaus einer der Speicherzellen, die in einem 6-Transistor SRAM in einem Speicherzellenfeld als Matrix angeordnet sind. Wie in Fig. 12 dargestellt, sind für eine Speicherzelle 700 n-Kanal-MOS-Transistoren 702 bis 708, p-Kanal-MOS-Transistoren 710 und 712 und Speicherknoten 714 und 716 bereitgestellt.
Die Speicherzelle 700 hat einen Aufbau, bei dem ein Flip-Flop, das durch Kreuzkoppeln eines aus dem n-Kanal-MOS-Transistor 702 und dem p-Kanal-MOS-Transistor 710 gebildeten Inverters und eines aus dem n-Kanal-MOS-Transistor 704 und dem p-Kanal-MOS- Transistor 712 gebildeten Inverters gebildet wird, über zwei n- Kanal-MOS-Transistoren 706 und 708 als Übertragungsgattern mit einem Paar von Bitleitungen 718 und 720 verbunden ist.
In der Speicherzelle 700 entsprechen die Zustände der Spannungspegel an den Speicherknoten 714 und 716 dem gespeicherten Datenwert. Der Zustand, in dem der Speicherknoten 714 auf H- Pegel und der Speicherknoten 716 auf L-Pegel liegt, entspricht z. B. dem Speicherdatenwert "1", und der Zustand, in dem der Speicherknoten 714 auf L-Pegel und der Speicherknoten 716 auf H-Pegel liegt, entspricht dem Speicherdatenwert "0". Der Datenwert an den kreuzgekoppelten Speicherknoten 714 und 716 ist in einem bistabilen Zustand, der so lange erhalten bleibt, wie eine vorbestimmte Versorgungsspannung zugeführt wird. Damit unterscheidet sich das SRAM fundamental von einem DRAM, bei der die in dem Kondensator gespeicherten Ladungen mit der Zeit allmählich verschwinden.
Bei einem Datenschreibvorgang werden in der Speicherzelle 700 Spannungen mit unterschiedlichem Pegel entsprechend dem Schreibdatenwert an das Paar von Bitleitungen 718 und 720 angelegt, und die Wortleitung 722 wird aktiviert, um die Übertragungsgatter 706 und 708 einzuschalten, wodurch der Zustand des Flip-Flops gesetzt wird.
Ein Datenlesevorgang dagegen wird so durchgeführt, dass die Wortleitung 722 zum Einschalten der Übertragungsgatter 706 und 708 aktiviert wird, die Potentiale an den Speicherknoten 714 und 716 an die Bitleitungen 718 und 720 übertragen werden und eine Spannungsänderung auf den Bitleitungen 718 und 720 zu diesem Zeitpunkt erfasst wird.
Die Speicherzelle 700 ist aus sechs Bulk-Transistoren gebildet. Es gibt auch ein SRAM mit einer Speicherzelle, die aus vier Bulk-Transistoren gebildet werden kann.
Fig. 13 ist ein Schaltbild des Aufbaus einer der Speicherzellen, die in einem 4-Transistor-SRAM in einem Speicherzellenfeld äls Matrix angeordnet sind. Wie in Fig. 13 dargestellt, sind für eine.Speicherzelle 750 anstelle der p-Kanal-MOS- Transistoren 710 und 712 der Speicherzelle 700 p-Kanal- Dünnfilmtransistoren 730 und 732 (im folgenden als "p-Kanal- TFT" bezeichnet) bereitgestellt. Als p-Kanal-TFTs 730 und 732 können Widerstände mit einem hohen Widerstandswert verwendet werden. Das "4-Transistor" in der Bezeichnung des 4-Transistor- SRAM bedeutet, dass eine Speicherzelle vier Bulk-Transistoren beinhaltet. "Bulk" bedeutet, dass ein Transistor in einem Siliziumsubstrat ausgebildet ist, im Gegensatz zu einem TFT, der auf einem Substrat ausgebildet ist. Im folgenden wird ein in einem Siliziumsubstrat ausgebildeter Transistor als "Bulk- Transistor" bezeichnet im Gegensatz zu Dünnfilmelementen wie TFT, die auf einem Substrat ausgebildet sind.
Da das Funktionsprinzip der Speicherzelle 750 im wesentlichen dasselbe ist wie das der Speicherzelle 700, wird seine Beschreibung an dieser Stelle nicht wiederholt.
Die p-Kanal-TFTs 730 und 732 sind auf oberen Lagen der n-Kanal- MOS-Transistoren 702 und 704 ausgebildet, so dass das 4-Transistor-SRAM den Vorteil hat, dass seine Zellfläche kleiner ist als die eines 6-Transistor-SRAMs. Andererseits weist das 4-Transistor-SRAM eine Niederspannungseigenschaft auf, die derjenigen des 6-Transistor-SRAMs unterlegen ist. Daher kann das 4-Transistor-SRAM der Tendenz, dass für Halbleiterspeichervorrichtungen der letzten Jahre eine niedrige Spannung gefordert wird, nicht entgegenkommen, und es wird daher gegenwärtig nicht so viel verwendet.
Wie oben beschrieben hat ein DRAM einen einfachen Speicherzellenaufbau und ist daher zum Verwirklichen einer höheren Packungsdichte und einer größeren Kapazität geeignet, es erfordert aber Auffrischvorgänge. Ein SRAM dagegen erfordert keine Auffrischvorgänge, aber benötigt sechs bzw. vier Bulk-Transistoren, so dass die Speicherzelle groß ist. Das SRAM kann daher der Nachfrage nach einer höheren Packungsdichte und einer größeren Kapazität nicht entgegenkommen. Sowohl DRAM als auch SRAM haben Vorteile und Nachteile.
In Verbindung mit der weiteren Entwicklung der Informationstechnik sind jedoch in Zukunft die Erwartungen auf Halbleiterspeichervorrichtungen groß, die eine höhere Leistungsfähigkeit (höhere Geschwindigkeit und kleineren Leistungsverbrauch), eine höhere Packungsdichte und eine größere Kapazität aufweisen.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichervorrichtung bereitzustellen, die Speicherzellen aufweist, mit der eine höhere Packungsdichte und eine größere Kapazität verwirklicht wird, die denen eines DRAM nahe kommt, ohne Auffrischvorgänge zu erfordern.
Die Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die Halbleiterspeichervorrichtung beinhaltet: ein Speicherzellenfeld, das eine Mehrzahl von Speicherzellen beinhaltet, die in einer Matrix angeordnet sind, sowie eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen, die jeweils entsprechend den Zeilen bzw. Spalten der Speicherzellen angeordnet sind. Dabei beinhaltet jede der Speicherzellen: ein Kapazitätselement zum Halten von Ladungen entsprechend einem Logikpegel von 1-Bit-Daten einer als binären Information ausgedrückten gespeicherten Information; einen Zugriffstransistor, der durch eine an die Wortleitung angelegte Spannung gesteuert wird, zum Übertragen der Ladungen zwischen der Bitleitung und dem Kapazitätselement; und eine Ladungskompensationsschaltung zum Kompensieren von Ladungen, die entsprechend dem Logikpegel der Daten von dem Kapazitätselement abfließen.
In der Halbleiterspeichervorrichtung beinhaltet jede aus der Mehrzahl von Speicherzellen die Ladungskompensationsschaltung zum Kompensieren von Ladungen, die entsprechend dem Logikpegel der Daten von dem ladungshaltenden Kapazitätselement abfließen.
Daher kann das Verschwinden der gespeicherten Information aufgrund des Abfließens von Ladungen verhindert werden, ohne Auffrischvorgänge durchzuführen.
Vorzugsweise beinhaltet die Ladungskompensationsschaltung: einen ersten Inverter, dessen Eingangsknoten mit einem Speicherknoten verbunden ist, der zwischen dem Kapazitätselement und dem Zugriffstransistor bereitgestellt ist, und einen zweiten Inverter, dessen Eingangsknoten mit einem Ausgangsknoten des ersten Inverters verbunden ist und dessen Ausgangsknoten mit dem Speicherknoten verbunden ist.
Die Ladungskompensationsschaltung wird durch Kreuzkoppeln des ersten und zweiten Inverters aufgebaut.
Die Verriegelungsfunktion wird daher durch den ersten und zweiten Inverter bereitgestellt, und die gespeicherte Information kann an dem Speicherknoten gehalten werden.
Vorzugsweise ist ein MOS-Transistor, der in der ersten bzw. zweiten Inverter enthalten ist, ein MOS-Transistor desselben Leitungstyps wie der Zugriffstransistor.
Die Bulk-Transistoren, aus denen eine Speicherzelle aufgebaut ist, sind als Transistoren eines Leitungstyps ausgebildet.
Es ist daher nicht nötig, beim Bilden einer Speicherzelle Wannenbereiche für zwei Leitungstypen bereitzustellen, sodass die Größe der Speichergröße verringert werden kann.
Vorzugsweise weist der Speicherknoten eine Kapazität auf, die größer ist als eine Kapazität des Ausgangsknotens des ersten Inverters.
Demzufolge wird der Vorgang des Schreibens von Daten in eine Speicherzelle stabilisiert.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 ein schematisches Blockdiagramm eines allgemeinen Aufbaus einer Halbleiterspeichervorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Schaltbild des Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung nach der ersten Ausführungsform in einem Speicherzellenfeld als Matrix angeordnet sind;
Fig. 3 ein Diagramm, dass Potentialänderungen an den Knoten 62 und 64 zeigt, wenn der Datenwert "0" eine in Fig. 2 dargestellte Speicherzelle geschrieben wird;
Fig. 4 ein Diagramm, dass Potentialänderungen an den Knoten 62 und 64 zeigt, wenn der Datenwert "1" in eine in Fig. 2 dargestellte Speicherzelle geschrieben wird;
Fig. 5A einen schematischen Querschnitt einer herkömmlichen Speicherzelle unter dem Gesichtspunkt der Fläche;
Fig. 5B einen schematischen Querschnitt einer in Fig. 2 dargestellten Speicherzelle unter dem Gesichtspunkt der Fläche;
Fig. 6A eine schematische Draufsicht auf eine Fläche, in der Bulktransistoren in einer Speicherzelle eines 6- Transistor SRAMs ausgebildet sind, unter dem Gesichtspunkt der Fläche;
Fig. 6B eine schematische Draufsicht auf eine Fläche, in der ein Bulktransistor in einer in Fig. 2 dargestellten Speicherzelle ausgebildet ist, unter dem Gesichtspunkt der Fläche;
Fig. 7 ein Schaltbild eines anderen Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung nach der ersten Ausführungsform in einem Speicherzellenfeld als Matrix angeordnet sind;
Fig. 8 ein Schaltbild des Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung in einem Speicherzellenfeld als Matrix angeordnet sind;
Fig. 9 ein Schaltbild des Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung in einem Speicherzellenfeld als Matrix angeordnet sind;
Fig. 10 ein Schaltbild des Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung nach einer vierten Ausführungsform der vorliegenden Erfindung in einem Speicherzellenfeld als Matrix angeordnet sind;
Fig. 11 ein Schaltbild des Aufbaus einer der Speicherzellen, die in einem DRAM in einem Speicherzellenfeld als Matrix angeordnet sind;
Fig. 12 ein Schaltbild des Aufbaus einer der Speicherzellen, die in einem 6-Transistor-SRAM in einem Speicherzellenfeld als Matrix angeordnet sind;
Fig. 13 ein Schaltbild des Aufbaus einer der Speicherzellen, die in einem 4-Transistor-SRAM in einem Speicherzellenfeld als Matrix angeordnet sind.
Im folgenden werden mit Bezug auf die Zeichnungen Ausführungsformen der Erfindung im Detail beschrieben. Gleiche oder entsprechende Teile in den Zeichnungen werden durch dieselben Bezugszeichen bezeichnet, und ihre Beschreibung wird nicht wiederholt.
Fig. 1 ist ein schematisches Blockdiagramm eines allgemeinen Aufbaus einer Halbleiterspeichervorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 1 dargestellt, sind für eine Halbleiterspeichervorrichtung 10 bereitgestellt: ein Steuersignalanschluss 12, ein Taktanschluss 14, ein Adressanschluss 16 und ein Dateneingabe/Ausgabeanschluss 18. Weiterhin ist für die Halbleiterspeicherschaltung 10 ein Steuersignalpuffer 20, ein Taktpuffer 22, ein Adresspuffer 24 und ein Eingabe/Ausgabepuffer 26 bereitgestellt. Weiterhin ist für die Halbleiterspeicherschaltung 10 eine Steuerschaltung 28, ein Zeilenadressdecoder 30, ein Spaltenadressdecoder 32, eine Leseverstärker- und Eingabe/Ausgabesteuerschaltung 34 und ein Speicherzellenfeld 36 bereitgestellt.
In Fig. 1 sind stellvertretend nur die Hauptkomponenten der Halbleiterspeichervorrichtung 10 dargestellt, die mit der Eingabe und Ausgabe von Daten zusammenhängen.
Der Steuersignalanschluss 12 empfängt ein Chipauswahlsignal/CS, ein Zeilenadresshinweissignal/RAS, ein Spaltenadressenhinweissignal/CAS und ein Schreibfreigabesignal/WE als Befehlssteuersignale. Der Taktanschluss empfängt einen externen Takt CLK und ein Taktfreigabesignal CKE. Der Adressanschluss 16 empfängt die Adresssignale A0 bis An (n ist eine natürliche Zahl). Der Taktpuffer 22 empfängt das externe Taktsignal CLK, erzeugt einen internen Takt und gibt den internen Takt an den Steuersignalpuffer 20, den Adresspuffer 24, den Eingabe/Ausgabepuffer 26 und die Steuerschaltung 28 aus. Der Steuersignalpuffer 20 nimmt das Chipauswahlsignal/CS, das Zeilenadresshinweissignal/RAS, das Spaltenadresshinweissignal/CAS und das Schreibfreigabesignal/WE auf, verriegelt sie synchron mit dem von dem Taktpuffer 22 empfangenen internen Takt und gibt sie an die Steuerschaltung 28 aus. Der Adresspuffer 24 nimmt die Adresssignale A0 bis An auf, verriegelt sie synchron mit dem von dem Taktpuffer 22 empfangenen internen Takt, erzeugt ein internes Adresssignal und gibt das interne Adresssignal an den Zeilenadressdecoder 30 und an den Spaltenadressdecoder 32 aus. Der Dateneingabe/Ausgabeanschluss 18 ist ein Anschluss, an dem die aus der Halbleiterspeichervorrichtung 10 zu lesenden Daten nach außen übertragen werden bzw. die in die Speichervorrichtung 10 zu schreibenden Daten von außen empfangen werden. Der Dateneingabe/Ausgabeanschluss 18 empfängt im Datenschreibbetrieb die Daten DQ0 bis DQi (i bezeichnet eine natürliche Zahl), die von außen eingegeben werden, und gibt im Datenlesebetrieb die Daten DQ0 bis DQi nach außen aus.
Der Eingabe/Ausgabepuffer 26 empfängt die Daten DQ0 bis DQi, verriegelt sie synchron mit dem von dem Taktpuffer 22 empfangenen internen Takt und gibt interne Daten IDQ zu der Leseverstärker- und Eingabe/Ausgabe-Steuerschaltung 34 aus. Andererseits gibt der Eingabe/Ausgabepuffer 26 von der Leseverstärker- und Eingabe/Ausgabe-Steuerschaltung 34 empfangene interne Daten IDQ synchron mit den von dem Taktpuffer 22 empfangenen internen Takt an den Dateneingabe/Ausgabeanschluss 18 aus.
Die Steuerschaltung 28 empfängt die Befehlssteuersignale von dem Steuersignalpuffer 20 synchron mit dem von dem Taktpuffer 22 empfangenen internen Takt und steuert auf der Grundlage der empfangenen Befehlssteuersignale den Zeilenadressdecoder 30, den Spaltenadressdecoder 32 und den Eingabe/Ausgabepuffer 26. Durch diese Steuerung werden DQ0 bis DQi aus dem Speicherzellenfeld 36 gelesen bzw. in es geschrieben.
Der Zeilenadressdecoder 30 wählt auf der Grundlage der Anweisung von der Steuerschaltung 28 in dem Speicherzellenfeld 36 eine dem Adresssignal A0 bis An entsprechende Wortleitung aus und aktiviert die Wortleitung mit einem nicht dargestellten Worttreiber. Der Spaltenadressdecoder 32 wählt auf der Grundlage der Anweisung von der Steuerschaltung 28 in dem Speicherzellenfeld 36 ein dem Adresssignal A0 bis An entsprechendes Bitleitungspaar aus.
In einem Datenschreibvorgang lädt die Leseverstärker- und Eingabe/Ausgabesteuerschaltung 34 das von dem Spaltenadressdecoder 32 ausgewählte Bitleitungspaar entsprechend dem Logikpegel der von dem Eingabe/Ausgabepuffer 26 empfangenen internen Daten IDQ auf Versorgungsspannung Vcc oder auf Massespannung GND vor. Demzufolge wird der interne Datenwert IDQ in eine Speicherzelle in dem Speicherzellenfeld 36 geschrieben, die mit der Wortleitung verbunden ist, die durch den Zeilenadressdecoder 30 aktiviert wurde, und die mit dem Bitleitungspaar verbunden ist, das durch den Spaltenadressdecoder 32 ausgewählt und durch die Leseverstärker- und Eingabe/Ausgabesteuerschaltung 34 vorgeladen wurde.
In dem Datenlesevorgang dagegen lädt die Leseverstärker- und Eingabe/Ausgabesteuerschaltung 34 das durch den Spaltenauswahldecoder 32 ausgewählte Bitleitungspaar vor dem Datenlesevorgang auf die Spannung Vcc/2 vor, erfasst und verstärkt eine sehr kleinen Spannungsänderung, die entsprechend dem gelesenen Datenwert auf dem ausgewählten Bitleitungspaar auftritt, bestimmt den Logikpegel des gelesenen Datenwertes und gibt das Ergebnis an den Eingabe/Ausgabepuffer 26 aus.
Das Speicherzellenfeld 36 ist eine Gruppe von Speicherelementen, in der Speicherzellen, die später beschrieben werden, in einer Matrix angeordnet, über den Zeilen entsprechende Wortleitungen mit dem Zeilenadressdecoder 30 verbunden und über den Spalten entsprechende Bitleitungspaare mit der Leseverstärker- und Eingabe/Ausgabesteuerschaltung 34 verbunden sind.
Fig. 2 ist ein Schaltbild des Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung 10 in dem Speicherzellenfeld 36 in einer Matrix angeordnet sind. Wie in Fig. 2 dargestellt, sind für die Speicherzelle 50 ein n-Kanal-MOS- Transistor 52, ein Kondensator 54 und eine Ladungskompensationsschaltung 56 bereitgestellt. Die Ladungskompensationsschaltung 56 beinhaltet Inverter 58 und 60 sowie Knoten 62 und 64. Der Inverter 58 wird aus einem p-Kanal-TFT 582 und aus einem n- Kanal-MOS-Transistor 584 gebildet. Der Inverter 60 wird aus einem p-Kanal-TFT 602 und aus einem n-Kanal-MOS-Transistor 604 gebildet.
Das Gate des n-Kanal-MOS-Transistors 52 ist mit einer Wortleitung 66 verbunden, und Drain und Source sind jeweils mit einer Bitleitung 68 bzw. dem Kondensator 54 verbunden. Der n-Kanal- MOS-Transistor 52 wird von der Wortleitung 66 gesteuert, die nur aktiviert wird, wenn Daten geschrieben oder gelesen werden. Er ist demnach nur dann eingeschaltet, wenn Daten geschrieben oder gelesen werden und zu anderen Zeiten ist er ausgeschaltet.
Der Kondensator 54 speichert je nach dem, ob Ladungen gespeichert sind oder nicht, den binären Datenwert "1" bzw. "0". Ein Ende des Kondensators 54 ist mit dem n-Kanal-MOS-Transistor 52verbunden und das andere Ende mit einer Zellenplatte 70. Durch Anlegen einer dem binären Datenwert "1" bzw. "0" entsprechenden Spannung von der Bitleitung 68 über den n-Kanal-MOS-Transistor 52 an den Kondensator 54 wird der Kondensator 54 aufgeladen bzw. entladen, und der Datenwert wird geschrieben.
Der Aufbau des n-Kanal-MOS-Transistors 52 und des Kondensators 54 ist derselbe wie bei einem allgemeinen DRAM.
Jeder der p-Kanal-TFTs 582 und 602 ist ein Widerstandselement mit Schaltfunktion aus polykristallinem Polysilizium, das ein Hochwiderstandselement ist mit einem AUS-Widerstandswert im TΩ- Bereich ("tera" bezeichnet 10¹²) und einem EIN-Widerstandswert im GΩ-Bereich ("giga" bezeichnet 10⁹).
In der vorliegenden Anmeldung bezeichnet der begriff "Widerstandselement" sowohl ein Widerstandselement mit Schaltfunktion als auch ein Widerstandselement mit einem konstanten Widerstandswert.
Das Gate des p-Kanal-TFT 582 ist mit dem Knoten 62 verbunden, die Source mit einem Versorgungsknoten 72 und das Drain mit dem Knoten 64. Das Gate des n-Kanal-MOS-Transistors 584 ist mit dem Knoten 62 verbunden, das Drain mit dem Knoten 64 und die Source mit einem Masseknoten 74.
Das Gate des p-Kanal-TFT 602 ist mit dem Knoten 64 verbunden, die Source mit einem Versorgungsknoten 72 und das Drain mit dem Knoten 62. Das Gate des n-Kanal-MOS-Transistors 604 ist mit dem Knoten 64 verbunden, das Drain mit dem Knoten 62 und die Source mit einem Masseknoten 74.
Durch die Verriegelungsfunktion, die durch den aus dem p-Kanal- TFT 582 und dem n-Kanal-MOS-Transistor 584 gebildeten Inverter 58 und den aus dem p-Kanal-TFT 602 und dem n-Kanal-MOS- Transistor 604 gebildeten Inverter 60 verwirklicht wird, wird in der Speicherzelle 50 ein Leckstrom des Kondensators 54 kompensiert, so dass der gespeicherte Datenwert ohne Durchführen eines Auffrischvorgangs gehalten wird. Im folgenden wird der Betrieb der Speicherzelle 50 beschrieben.
In der Speicherzelle 50 beträgt der im eingeschalteten Zustand durch einen Bulk-Transistor fließende Strom ungefähr 3 × 10^-5 A, ein in eingeschaltetem Zustand durch ein TFT fließender Strom ungefähr 1 × 10^-11 A und ein in ausgeschaltetem Zustand durch ein TFT fließender Strom ungefähr 1 × 10^-13 A. Ein Leckstrom von den Knoten 62 und 64 durch einen Strom durch den Kondensator 54 und den Bulk-Transistor in ausgeschaltetem Zustand beträgt ungefähr 1 × 10^-15 A. Die hier gezeigte Stromwerte sind nicht auf diese numerischen Werte beschränkt, die als Beispiel dargestellt sind.
Mit den oben angegebenen Stromwerten ist der Strom im eingeschalteten Zustand jedes der TFTs um vier Größenordnungen größer als der Leckstrom von jedem der Knoten 62 und 64. Demzufolge können die Knoten 62 und 64 von dem Versorgungsknoten 72 auf die Versorgungsspannung aufgeladen werden.
Die Kapazität am Knoten 62 wird durch die Kapazität des Kondensators 54, die Gatekapazität des Transistors, die Übergangskapazität des aktiven Bereichs und ähnliches bestimmt. Um den gespeicherten Datenwert stabil lesen zu können, ist die Kapazität an dem Knoten 62 so entworfen, dass sie größer oder gleich 5fF (Femtofarad, "f" bezeichnet 1015) ist. Die Kapazität an dem Knoten 64 andererseits wird durch die Gatekapazität eines Transistors, die Übergangskapazität eines aktiven Bereichs und dergleichen bestimmt. Die Kapazität am Knoten 64 beträgt ungefähr 1fF wie bei einem allgemeinen SRAM. Wenn die Kapazität am Knoten 62 ihren Minimalwert von 5fF annimmt und die Kapazität am Knoten 64 1fF beträgt, nimmt das Kapazitätsverhältnis zwischen den Knoten 62 und 64 den Wert 5 an.
Ein bevorzugtes Kapazitätsverhältnis wird durch die Bedingung festgelegt, unter der der Datenwert "0" in die Speicherzelle 50 geschrieben werden kann. Diese Bedingung wird im folgenden beschrieben.
Wenn der Datenwert "0" in die Speicherzelle 50 geschrieben wird, nimmt die Spannung am Knoten 62 den Wert 0 V an. In der Größenordnung von ns (Nanosekunden, "n" bezeichnet 10^-9) als gewöhnlicher Schreibvorgangszeit wird der Knoten 64 von dem Versorgungsknoten 72 nicht auf die Versorgungsspannung aufgeladen. Das wird durch die folgende Gleichung ausgedrückt. Unter der Annahme, dass die Versorgungsspannung des Versorgungsknotens 72 den Wert 2 V hat, ist an dem Knoten 64 die folgende Gleichung (1) erfüllt:
Ladung Q = Kapazität C ×x Spannung V = 1f × 2 = 2 × 10^-15
Strom I des p-Kanal TFT 582 in eingeschaltetem Zustand = 1 × 10^-11 A

Ladezeit t = Q/I = 2 × 10^-4 s (1)
Daher ist zum Laden des Knotens 64 eine Zeit in der Größenordnung von µs (Mikrosekunden, "µ" bezeichnet 10^-6) erforderlich. Auch wenn die Spannung am Knoten 62 den Wert 0 V annimmt, wird der Knoten 64 dementsprechend nicht unmittelbar auf die Versorgungsspannung aufgeladen. Der Knoten 62 beginnt sich über den p-Kanal-TFT 602 aufzuladen. Wenn die Ladegeschwindigkeit des Knotens 62 schneller ist als die des Knoten 64, wird der Knoten 64 geladen, und bevor der p-Kanal-TFT 602 ausgeschaltet wird, wird der Knoten 62 wieder geladen. Der einmal in den Knoten 62geschriebene Datenwert "0" wird schließlich zu dem Datenwert "1", und ein Schreibfehler tritt auf.
Wenn das Kapazitätsverhältnis zwischen den Knoten 62 und 64 größer ist, übertrifft die Ladegeschwindigkeit des Knoten 64 die Ladegeschwindigkeit des Knoten 62. Bevor Knoten 62 geladen wird, wird der p-Kanal-TFT 602 ausgeschaltet und der n-Kanal- MOS-Transistor 604 eingeschaltet. Demzufolge wird der Knoten 62 auf 0 V hinuntergezogen, und es tritt kein Schreibfehler auf.
Im Hinblick auf die Schwankungen der Schwellenspannungen der n- Kanal-MOS-Transistoren 584 und 604 kann angenommen werden, dass das Kapazitätsverhältnis zwischen den Knoten 62 und 64 zumindest ungefähr 5 ist. Um ein stabileres Datenschreiben zu verwirklichen, ist der mit dem Knoten 62 verbundene Kondensator 54 bereitgestellt. Durch Einstellen der Kapazität des Kondensators 54 auf ungefähr 20fF ungefähr wie bei einem allgemeinen DRAM erhält das Kapazitätsverhältnis zwischen den Knoten 62 und 64 ungefähr den Wert 20, und das Datenschreiben wird weiter stabilisiert. Im Hinblick darauf, dass das Verhältnis des Stroms im eingeschalteten Zustand des p-Kanal-TFT 582 und des p-Kanal-TFT 602 ungefähr um den Faktor 10 schwankt und dass die Schwellenspannungen der n-Kanal-MOS-Trafisistoren 584 und 604 schwanken, ist das Kapazitätsverhältnis zwischen den Knoten 62 und 64 vorteilhafterweise größer gleich 20.
Durch Einstellen des vorbestimmten Kapazitätsverhältnisses zwischen den Knoten 62 und 64 wie oben beschrieben, tritt kein Schreibfehler in dem Schreibvorgang für den Datenwert "0" auf, auch wenn die Wortleitung "66" deaktiviert wird, bevor der Knoten 64 auf die Versorgungsspannung aufgeladen ist. Wenn die Spannung des Knotens 64 eine vorbestimmte Spannung überschreitet, wird der n-Kanal-MOS-Transistor 604 eingeschaltet, und Knoten 62 wird auf 0 V gehalten. Danach wird ohne Durchführung von Auffrischvorgängen der Zustand des geschriebenen Datenwerts "0" gehalten.
In der ersten Ausführungsform ist der Kondensator 54 bereitgestellt, um das Datenschreiben stabil zu verwirklichen. Wenn das Kapazitätsverhältnis zwischen den Knoten 62 und 64 durch die Gatekapazität eines Transistors oder ähnliches hinreichend sichergestellt werden kann, ohne den Kondensator 54 bereitzustellen, kann der Kondensator 54 überflüssig werden.
Wenn der Datenwert "1" in die Speicherzelle 50 geschrieben wird, wird der Knoten 62 unmittelbar von der Bitleitung 68 über den n-Kanal-MOS-Transistor 52 aufgeladen. Dementsprechend wird der n-Kanal-MOS-Transistor 584 unmittelbar eingeschaltet, und die Spannung an dem Knoten 64 wird unmittelbar OV. Daher werden die Spannungen an den Knoten 62 und 64 beim Schreiben des Datenwerts "1" früh stabilisiert und nicht durch die Leistungsfähigkeit eines TFT beeinflusst.
Da der Strom durch den p-Kanal-TFT 602 in eingeschaltetem Zustand um vier Größenordnungen größer ist als der Leckstrom von dem Knoten 62, wird der Knoten 62 durch den p-Kanal-TFT 602 auf der Versorgungsspannung gehalten. Anschließend wird ohne AuffrischvcSrgänge der Zustand des geschriebenen Datenwerts "1" gehalten.
Fig. 3 und 4 sind Diagramme, die Potentialänderungen an den Knoten 62 und 64 in dem oben beschriebenen Schreibvorgang zeigen. Fig. 3 ist ein Diagramm, das Potentialänderungen an den Knoten 62 und 64 zeigt, wenn der Datenwert "0" in die Speicherzelle 50 geschrieben wird. Fig. 4 ist ein Diagramm, das Potentialänderungen an den Knoten 62 und 64 zeigt, wenn der Datenwert "1" in die Speicherzelle 50 geschrieben wird.
Zunächst werden die Potentialänderungen beschrieben, die an den Knoten 62 und 64 auftreten, wenn der Datenwert "0" in die Speicherzelle 50 geschrieben wird.
In Fig. 3 zeigt ein gestrichelte Linie eine Potentialänderung an dem Knoten 62 und eine durchgestrichene Linie eine Potentialänderung an dem Knoten 64. Es wird angenommen, dass die Versorgungsspannung 2 V beträgt, dass die logische Schwellenspannung (eine Eingangsspannung, bei der sich die Ausgangsspannung stark ändert) des Inverters 60 den Wert 0,3 V hat und dass die Wortleitung 66 zum Zeitpunkt T1 aktiviert wird.
Wenn die Wortleitung 66 zum Zeitpunkt T1 aktiviert wird, werden die Ladungen an den Knoten 62 über den n-Kanal-MOS-Transistor 52 zur Bitleitung 68 abgezogen, und das Potential an Knoten 62 nimmt direkt den Wert OV an. Dementsprechend beginnt das Laden des Knotens 64 von dem Versorgungsknoten 72 über den p-Kanal- TFT 582. Da der Strom des TFT in eingeschaltetem Zustand jedoch kleiner ist als der Strom eines Bulktransistors in eingeschaltetem Zustand, wird der Knoten 64 nicht unmittelbar aufgeladen. Demzufolge beginnt auch das Aufladen des Knotens 62 von dem Versorgungsknoten über den p-Kanal-TFT 602. Entsprechend dem Kapazitätsverhältnis zwischen den Knoten 62 und 64 ist jedoch die Aufladegeschwindigkeit des Knotens 62 geringer als die des Knotens 64. Die Wortleitung 66 wird nach einigen zehn Mikrosekunden nach dem Zeitpunkt T1 deaktiviert.
Wenn das Potential des Knotens 64 zu einem Zeitpunkt T2 ca. 30 µs nach dem Zeitpunkt T1 eine logische Schwellenspannung des Inverters 60 von 0,3 V überschreitet, wird der n-Kanal-MOS- Transistor 604 eingeschaltet, die Spannung an Knoten 62 nimmt demefftsprechend den Wert 0 V an, und der geschriebene Datenwert "0" wird stabilisiert. Die Zeit von ungefähr 30 µs, die erforderlich ist, damit das Potential des Knotens 64 die logische Schwellenspannung des Inverters 60 von 0,3 V überschreitet, wird auf der Grundlage der folgenden Gleichungen festgelegt:
Ladung Q an Knoten 64 = Kapazität C ×x Spannung V = 1f × 0, 3 = 3 × 10^-11 s
Strom des p-Kanal-TFT 582 in
eingeschaltetem Zustand = 1 × 10^-11 A
Erforderliche Zeit t zum Erreichen der logischen Schwellenspannung von 0,3 V = Q/I = 3 × 10^-5 s (2)
Andererseits wird der Knoten 64 weiterhin durch den p-Kanal-TFT 582 geladen und wie durch die Gleichung (1) ausgedrückt, zu einem Zeitpunkt T3, der 200 µs nach dem Zeitpunkt liegt, an dem mit dem Laden des Knotens 64 begonnen wurde, auf den Wert der Versorgungsspannung von 2 V aufgeladen.
Im folgenden werden die Potentialänderungen beschrieben, die an den Knoten 62 und 64 auftreten, wenn der Datenwert "1" geschrieben wird.
In Fig. 4 zeigt eine gestrichelte Linie die Potentialänderungen an dem Knoten 62 und eine durchgezogene Linie die Potentialänderungen an dem Knoten 64, und es wird angenommen, dass die Wortleitung 66 zum Zeitpunkt T1 aktiviert wird. Wenn die Wortleitung 66 zum Zeitpunkt T1 aktiviert wird, wird der Knoten 62 von der Bitleitung über den n-Kanal-MOS-Transistor 52 unmittelbar auf die Versorgungsspannung von 2 V aufgeladen. Dementsprechend wird der n-Kanal-MOS-Transistor 584 unmittelbar eingeschaltet, und die Spannung an dem Knoten 64 nimmt direkt den Wert 0 V an. Beim Schreiben des Datenwerts "1" hat daher eine Eigenschaft des TFT-keinen Einfluss.
Das Lesen des in der Speicherzelle 50 gespeicherten Datenwerts kann mit denselben Vorgängen durchgeführt werden wie bei einem allgemeinen DRAM. Insbesondere wird beim Lesen von Daten die Bitleitung 68 auf die Spannung Vcc/2 vorgeladen, und eine angehobene Versorgungsspannung wird der Wortleitung 66 zugeführt, um die Wortleitung 66 zu aktivieren. Durch diesen Vorgang wird der n-Kanal-MOS-Transistor eingeschaltet, und eine kleine Spannungsänderung, die entsprechend dem Ladezustand des Kondensators 54 an der Bitleitung 68 auftritt, wird durch einen nicht dargestellten Leseverstärker erfasst und auf die Spannung Vcc oder die Massespannung GND verstärkt. Die Spannung auf der Bitleitung 68 entspricht dem Zustand des gespeicherten Datenwerts.
In dem Zustand, in dem die Spannung auf der Bitleitung 68 auf die Spannung Vcc oder die Massespannung GND verstärkt wird, wird die Wortleitung 66 wieder aktiviert, um den Kondensator über den n-Kanal-MOS-Transistor 52 erneut zu laden, und der Speicherdatenwert wird durch Vorgänge ähnlich wie bei (1) bzw. (2) neu geschrieben.
In der Speicherzelle 50 kann als Spannung, die der Wortleitung 66 bei dem Vorgang des Lesens des gespeicherten Datenwerts zugeführt wird, anstelle einer Spannung, die durch Anheben der Versorgungsspannung erzielt wird, auch eine Spannung verwendet werden, die kleiner oder gleich der Versorgungsspannung ist.
Wenn eine Spannung, die durch Anheben der Versorgungsspannung erzielt wird, als eine Spannung verwendet wird, die der Wortleitung 66 zugeführt wird, wird der in der Speicherzelle 50 gespeicherte Datenwert in einem Datenlesevorgang zerstört, und der Datenwert muss aus den folgenden Gründen neu geschrieben werden: Nachdem der Datenwert gelesen wurde, ist das Potential des Knotens 62 bestimmt durch die Kapazität der Bitleitung 68 und die Kapazität des Kondensators 54. Da die Kapazität der Bitleitung 68 mindestens zehnmal so groß ist wie die des Kondensators 54, kommt das Potential des Knotens 62 nach dem Lesen des Datenwerts näher an das Potential der Bitleitung 68 heran als das Potential vor dem Datenlesen.
Im Gegensatz zu einem allgemeinen DRAM weist die Speicherzelle nach der vorliegenden Erfindung jedoch die Ladungskompensationsschaltung 56 auf. Die Ladungskompensationsschaltung 56 beinhaltet den n-Kanal-MOS-Transistor 604, der mit dem Knoten 62 verbunden ist. Durch den Betrieb des n-Kanal-MOS-Transistors 604 kann die an die Wortleitung 66 anzulegende Spannung auf den Wert der Versorgungsspannung oder kleiner eingestellt werden, ohne die Spannung an der Wortleitung 66 anzuheben. Der Grund dafür wird im folgenden beschrieben.
Wenn der Datenwert "0" in der Speicherzelle 50 gespeichert ist, wird der n-Kanal-MOS-Transistor 604 eingeschaltet, und der n- Kanal-MOS-Transistor 604 zieht mit einer Steuerfähigkeit von 30 µA die Ladungen von dem Knoten 62 ab.
Wenn dagegen der Datenwert "1" in der Speicherzelle 50 gespeichert ist, ist der n-Kanal-MOS-Transistor 604 ausgeschaltet und zieht die Ladungen nicht von dem Knoten 62 ab.
Die Ladungskompensationseinheit 56 in der Speicherzelle 50 weist auch die Funktion auf, ob Ladungen am Knoten 62 zum Zeitpunkt des Datenlesens durch den n-Kanal-MOS-Transistor 604 abgezogen werden oder nicht. Diese Funktion ermöglicht es, Daten zu lesen, ohne vollständig den Ladungszustand des Kondensators 54 auf die Bitleitung 68 zu übertragen.
Zum Zeitpunkt des Lesens von Daten wird die Bitleitung 68 auf die Versorgungsspannung Vcc vorgeladen. Wenn der Datenwert "0" gelesen wird, werden die von der Bitleitung 68 über den n- Kanal-MOS-Transistor 52 zufließenden Ladungen von dem n-Kanal- MOS-Transistor 604 abgezogen, so dass auch wenn die Spannung der Wortleitung 66 nicht angehoben wird, die Spannung der Bitleitung 68 von der Versorgungsspannung Vcc in einem solchen Ausmaß abfällt, dass der Datenwert "0" erfasst werden kann. Eine Spannungsänderung am Knoten 62 wird dagegen auf eine kleine Abweichung von 0 V begrenzt, da der n-Kanal-MOS-Transistor 604 die Ladungen von dem Knoten 62 abzieht.
D. h. selbst wenn die Spannung an der Wortleitung 66 nicht angehoben ist, kann der Datenwert "0" gelesen werden. Der Datenwert kann ohne Zerstörung des Zustands des Datenwerts "0" auf die Bitleitung 68 ausgelesen werden.
Da sowohl die Spannung auf der Bitleitung 68 als auch die Spannung am Knoten 62 den Wert der Versorgungsspannung Vcc haben, bevor der Datenwert "1" gelesen wird, ändert sich die Spannung auf der Bitleitung 68 nicht, wenn der Datenwert "1" gelesen wird. Durch Zuordnen des Zustands, in dem sich die Spannung auf der Bitleitung 68 nicht ändert, zu dem Datenwert "1" kann der Datenwert "1" ausgelesen werden. Auch hier tritt keine Zerstörung des Datenwerts in Verbindung mit dem Lesen des Datenwerts auf.
Auf diese Weise werden Daten in die Speicherzelle 50 geschrieben und aus ihr gelesen, und der gespeicherte Datenwert kann ohne Zerstörung ausgelesen werden, ohne dass die Spannung an der Wortleitung 66 angehoben wird.
Es ist hinreichend, die untere Grenze für eine an die Wortleitung 66 angelegte Spannung so zu bestimmen, dass im Hinblick auf ein Zellverhältnis, das später beschrieben wird, die Stromsteuerfähigkeit des n-Kanal-MOS-Transistors 52 als Zugriffstransistor mindestens die Hälfte der Stromsteuerfähigkeit des n-Kanal-MOS-Transistors 664 als Treibertransistor beträgt (das Zellverhältnis ist 2).
Der Grund dafür, dass die p-Kanal-TFTs 582 und 602 für die Speicherzelle 50 verwendet werden, liegt darin, dass die p- Kanal-TFTs 582 und 602 auf den n-Kanal-MOS-Transistoren 584 und 604 gebildet werden können. Auch wenn die Fläche der n-Kanal- MOS-Transistoren 584 und 604 als Bulk-Transistoren größer ist als bei dem herkömmlichen DRAM, beträgt die Anzahl der Bulk- Transistoren in einer Speicherzelle 3. Somit kann die Speicherzelle im Vergleich zu einem Standard-SRAM verringert werden, das aus sechs Bulk-Transistoren aufgebaut ist.
Fig. 5A und 5B sind jeweils schematische Querschnitte einer herkömmlichen Speicherzelle bzw. einer Speicherzelle 50 unter dem Gesichtspunkt der Fläche, um einen Effekt einer Verringerung der Fläche der Speicherzelle 50 nach der ersten Ausführungsform zu verdeutlichen.
In der in Fig. 50 dargestellten Speicherzelle 50 sind die p- Kanal-TFTs 582 und 602 auf oberen Lagen der n-Kanal-MOS- Transistoren 584 und 604 ausgebildet, die als Bulk-Transistoren ausgebildet sind. In der Speicherzelle 50 kann ein Bulktransistorbildungsbereich um einen Betrag verkleinert werden, der der gegenüber der herkömmlichen in Fig. 5A dargestellten Speicherzelle verringerten Anzahl von Bulk-Transistoren entspricht, und demzufolge wird die Zellenfläche verringert.
In der Speicherzelle 50 nach der ersten Ausführungsform sind die Bulk-Transistoren als Transistoren eines Leitungstyps (n- Kanal-MOS-Transistoren) ausgebildet, so dass die Zellenfläche auch unter diesem Gesichtspunkt verringert wird.
Fig. 6A und 6B sind schematische Draufsichten jeweils auf einen Bulktransistorbildungsbereich in einer Speicherzelle eines 6- Transistor-SRAMs bzw. auf einen Bulktransistorbildungsbereich in der Speicherzelle 50 unter dem Gesichtspunkt der Fläche, um einen Effekt einer Verringerung der Fläche der Speicherzelle 50 nach der ersten Ausführungsform zu verdeutlichen.
Die in Fig. 6A dargestellte Speicherzelle des 6-Transistor- SRAM2 beinhaltet Transistoren mit zwei Leitungstypen, d. h. einen n-Kanal-MOS-Transistor und einen p-Kanal-MOS-Transistor, so dass in einem Substrat ein p-Wannenbereich, in dem der n-Kanal- MOS-Transistor gebildet wird, und ein n-Wannenbereich, in dem der p-Kanal-MOS-Transistor gebildet wird, erzeugt werden müssen. Die in Fig. 6B dargestellte Speicherzelle 50 dagegen ist nur aus dem n-Kanal-MOS-Transistor ausgebildet, so dass es nicht erforderlich ist, zwei Arten von Wannenbereichen bereitzustellen. Daher wird die Zellenfläche weiter verringert. Weiterhin kann als eines der Merkmale der Speicherzelle 50 das Zellverhältnis auf einen Wert nahe bei 1 (verhältnisfrei) eingestellt werden.
Das Zellverhältnis bezeichnet ein Verhältnis zwischen einer Stromsteuerfähigkeit der Treibertransistoren in den Speicherzellen (n-Kanal-MOS-Transistoren 702 und 704 in den Speicherzellen 700 bzw. 750 des in Fig. 12 bzw. 13 dargestellten SRAMs bzw. n-Kanal-MOS-Transistoren 584 und 604 in der in Fig. 2 dargestellten Speicherzelle 50) und den Zugriffstransistoren (n- Kanal-MOS-Transistoren 706 und 708 in den Speicherzellen 700 bzw. 750 des in Fig. 12 bzw. 13 dargestellten SRAMs bzw. n- Kanal-MOS-Transistor 52 in der in Fig. 2 dargestellten Speicherzelle 50). Zum Stabilisieren des Betriebs einer Speicherzelle wird das Zellenverhältnis in einem SRAM im allgemeinen auf zwei bis drei oder höher eingestellt. Das bedeutet, dass die Gateweite eines Treibertransistors größer ausgebildet ist als die eines Zugriffstransistors, um in einem SRAM ein vorbestimmtes Zellverhältnis sicherzustellen.
In der Speicherzelle 50 wird jedoch durch Bereitstellen des Kondensators 54 der Betrieb der Speicherzelle wie oben beschrieben stabilisiert. Daher ist es anders als bei einem SRAM nicht erforderlich, das Zellverhältnis auf zwei bis drei oder höher einzustellen, sondern das Zellverhältnis kann annähernd auf 1 eingestellt werden. Das kleinere Zellenverhältnis bedeutet, dass die Gateweite der Treibertransistoren im Vergleich mit einem herkömmlichen SRAM verringert werden können. Auch unter diesem Gesichtspunkt kann eine weitere Verringerung der Zellenfläche erzielt werden.
Wenn in der Speicherzelle 50 die Stabilität des Betriebs einer Speicherzelle betrachtet wird, ist es nicht erforderlich, ein Zellverhältnis so einzustellen wie bei einem SRAM. Zum weiteren Erhöhen der Betriebsstabilität ist es jedoch wünschenswert, ein bestimmtes Zellenverhältnis einzustellen.
Auch wenn oben der Aufbau unter Verwendung eines TFT in der Ladungskompensationsschaltung 56 beschrieben worden ist, kann eine Speicherzelle, mit der eine ähnliche Wirkung erzielt werden kann, auch durch Verwendung eines Widerstands mit einem hohen Widerstandswert anstelle des TFT verwirklicht werden.
Fig. 7 ist ein Schaltbild eines Aufbaus einer der Speicherzellen 50A mit einer Ladungskompensationsschaltung 56A, die anstelle der p-Kanal-TFTs 582 und 602 in der in Fig. 2 dargestellten Speicherzelle 50 Widerstände 3582 und 3602 mit hohem Widerstandswert beinhalten. Da der Schaltungsaufbau der Speicherzelle 50A abgesehen von den Widerständen 3582 und 3602 mit hohem Widerstandswert ähnlich ist wie der der Speicherzelle 50, wird seine Beschreibung an dieser Stelle nicht wiederholt.
In einem Zustand, in dem der Datenwert "0" in der Speicherzelle 50A gespeichert ist, hat mit Bezug auf Fig. 7 die Spannung an dem Knoten 62 den Wert 0 V, und die Spannung an Knoten 64 ist eine Versorgungsspannung. In der Speicherzelle 50A fließt ständig ein Strom von dem Versorgungsknoten 72 durch den Widerstand 3602 mit hohem Widerstandswert und den n-Kanal-MOS-Transistor 604. Wenn als Widerstand mit hohem Widerstandswert 3602 kein Widerstand mit einem hohen Widerstandswert verwendet wird, steigt in einer Zeitspanne, in der kein Datenlese/Schreibvorgang durchgeführt wird, ein Strom (im folgenden als "Bereitschaftsstrom" bezeichnet) an. Wenn ein Zustand betrachtet wird, in derif der Datenwert "1" in der Speicherzelle gespeichert ist, gilt die obige Beschreibung auch für den Widerstand mit hohem Widerstandswert 3582.
Wenn dagegen in dem Fall, in dem der Datenwert "0" in der Speicherzelle 50A gespeichert ist, der Widerstandswert des Widerstands mit hohem Widerstandswert 3582 zu groß ist, kann ein Leckstrom von dem n-Kanal-MOS-Transistor 584 an Knoten 64 nicht ignoriert werden, und die Spannung an Knoten 64 sinkt ab. In dem Fall, in dem der Datenwert "1" in der Speicherzelle 50A gespeichert ist, gilt die obige Beschreibung auch im Hinblick auf den Widerstand mit hohem Widerstandswert 3602 und dem Knoten 62.
Daher ist es erforderlich, über den Widerstand mit hohem Widerstandswert einen Strom zuzuführen, der zumindest ungefähr zehnmal so groß ist wie der Leckstrom, um den Zustand des Knotens 64 zu stabilisieren. Wenn angenommen wird, dass die Versorgungsspannung den Wert 2 V hat und der Leckstrom den Wert 1 × 10^-15 A, ist der Widerstandswert des Widerstands mit hohem Widerstandswert 3582 ein Wert von 2 × 1014 (Ohm) oder weniger geeignet, um dem Widerstand mit hohem Widerstandswert 3582 einen Strom von 1 × 10^-14 A zuzuführen, der zehnmal so groß ist wie der Leckstrom. Wenn der Datenwert "1" in der Speicherzelle 50A gespeichert ist, kann der Widerstandswert des Widerstands mit hohem Widerstandswert 3602 in ähnlicher Weise eingestellt werden wie oben beschrieben.
Die unteren Grenzen für die Widerstandswerte der Widerstände 3602 und 3582 mit hohem Widerstandswert werden entsprechend den Spezifikationen der Speicherkapazität der Halbleiterspeichervorrichtung, auf der die Speicherzelle 50A angebracht ist, und dem Bereitschaftsstrom bestimmt. Wenn die Speicherkapazität 4 M Bit (mega, "M" bezeichnet 106) beträgt, erhält man zum Verringern des Bereitschaftsstroms auf 10 µA einen Strom I, der durch den Widerstand mit hohem Widerstandswert jeder Speicherzelle fließt durch:

I = (10 × 10^-6 A) / (4 × 10^-6 Bit) = 2,5 × 10^-12 A.
Da die Versorgungsspannung 2 V beträgt, ergeben sich die Widerstandswerte der Widerstände mit hohem Widerstandswert 3602 und 3582 zu

R = 2 V/(2,5 × 10^-12 A) = 8 × 10^-11 Ω
Unter den oben beschriebenen Bedingungen ergibt sich daraus, dass die Widerstandswerte der Widerstände mit hohem Widerstandswert 3602 und 3582 in einem Bereich von 8 × 10^-11 Ω bis 2 × 10^-14 Ω liegen können.
Wie oben beschrieben, wird die Halbleiterspeichervorrichtung nach der ersten Ausführungsform durch Verwendung einer Speicherzelle eines herkömmlichen DRAM als Grundlage und durch Aufbauen der Ladungskompensationsschaltung unter Verwendung eines p-Kanal-TFTs oder eines Widerstands mit hohem Widerstandswert gebildet. Demzufolge kann eine Speicherzelle realisiert werden, die anders als ein herkömmliches DRAM keine Auffrischvorgänge erfordert und deren Zellgröße im Vergleich zu einem herkömmlichen SRAM verringert ist.
Eine Halbleiterspeichervorrichtung 110 nach einer zweiten Ausführungsform unterscheidet sich von der Halbleiterspeichervorrichtung 10 nach der ersten Ausführungsform im Hinblick auf den Aufbau einer Ladungskompensationsschaltung in einer Speicherzelle. Ein p-Kanal-MOS-Transistor desselben Leitungstyps wie ein Bulk-Transistor in der Leitungskompensationseinrichtung wird als Zugriffstransistor verwendet.
Der allgemeine Aufbau der Halbleitervorrichtung 110 nach der zweiten Ausführungsform ist derselbe wie bei der in Fig. 1 dargestellten Halbleitervorrichtung 10 nach der ersten Ausführungsform, so dass seine Beschreibung an dieser Stelle nicht wiederholt wird.
Fig. 8 ist ein Schaltbild des Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung 110 in einem Speicherzellenfeld 36 in einer Matrix angeordnet sind. Wie in Fig. 8 dargestellt, sind für eine Speicherzelle 150 in einem Speicherzellenfeld 36 der Halbleiterspeichervorrichtung 110 anstelle des n-Kanal-MOS-Transistors 52 und der Ladungskompensationsschaltung 56 der Speicherzelle 50 der Halbleitervorrichtung 10 nach der ersten Ausführungsform ein p-Kanal-MOS-Transistor 152 und eine Ladungskompensationsschaltung 156 bereitgestellt. Die Ladungskompensationsschaltung 156 beinhaltet Inverter 158 und 160 sowie Knoten 62 und 64. Der Inverter 158 ist aus einem p- Kanal-MOS-Transistor 1582 und einem n-Kanal-TFT 1584 gebildet und der Inverter 160 aus einem p-Kanal-MOS-Transistor 1602 und einem n-Kanal-TFT 1604.
Da die Funktion des Kondensators 54 und die Verbindungsanordnungen der Knoten 62 und 64 in der Speicherzelle 150 dieselben sind wie bei der ersten Ausführungsform, wird ihre Beschreibung an dieser Stelle nicht wiederholt.
Das Gate des p-Kanal-MOS-Transistors 152 ist mit der Wortleitung 66 verbunden, und Drain und Source sind jeweils mit der Bitleitung 68 und dem Kondensator 54 verbunden. Der p-Kanal- MOS-Transistor 152 wird von der Wortleitung 66 gesteuert, auf der die Spannung nur dann 0 V wird, wenn Daten geschrieben oder gelesen werden. Damit wird er nur dann eingeschaltet, wenn Daten geschrieben oder gelesen werden, und zu jeder anderen Zeit ist er ausgeschaltet.
Der Grund dafür, dass in der zweiten Ausführungsform ein p- Kanal-MOS-Transistor 152 als Zugriffstransistor verwendet wird, liegt darin, dass es wie in der ersten Ausführungsform durch Aufbauen der Speicherzelle 150 mit Bulk-Transistoren einer Art nicht erforderlich ist, zwei Arten von Wannenbereichen bereitzustellen, und dementsprechend kann die Zellenfläche verringert werden.
Jeder der n-Kanal-TFTs 1584 und 1604 ist ein Widerstandselement mit Schaltfunktion aus polykristallinem Polysilizium, das ein hochohmiges Element ist mit einem AUS-Widerstand im Bereich von TΩ (Teraohm) und einem EIN-Widerstand im Bereich von GΩ (Gigaohm).
Das Gate des n-Kanal-TFTs 1584 ist mit dem Knoten 62 verbunden, das Drain mit dem Knoten 64 und die Source mit dem Masseknoten 74. Das Gate des p-Kanal-MOS-Transistors 1582 ist mit dem Knoten 62 verbunden, die Source mit dem Versorgungsknoten 72 und das Drain mit Knoten 64.
Das Gate des n-Kanal-TFTs 1604 ist mit dem Knoten 64 verbunden, das Drain mit dem Knoten 62 und die Source mit dem Masseknoten 74. Das Gate des p-Kanal-MOS-Transistors 1602 ist mit dem Knoten 64 verbunden, die Source mit dem Versorgungsknoten 72 und das Drain mit Knoten 62.
In der Speicherzelle 150 wird ein Leckstrom des Kondensators 54 durch eine Verriegelungsfunktion kompensiert, die durch den aus dem p-Kanal-MOS-Transistor 1582 und dem n-Kanal-TFT 1584gebildeten Inverter 158 und den aus dem p-Kanal-MOS-Transistor 1602 und dem n-Kanal-TFT-1604 verwirklicht wird, und der gespeicherte Datenwert wird ohne Durchführen von Auffrischvorgängen gehalten. Im folgenden wird der Betrieb der Speicherzelle 150 beschrieben.
Der Betrieb und die Zustände der Bitleitung 68 und des Kondensators 54 in einem Datenschreibvorgang sind dieselben wie bei der ersten Ausführungsform. In einem Datenlesevorgang wird die Wortleitung 66 durch Anlegen einer Spannung von 0 V aktiviert. In einem Bereitschaftszustand, in dem keine Daten gelesen oder geschrieben werden, wird an die Wortleitung 66 eine Versorgungsspannung angelegt.
Durch Anlegen einer Spannung Vcc von der Bitleitung 68 über den p-Kanal-MOS-Transistor 152 zu dem Knoten 62 wird der p-Kanal- MOS-Transistor 1582 ausgeschaltet und der n-Kanal-TFT 1584 eingeschaltet. Daher wird der Knoten 64 durch den n-Kanal-TFT 1584 auf L-Pegel heruntergezogen. Danach wird der Datenschreibvorgang als beendet angesehen, die Versorgungsspannung an die Wortleitung 66 angelegt und der p-Kanal-MOS-Transistor 152 ausgeschaltet.
Wenn der Knoten 64 den L-Pegel annimmt, wird der p-Kanal-MOS- Transistor 1602 eingeschaltet und der n-Kanal-TFT 1604 ausgeschaltet. Dadurch wird Knoten 62 durch den p-Kanal-MOS- Transistor 1602 stark nach oben gezogen, erreicht unmittelbar den H-Pegel und wird verriegelt.
Der n-Kanal-TFT 1584 hat aufgrund der Eigenschaften eines TFT eine schlechte Stromsteuerfähigkeit. Daher benötigt der n- Kanal-TFT 1584 einige Zeit, um den Knotens 64 herabzuziehen. Demzufolge dauert es einige Zeit, bis der Knoten 62 durch den p-Kanal-MOS-Transistor 1602 auf H-Pegel verriegelt wird. Während der Übergangsperiode hält der Kondensator 54 Ladungen.
Nach Beendigung des Herabziehens des Knotens 64 durch den n- Kanal-TFT 1584 ist der Knoten 62 vollständig verriegelt.
Der AUS-Widerstandswert des n-Kanal-TFTs 1604 liegt in der Größenordnung von TΩ und der Strom im ausgeschalteten Zustand ist hinreichend kleiner als der Leckstrom des Kondensators 54, so dass die oben beschriebene Verriegelungsfunktion verwirklicht wird.
Auch wenn Ladungen aus irgendeinem Grund vom Kondensator 54 abfließen, werden diese Ladungen durch den p-Kanal-MOS-Transistor 1602 kompensiert, und der Datenwert "1" wird gehalten, ohne dass Auffrischvorgänge erforderlich sind.
Beim Schreiben des Datenwerts "0" sind die Vorgänge und Zustände der Bitleitung 68 und des Kondensators 54 dieselben wie bei der ersten Ausführungsform. Die Vorgänge und Zustände der Wortleitung 66 und des p-Kanal-MOS-Transistors 152 sind dieselben wie beim Schreiben des Datenwerts "1".
Wenn die Ladungen von dem Kondensator 54 abgezogen werden, erhält der Knoten 62 den L-Pegel, der p-Kanal-MOS-Transistor 1582 wird eingeschaltet und der n-Kanal-TFT 1584 ausgeschaltet. Daher wird der Knoten 64 durch den p-Kanal-MOS-Transistor 1582 stark nach oben gezogen. Anschließend wird der Datenschreibvorgang als beendet angesehen, der Wortleitung 66 die Versorgungsspannung zugeführt und der p-Kanal-MOS-Transistor 152 ausgeschaltet.
Wenn der Knoten 64 den H-Pegel annimmt, wird der p-Kanal-MOS- Transistor 1602 ausgeschaltet und der n-Kanal-TFT 1604 eingeschaltet. Der n-Kanal-TFT 1604 hat aufgrund der Eigenschaften eines TFT eine geringe Treiberfähigkeit. Der n-Kanal-TFT 1604 benötigt einige Zeit, um vollständig eingeschaltet zu werden. Während der Übergangsperiode hält der Kondensator 54 den Zustand nach dem Entladen. Wenn der n-Kanal-TFT 1604 vollständig eingeschaltet ist, ist der Knoten 62 vollständig verriegelt.
Auch wenn aus irgendeinem Grund Ladung von dem Kondensator 54 abfließt, wird der Knoten 62 durch den n-Kanal-TFT 1604 auf L- Pegel gehalten, und der Speicherdatenwert mit L-Pegel wird gehalten, ohne dass Auffrischvorgänge erforderlich sind.
Da der Lesevorgang der gespeicherten Daten derselbe ist wie in der ersten Ausführungsform, wird seine Beschreibung an dieser Stelle nicht wiederholt. Auf diese Weise wird der Speicherdatenwert der Speicherzelle 150 gelesen/geschrieben.
Für die Speicherzelle 150 werden die n-Kanal-TFTs 1584 und 1604 aus einem ähnlichen Grund verwendet, aus dem in der ersten Ausführungsform die p-Kanal-TFTs 582 und 602 verwendet werden. Insbesondere können die n-Kanal-TFTs 1584 und 1604 auf oberen Lagen der p-Kanal-MOS-Transistoren 582 und 602 gebildet werden. Auch wenn die Fläche der p-Kanal-MOS-Transistoren 582 und 602 als Bulk-Transistoren verglichen mit einem herkömmlichen DRAN ansteigt, beträgt die Anzahl von Bulk-Transistoren in einer Speicherzelle 3, so dass die Zellenfläche im Vergleich mit einem aus sechs Bulk-Transistoren aufgebauten Standard-SRAM verringert werden kann.
Auch wenn in der Speicherzelle 150 zum weiteren Reduzieren der Zellenfläche der p-Kanal-MOS-Transistor 152 als Zugriffstransistor verwendet wird, kann in ähnlicher Weise wie bei der ersten Ausführungsform auch ein n-Kanal-MOS-Transistor als Zugriffstransistor verwendet werden. In diesem Fall entfällt der Effekt der Verringerung der Zellenfläche, der durch den Aufbau der Speicherzelle durch eine Art des Wannenbereichs erreicht wird. Es wird jedoch der Effekt der Verringerung der Zellenfläche durch Verringerung der Anzahl von Bulk-Transistoren im Vergleich mit einem 6-Transistor-SRAM erzielt.
Wie oben beschrieben, wird die Halbleiterspeichervorrichtung 110 nach der zweiten Ausführungsform unter Verwendung der Speicherzelle eines herkömmlichen DRAM als Grundlage und durch Aufbau einer Ladungskompensationsschaltung 156 unter Verwendung eines n-Kanal-TFTs aufgebaut, so dass eine Speicherzelle verwirklicht werden kann, die im Gegensatz zu einem herkömmlichen DRAM keine Auffrischvorgänge erfordert und deren Zellengröße im Vergleich mit einem herkömmlichen SRAN verringert ist.
Eine Halbleiterspeichervorrichtung 210 einer dritten Ausführungsform unterscheidet sich in dem Aufbau einer Ladungskompensationsschaltung in einer Speicherzelle von denjenigen der Halbleiterspeichervorrichtungen 10 und 110 der ersten bzw. zweiten Ausführungsform.
Ein allgemeiner Aufbau der Halbleiterspeichervorrichtung 201 nach der dritten Ausführungsform ist derselbe wie der in Fig. 1 dargestellte Aufbau der Halbleiterspeichervorrichtung 10 nach der ersten Ausführungsform, so dass seine Beschreibung nicht wiederholt wird.
Fig. 9 ist ein Schaltbild des Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung 210 in einem Speicherzellenfeld als Matrix angeordnet sind. Wie in Fig. 9 dargestellt, ist für eine Speicherzelle 250 in dem Speicherzellenfeld 36 der Halbleiterspeichervorrichtung 210 anstelle der Ladungskompensationsschaltung 56 der Speicherzelle 50 der Halbleiterspeichervorrichtung 10 nach der ersten Ausführungsform eine Ladungskompensationsschaltung 256 bereitgestellt. Die Ladungskompensationsschaltung 256 beinhaltet Inverter 258 und 260 sowie Knoten 62 und 64. Der Inverter 258 ist aus einem p-Kanal- TFT 2582 und aus einem n-Kanal-TFT 2584 aufgebaut und der Inverter 260 aus einem p-Kanal-TFT 2602 und aus einem n-Kanal-TFT 2604.
Da der Aufbau und die Funktion des n-Kanal-MOS-Transistors 52 und des Kondensators 54 und die Verbindungsanordnungen der Knoten 62 und 64 als von der Ladungskompensationsschaltung 256 verschiedene Teile in der Speicherzelle 250 dieselben sind wie bei der ersten Ausführungsform, wird ihre Beschreibung an dieser Stelle nicht wiederholt.
Jeder der p-Kanal-TFTs 2582 und 2602 und der n-Kanal-TFTs 2584 und 2604 ist ein Widerstandselement mit Speicherfunktion aus polykristallinem Polysilizium, das ein hochohmiges Element ist mit einem AUS-Widerstandswert im Bereich von TΩ (Teraohm) und einem EIN-Widerstandswert im Bereich von GΩ (Gigaohm).
Das Gate des p-Kanal-TFTs 2582 ist mit dem Knoten 62 verbunden, die Source mit dem Versorgungsknoten 72 und das Drain mit dem Knoten 64. Das Gate des n-Kanal-MOS-TFTs 2584 ist mit dem Knoten 62 verbunden, das Drain mit dem Knoten 64 und die Source mit dem Masseknoten 74.
Das Gate des p-Kanal-TFTs 2602 ist mit dem Knoten 64 verbunden, die Source mit dem Versorgungsknoten 72 und das Drain mit dem Knoten 62. Das Gate des n-Kanal-MOS-TFTs 2604 ist mit dem Knoten 64 verbunden, das Drain mit dem Knoten 62 und die Source mit dem Masseknoten 74.
In der Speicherzelle 250 wird ein Leckstrom des Kondensators 54 durch eine Verriegelungsfunktion kompensiert, die durch den aus dem p-Kanal-TFT 2582 und dem n-Kanal-TFT 2584 gebildeten Inverter 258 und den aus dem p-Kanal-TFT 2602 und dem n-Kanal-TFT 2604 verwirklicht wird, und der gespeicherte Datenwert wird ohne Durchführen von Auffrischvorgängen gehalten. Im folgenden wird der Betrieb der Speicherzelle 150 beschrieben.
Da die Ladungskompensationsschaltung 256 in der dritten Ausführungsform nur aus TFTs gebildet wird, wird für eine Zeitspanne von dem Einschalten des n-Kanal-MOS-Transistors 52 bis zu dem Zeitpunkt, in dem der Knoten 62 durch die Inverter 258 und 260 vollständig verriegelt ist, etwa die doppelte Zeit gebraucht wie bei der ersten und zweiten Ausführungsform. Für die Zeit in der Größenordnung, wie sie zum Ein/Ausschalten der TFTs erforderlich ist, kann der Kondensator 54 die Ladungen jedoch hinreichend halten.
Wie in der ersten Ausführungsform beschrieben, ist der Strom durch einen TFT in eingeschaltetem Zustand hinreichend höher als der Leckstrom des Kondensators, und der Strom in ausgeschaltetem Zustand ist hinreichend klein. Daher kann die Verriegelungsfunktion auch dann verwirklicht werden, wenn die Ladungskompensationsschaltung 256 nur aus TFTs aufgebaut ist.
Da der Lesevorgang für den gespeicherten Datenwert derselbe ist wie bei der ersten Ausführungsform, wird seine Beschreibung an dieser Stelle nicht wiederholt.
In der Speicherzelle 250 ist mit dem n-Kanal-MOS-Transistor 52 der Anzahl von Bulk-Transistoren 1. Verglichen mit einem aus sechs Bulk-Transistoren aufgebauten Standard-SRAM kann die Zellenfläche stark verringert werden. Wie oben beschrieben, wird die Halbleiterspeichervorrichtung 210 nach der dritten Ausführungsform unter Verwendung der Speicherzelle eines herkömmlichen DRAM als Grundlage und durch Aufbau einer Ladungskompensationsschaltung 156 unter Verwendung eines p-Kanal-TFTs und eines n-Kanal-TFTs aufgebaut, so dass eine Speicherzelle verwirklicht werden kann, die im Gegensatz zu einem herkömmlichen DRAM keine Auffrischvorgänge erfordert und deren Zellengröße im Vergleich mit einem herkömmlichen SRAM verringert ist.
Eine Halbleiterspeichervorrichtung 310 nach einer vierten Ausführungsform beinhaltet eine Speicherzelle mit einem ähnlichen wie die Speicherzelle 50 in der Halbleiterspeichervorrichtung 10 nach der ersten Ausführungsform, außer dass der n-Kanal-MOS- Transistor 604 in der Ladungskompensationsschaltung 56 nicht bereitgestellt ist.
Ein allgemeiner Aufbau einer Halbleiterspeichervorrichtung 310 nach der vierten Ausführungsform ist derselbe wie der der in Fig. 1 dargestellten Halbleiterspeichervorrichtung 10 nach der ersten Ausführungsform, so dass seine Beschreibung an dieser Stelle nicht wiederholt wird.
Fig. 10 ist ein Schaltbild des Aufbaus einer der Speicherzellen, die in der Halbleiterspeichervorrichtung 310 in dem Speicherzellenfeld 36 als Matrix angeordnet sind. Wie in Fig. 10 dargestellt, ist für eine Speicherzelle 350 in dem Speicherzellenfeld 36 der Halbleiterspeichervorrichtung 310 anstelle der Ladungskompensationsschaltung 56 der Speicherzelle 50 der Halbleiterspeichervorrichtung 10 nach der ersten Ausführungsform eine Ladungskompensationsschaltung 356 bereitgestellt. Die Ladungskompensationsschaltung 356 hat einen ähnlichen Aufbau wie die Ladungskompensationsschaltung 56 nach der ersten Ausführungsform, außer dass der n-Kanal-MOS-Transistor 604 nicht bereitgestellt ist. Da der Aufbau der Ladungskompensationsschaltung 356 ansonsten derselbe ist wie der der Ladungskompensationsschaltung 56, wird seine Beschreibung an dieser Stelle nicht wiederholt.
Da der Aufbau und die Funktion des n-Kanal-MOS-Transistors 52 und des Kondensators 54 und die Verbindungsanordnungen der Knoten 62 und 64 als von der Ladungskompensationsschaltung 356 verschiedene Teile in der Speicherzelle 250 dieselben sind wie bei der ersten Ausführungsform, wird ihre Beschreibung an dieser Stelle nicht wiederholt.
In der Speicherzelle 350 wird ein Leckstrom des Kondensators 54 durch eine Verriegelungsfunktion kompensiert, die durch den p- Kanal-TFT 602 und den aus dem p-Kanal-TFT 582 und dem n-Kanal- MOS-Transistor 584 aufgebauten Inverter 58 erzielt wird, und der gespeicherte Datenwert wird ohne Durchführen von Auffrischvorgängen gehalten.
Im folgenden wird der Betrieb der Speicherzelle 350 beschrieben.
Die Vorgänge und Zustände der Bitleitungen 68, der Wortleitung 66, des n-Kanal-MOS-Transistors 52 und des Kondensators 54 beim Vorgang des Schreibens eines Datenwerts "1" sind dieselben wie bei der ersten Ausführungsform.
Durch Anlegen einer Spannung Vcc von der Bitleitung 68 über den n-Kanal-MOS-Transistor 52 zu dem Knoten 62 wird der p-Kanal- MOS-TFT 582 ausgeschaltet und der n-Kanal-MOS-Transistor 584 eingeschaltet. Daher wird der Knoten 64 durch den n-Kanal-MOS- Transistor 584 stark heruntergezogen und nimmt unmittelbar den L-Pegel an. Danach wird der Datenschreibvorgang als beendet angesehen, die Wortleitung 66 deaktiviert und der p-Kanal-MOS- Transistor 152 ausgeschaltet.
Wenn der Knoten 64 den L-Pegel annimmt, wird der p-Kanal-TFT 602 eingeschaltet. Der p-Kanal-TFT 602 hat aufgrund der Eigenschaften eines TFT eine geringe Treiberfähigkeit der p-Kanal- TFT 602 benötigt einige Zeit, um vollständig eingeschaltet zu werden. Während der Übergangsperiode hält der Kondensator 54 den Zustand nach dem Entladen. Wenn der der p-Kanal-TFT 602 vollständig eingeschaltet ist, ist der Knoten 62 vollständig verriegelt.
Auch wenn aus irgendeinem Grund Ladung von dem Kondensator 54 abfließt, wird der Knoten 62 durch den p-Kanal-TFT 602 auf H- Pegel gehalten, und der Speicherdatenwert mit H-Pegel wird gehalten, ohne dass Auffrischvorgänge erforderlich sind.
Die Vorgänge und Zustände der Bitleitungen 68, der Wortleitung 66, des n-Kanal-MOS-Transistors 52 und des Kondensators 54 beim Vorgang des Schreibens eines Datenwerts "0" sind dieselben wie bei der ersten Ausführungsform.
Wenn die Ladungen von dem Kondensator 54 abgezogen werden, erhält der Knoten 62 den L-Pegel, der p-Kanal-TFT 582 wird eingeschaltet und der n-Kanal-MOS-Transistor 584 ausgeschaltet. Daher wird der Knoten 64 durch den p-Kanal-TFT 582 nach oben gezogen. Anschließend wird der Datenschreibvorgang als beendet angesehen, die Wortleitung 66 deaktiviert und der p-Kanal-MOS- Transistor 152 ausgeschaltet.
Wenn der Knoten 64 den H-Pegel annimmt, wird der p-Kanal-MOS- TFT 602 ausgeschaltet. Da die Ladungskompensationsschaltung 356 in diesem Fall keinen n-Kanal-MOS-Transistor zum starken Verriegeln des Knotens 62 auf L-Pegel aufweist, kann durch den Strom durch den p-Kanal-TFT 602 in ausgeschaltetem Zustand ein Leckstrom durch den Kondensator 54 auftreten. Da jedoch der AUS-Widerstandswert des p-Kanal-TFT 602 im Bereich von TΩ (Teraohm) liegt und der Strom durch den p-Kanal-TFT 602 in ausgeschaltetem Zustand hinreichend kleiner ist als der Leckstrom, der einen Einfluss auf den Ladungszustand des Kondensators 54 ausübt, wird der Knoten 62 auf L-Pegel verriegelt, ohne dass der n-Kanal-MOS-Transistor 604 bereitgestellt ist.
Da der grundlegende Vorgang des Lesens des gespeicherten Datenwerts derselbe ist wie bei der ersten Ausführungsform, wird seine Beschreibung an dieser Stelle nicht wiederholt. Für die Ladungskompensationsschaltung 356 nach der vierten Ausführungsform ist der in der ersten Ausführungsform vorhandene n-Kanal- MOS-Transistor 604 in der Ladungskompensationsschaltung 56 nicht bereitgestellt, so dass die Ladungskompensationsschaltung 356 nicht den Effekt erzielt, wie in der ersten Ausführungsform beschrieben die Ladungen durch den n-Kanal-MOS-Transistor 604 abzuziehen. In der vierten Ausführungsform kann daher die Spannung der Wortleitung 66 nicht wie in der ersten Ausführungsform verringert werden. In der Halbleiterspeichervorrichtung 310 wird in einer ähnlichen Weise wie bei einem allgemeinen DRAM eine durch Anheben der Versorgungsspannung erzielte Spannung der Wortleitung 66 zugeführt.
Auf diese Weise wird der Speicherdatenwert der Speicherzelle 350 gelesen/geschrieben.
In der Speicherzelle 350 ist die Anzahl der Bulk-Transistoren zwei, so dass die Zellenfläche im Vergleich zu einem aus sechs Bulk-Transistoren gebildeten Standard-SRAM stark verringert werden kann.
Auch wenn das nicht dargestellt ist, kann anstelle des n-Kanal- MOS-Transistors 584 in der Ladungskompensationsschaltung 356 auch ein n-Kanal-TFT verwendet werden. In diesem Fall kann die Anzahl der Bulk-Transistoren weiter um 1 verringert und eine weitere Verringerung der Zellenfläche verwirklicht werden.
Wie oben beschrieben, wird die Halbleiterspeichervorrichtung 310 nach der zweiten Ausführungsform unter Verwendung der Speicherzelle eines herkömmlichen DRAM als Grundlage und durch Aufbau einer Ladungskompensationsschaltung 356 unter Verwendung eines o-Kanal-TFTs aufgebaut, so dass eine Speicherzelle verwirklicht werden kann, die im Gegensatz zu einem herkömmlichen DRAM keine Auffrischvorgänge erfordert und deren Zellengröße im Vergleich mit einem herkömmlichen SRAM verringert ist.
Auch wenn in der ersten bis vierten Ausführungsform ein Kapazitätselement mit dem als Zugriffstransistor verwendeten n-Kanal- MOS-Transistor 52 verbunden ist, kann das Kapazitätselement z. B. auch für den Knoten 64 bereitgestellt sein, wenn die Stromsteuerfähigkeit des in Fig. 2 dargestellten n-Kanal-MOS- Transistors 604 hoch ist (wenn das Zellverhältnis zwischen den n-Kanal-MOS-Transistoren 604 und 582 größer als 2 ist).

Claims

1. Halbleiterspeichervorrichtung (10, 110, 210, 310) mit
einem Speicherzellenfeld (36), das eine Mehrzahl von Speicherzellen (50, 50A, 150, 250, 350) beinhaltet, die in einer Matrix angeordnet sind; und
einer Mehrzahl von Wortleitungen (66) und einer Mehrzahl von Bitleitungen(68), die jeweils entsprechend den Zeilen bzw. Spalten der Speicherzellen angeordnet sind;
wobei jede der Speicherzellen aus der Mehrzahl von Speicherzellen (50, 50A, 150, 250, 350) beinhaltet:
ein Kapazitätselement (54) zum Halten von Ladungen entsprechend einem Logikpegel von 1-Bit-Daten einer als binäre Information dargestellten gespeicherten Information;
einen Zugriffstransistor (52, 152), der durch eine an die Wortleitung (66) angelegte Spannung gesteuert wird, zum Übertragen der Ladungen zwischen der Bitleitung (68) und dem Kapazitätselement (54); und
einer Ladungskompensationsschaltung (56, 56A, 156, 256, 356) zum Kompensieren von Ladungen, die entsprechend dem Logikpegel der Daten von dem Kapazitätselement (54) abflossen sind.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Ladungskompensationsschaltung (56, 56A, 156, 256, 356) zwischen dem Kapazitätselement (54) und dem Zugriffstransistor (52, 152) angeschlossen ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der die Ladungskompensationsschaltung (56, 156, 256) beinhaltet:
einen ersten Inverter (58, 158, 258), dessen Eingangsknoten mit einem Speicherknoten (62) verbunden ist, der zwischen dem Kapazitätselement (54) und dem Zugriffstransistor (52, 152) bereitgestellt ist;
einen zweiten Inverter (60, 160, 260), dessen Eingangsknoten mit einem Ausgangsknotenknoten (64) des ersten Inverters (58, 158, 258) verbunden ist und dessen Ausgangsknoten mit dem Speicherknoten (62) verbunden ist.

4. Halbleiterspeichervorrichtung nach Anspruch 3, bei der der Speicherknoten (62) eine Kapazität aufweist, die größer ist als eine Kapazität des Ausgangsknotenknotens (64) des ersten Inverters (58, 158, 258).

5. Halbleiterspeichervorrichtung nach Anspruch 4, bei der die Kapazität des Speicherknotens (62) mindestens fünf mal so groß ist wie die Kapazität des Ausgangsknotenknotens (64) des ersten Inverters (58, 158, 258).

6. Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, bei der ein in dem ersten und in dem zweiten Inverter (58, 60, 158, 160, 258, 260) enthaltener Transistor ein Transistor von demselben Leitungstyp ist wie der Zugriffstransistor (52, 152).

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 6, bei der
der Zugriffstransistor (52) ein erster n-Kanal-MOS- Transistor ist und
sowohl der erste als auch der zweite Inverter (58, 60) beinhalten:
ein Widerstandselement aus polykristallinem Polysilizium, dessen eines Ende mit einem Versorgungsknoten (72) und dessen anderes Ende mit einem Ausgangsknoten verbunden ist, und einen zweiten n-Kanal-MOS-Transistor (584, 604), dessen Drain mit dem Ausgangsknoten und dessen Source mit einem Masseknoten (74) verbunden ist.

8. Halbleiterspeichervorrichtung nach Anspruch 7, bei der eine Stromsteuerfähigkeit des zweiten n-Kanal-MOS-Transistor (584, 604) in einem Bereich von einer Stromsteuerfähigkeit des ersten n-Kanal-MOS-Transistors (52) bis einschließlich einer Stromsteuerfähigkeit mit dem doppelten Wert derjenigen des ersten n- Kanal-MOS-Transistors (52) liegt.

9. Halbleiterspeichervorrichtung nach Anspruch 7 oder 8, bei der das Widerstandselement aus einem p-Kanal-Dünnfilmtransistor (582, 602) gebildet ist.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 7 bis 9, bei der die Kapazität des Speicherknotens (62) mindestens zwanzig mal so groß ist wie die Kapazität des Ausgangsknotenknotens (64) des ersten Inverters (58).

11. Halbleiterspeichervorrichtung nach einem der Ansprüche 7 bis 10, bei der das Widerstandselement einen Strom liefern kann, der mindestens zehn mal so groß ist wie ein Leckstrom des Speicherknotens (62).

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 7 bis 11, bei der beim Datenlesen aus jeder der Speicherzellen aus der Mehrzahl von Speicherzellen (50)
eine Bitleitung (68), die der jeweiligen Speicherzelle aus der Mehrzahl von Speicherzellen (50) entspricht, auf eine Versorgungsspannung vorgeladen wird und
eine Spannung, die kleiner oder gleich der Versorgungsspannung ist, an eine Wortleitung (66) angelegt wird, die der jeweiligen Speicherzelle aus der Mehrzahl von Speicherzellen (50) entspricht.

13. Halbleiterspeichervorrichtung nach Anspruch 12, bei der die Spannung, die an die Wortleitung (66) angelegt ist, die der jeweiligen Speicherzelle aus der Mehrzahl von Speicherzellen (50) entspricht, so eingestellt wird, dass eine Stromsteuerfähigkeit des Zugriffstransistors 52 größer gleich der halben Stromsteuerfähigkeit des zweiten n-Kanal-MOS-Transistors (584, 604) wird.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 6, bei der
der Zugriffstransistor (152) ein erster p-Kanal-MOS- Transistor ist und
sowohl der erste als auch der zweite Inverter (158, 160) beinhalten:
einen zweiten p-Kanal-MOS-Transistor (1582, 1602), dessen Source mit einem Versorgungsknoten (72) und dessen Drain mit einem Ausgangsknoten verbunden ist, und
ein Widerstandselement aus polykristallinem Polysilizium, dessen eines Ende mit dem Ausgangsknoten und dessen anderes Ende mit einem Masseknoten (74) verbunden ist.

15. Halbleiterspeichervorrichtung nach Anspruch 14, bei der das Widerstandselement aus einem n-Kanal-Dünnfilmtransistor (1584, 1604) gebildet ist.

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 5, bei der sowohl der erste als auch der zweite Inverter (258, 260) beinhalten:
ein erstes Widerstandselement (2582, 2602) aus polykristallinem Polysilizium, dessen eines Ende mit einem Versorgungsknoten (72) und dessen anderes Ende mit einem Ausgangsknoten verbunden ist, und
ein zweites Widerstandselement (2584, 2604) aus polykristallinem Polysilizium, dessen eines Ende mit dem Ausgangsknoten und dessen anderes Ende mit einem Masseknoten (74) verbunden ist.

17. Halbleiterspeichervorrichtung nach Anspruch 16, bei der das erste Widerstandselement (2582, 2602) aus einem p-Kanal- Dünnfilmtransistor und das zweite Widerstandselement (2584, 2604) aus einem n-Kanal-Dünnfilmtransistor gebildet ist.

18. Halbleiterspeichervorrichtung nach Anspruch 2, bei der
der Zugriffstransistor (52) ein erster n-Kanal-MOS- Transistor ist;
die Ladungskompensationsschaltung (356) beinhaltet:
einen Inverter (58), dessen Eingangsknoten mit einem Speicherknoten (62) verbunden ist, der zwischen dem Kapazitätselement (54) und dem Zugriffstransistor (52) bereitgestellt ist, und
ein erstes Widerstandselement (602) aus polykristallinem Polysilizium, dessen eines Ende mit einem Versorgungsknoten (72) und dessen anderes Ende mit dem Speicherknoten (62) verbunden ist, und der entsprechend einem von einem Ausgangsknoten (64) des Inverters (58) ausgegebenen Signal einen elektrischen Strom von dem Versorgungsknoten (72) zu dem Speicherknoten (62) schaltet;
und der Inverter (58) beinhaltet:
ein zweites Widerstandselement (582) aus polykristallinem Polysilizium, dessen eines Ende mit einem Versorgungsknoten (72) und dessen anderes Ende mit dem Ausgangsknoten (64) verbunden ist, und
einen zweiten n-Kanal-MOS-Transistor (584), dessen Drain mit dem Ausgangsknoten (64) und dessen Source mit einem Masseknoten (74) verbunden ist.

19. Halbleiterspeichervorrichtung nach Anspruch 18, bei der sowohl das erste als auch das zweite Widerstandselement (582, 602) aus einem p-Kanal-Dünnfilmtransistor gebildet ist.