DE4001340C2 - Leseverstärkertreiberanlage, Verfahren zum Betreiben einer Leseverstärkertreiberanlage und Kapazitätseinrichtung zur Benutzung in einer Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Leseverstärkertreiber­ anlage, ein Verfahren zum Betreiben einer Leseverstärkertreiberanlage und auf eine Kapazitätseinrichtung zur Benutzung in einer Halbleiterspei­ chereinrichtung. Insbesondere bezieht sich die Erfindung auf eine Anordnung zum Vorsehen einer schnellen Lesetätig­ keit, bei der ein Auslesepotential, das beim Auswählen einer Wortleitung auf einer Bitleitung erscheint, erfaßt und ver­ stärkt wird, wobei eine elektrostatische Kapazitätseinrich­ tung benutzt wird.

Fig. 1 ist eine Darstellung, die beispielhaft eine schema­ tische Anordnung eines gesamten Ausleseabschnittes in einem dynamischen Direktzugriffsspeicher zeigt. Wie in Fig. 1 gezeigt ist, weist der dynamische Direktzugriffsspeicher die folgenden Bestandteile auf: ein Speicherzellenfeld MA, das aus Speicherzellen besteht, die in einer Matrix von Zeilen und Spalten angeordnet sind und von denen jede Infor­ mation speichert; einen Adreßpuffer AB, der auf eine von extern angelegte externe Adresse zum Erzeugen einer internen Adresse reagiert; einen X-Decoder ADX zum Decodieren einer internen Zeilenadresse, die von dem Adreßpuffer AB aufgenom­ men ist, zum Auswählen einer entsprechenden Zeile in dem Speicherzellenfeld MA; und einen Y-Decoder ADY zum Decodieren einer internen Spaltenadresse, die von dem Adreßpuffer AB aufgenommen ist, zum Auswählen einer entsprechenden Spalte in dem Speicherzellenfeld MA.

Der Adreßpuffer AB empfängt eine Zeilenadresse, die eine Zeile in dem Speicherzellenfeld MA bezeichnet, und eine Spaltenadresse, die eine Spalte in dem Speicherzellenfeld MA bezeichnet, auf eine zeitteilende Multiplexweise und erzeugt die interne Zeilenadresse und die interne Spalten­ adresse zu vorbestimmten Zeitpunkten und legt sie an den X-Decoder ADX bzw. den Y-Decoder ADY an.

Zum Auslesen von Daten in einer Speicherzelle, die durch die externe Adresse gekennzeichnet ist, weist der dynamische Direktzugriffsspeicher weiterhin folgende Bestandteile auf: einen Leseverstärker zum Nachweisen und Verstärken von Daten in den Speicherzellen, die mit einer Zeile verbunden sind, die durch ein decodiertes Zeilenadreßsignal von dem X-Decoder ADX bezeichnet ist; eine Eingangs-/Ausgangsschnittstelle (I/O), die auf ein decodiertes Spaltenadreßsignal von dem Y-Decoder ADY zum Übermitteln von Daten einer ausgewählten Speicherzelle aus den Speicherzellen, die mit der ausgewähl­ ten einzelnen Zeile verbunden sind, an einen Ausgangspuffer OB reagiert und mit der entsprechenden Spalte verbunden ist; und den genannten Ausgangspuffer OB zum Übertragen der durch die Eingangs-/Ausgangsschnittstelle (I/O) empfangenen Spei­ cherzellendaten an eine Einrichtung außerhalb des dynamischen Direktzugriffsspeichers. In Fig. 1 ist gezeigt, daß der Lese­ verstärker und die Eingangs-/Ausgangsschnittstelle (I/O) einen einzelnen Block SI bilden. Der Ausgangspuffer OB emp­ fängt die von dem Block SI übermittelten Auslesedaten und wandelt sie in entsprechende Ausgangsdaten Dout zum Ausgeben um.

Ein peripherer Schaltkreis CG zum Erzeugen von Steuersignalen ist zum Erzeugen der Steuersignale zum Steuern verschiedener Betriebszeitpunkte des dynamischen Direktzugriffsspeichers vorgesehen. Der periphere Schaltkreis CG zum Erzeugen von Steuersignalen erzeugt ein Vorladungspotential V_B, ein Wort­ leitungstreibersignal Rn, ein Ausgleichssignal Φ_E, ein Vor­ ladungssignal Φ_P, ein Leseverstärkeraktivierungssignal Φ_S und ähnliches. Sie wird später im einzelnen beschrieben.

Eine schematische Anordnung des in Fig. 1 gezeigten Speicher­ zellenfeldes und anderer damit verbundener Schaltungen ist in Fig. 2 gezeigt. Wie in Fig. 2 gezeigt ist, weist das Spei­ cherzellenfeld MA Wortleitungen WL1, WL2, ..., WLn, die jede eine einzelne Zeile des Speicherzellenfeldes MA definieren, und Bitleitungspaare BL0 und , BL1 und , ..., BLm und , die jede mit Speicherzellen zum Bilden einer einzelnen Spalte des Speicherzellenfeldes MA verbunden sind, auf.

Die Bitleitung BL0 und , ..., BLm und bilden jeweils eine gefaltete Bitleitung, wobei jeweils zwei Bitleitungen ein einzelnes Bitleitungspaar darstellen. Genauer gesagt, die Bitleitungen BL0 und bilden ein Bitleitungspaar, die Bitleitungen BL1 und bilden ein anderes Bitleitungs­ paar usw., bis schließlich BLm und ein Bitleitungspaar bilden.

Speicherzellen 1 zum Speichern von Information sind an den Schnittpunkten von jeder Bitleitung BL0, , ..., BLm, und jeweils abwechselnden Wortleitungen vorgesehen. Daher ist für ein entsprechendes Bitleitungspaar die Speicherzelle 1 an einem Schnittpunkt einer einzelnen Wortleitung und einer der Bitleitungen eines Bitleitungspaares vorgesehen. Die entsprechenden Bitleitungspaare BL0 und , ... BLm und sind jeweils mit einer Vorladungs-/Ausgleichsschaltung 150 zum Ausgleichen und Vorladen der Potentiale auf den ent­ sprechenden Bitleitungen auf ein vorbestimmtes Potential V_B, während der dynamische Direktzugriffsspeicher im Warte­ zustand ist, versehen.

Die entsprechenden Bitleitungspaare BL0 und , ..., BLm und sind weiter jeweils mit einem Leseverstärker 50 zum Erfassen und Verstärken der Daten der ausgewählten Speicher­ zelle versehen. Der Leseverstärker 50 reagiert auf ein erstes Leseverstärkertreibersignal Φ_A und ein zweites Leseverstär­ kertreibersignal Φ_B, die über eine erste Signalleitung 14 bzw. eine zweite Signalleitung 17 übertragen sind, so daß er aktiviert wird zum Erfassen und differentiellen Verstärken der Potentialdifferenz auf dem entsprechenden Bitleitungs­ paar.

Zum Übertragen der Daten der ausgewählten Speicherzelle zu dem Ausgangspuffer OB, wie in Fig. 1 gezeigt ist, sind die Bitleitungspaare BL0 und , ..., BLm und weiterhin mit Übertragungsgattern T0 und T0′, T1 und T1′, ..., Tm und Tm′ entsprechend versehen, die auf das decodierte Spalten­ adreßsignal von dem Y-Decoder ADY zum Einschalten der Ver­ bindung des entsprechenden Bitleitungspaares mit Datenein­ gangs-/-ausgangsbussen I/O und reagieren. Die Übertra­ gungsgatter T0 und T0′ sind für die Bitleitungen BL0 und , die Übertragungsgatter T1 und T1′ für die Bitleitungen BL1 und , und entsprechend die Übertragungsgatter Tm und Tm′ für das Bitleitungspaar BLm und vorgesehen. Ein einzelnes Übertragungsgatterpaar wird als Reaktion auf das decodierte Spaltenadreßsignal von dem Y-Decoder ADY eingeschaltet, wo­ durch das entsprechende Bitleitungspaar mit den Eingangs-/ Ausgangsbussen I/O und verbunden wird.

Fig. 3 zeigt ein Diagramm einer Schaltungsanordnung, wie sie mit einem einzelnen Bitleitungspaar der in Fig. 2 gezeig­ ten Anordnung verbunden ist. Insbesondere zeigt das Diagramm eine spezielle Anordnung einer Anlage zum Treiben des Lese­ verstärkers 50.

Wie in Fig. 3 gezeigt ist, weist die Speicherzelle 1 einen Speicherkondensator 6 zum Speichern von Information in der Form von Ladung und einen Auswahltransistor 5 auf, der auf das Wortleitungstreibersignal Rn, das über eine Wortleitung 3 übermittelt ist, zum Einschalten der Verbindung des Spei­ cherkondensators 6 mit einer Bitleitung 2 reagiert. Der Aus­ wahltransistor 5 weist einen n-Kanal-Feldeffekttransistor mit isoliertem Gate (im folgenden einfach als n-FET bezeich­ net) auf, dessen Gate mit der Wortleitung 3 und dessen Source mit der Bitleitung 2 verbunden ist. Eine Elektrode des Spei­ cherkondensators 6 ist mit dem Drain des Auswahltransistors 5 über einen Speicherpunkt 4 verbunden, während die andere Elektrode mit dem Massepotential GND (praktisch mit einem Versorgungspotential Vcc) verbunden ist.

Die Vorlade-/Ausgleichsschaltung 150 weist n-FETs 9, 10 und 12 auf. Der n-FET 9 reagiert auf das Vorladungssignal Φ_P, das über eine Vorladungssignalübertragungsleitung 11 übertra­ gen ist, und wird eingeschaltet zum Übertragen der Vorla­ dungsspannung V_B, die über eine Vorladungspotentialübertra­ gungsleitung 8 übertragen ist, auf die Bitleitung 2. Der n-FET 10 reagiert auf das Vorladungssignal Φ_P, das über die Signalleitung 11 übertragen ist, und wird eingeschaltet zum Übertragen der Vorladungsspannung V_B, die über die Übertra­ gungsleitung 8 übertragen ist, auf eine andere Bitleitung 7. Der n-FET 12 reagiert auf das Ausgleichssignal Φ_E, das über eine Ausgleichssignalübertragungsleitung 13 übertragen ist und wird eingeschaltet zum elektrischen Kurzschließen der Bitleitungen 2 und 7, wodurch das Potential auf den Bit­ leitungen 2 und 7 ausgeglichen wird.

Der Leseverstärker 50 weist p-Kanal-Feldeffekttransistoren mit isoliertem Gate (im folgenden einfach als p-FETs bezeich­ net) 15 und 16 und n-FETs 18 und 19 auf. Der Leseverstärker 50 weist ein Flip-Flop mit einer CMOS-Struktur (komplemen­ tärer Metalloxidhalbleiter), bei dem eine Elektrode von jedem der p-FETs 15 und 16 über Kreuz mit der Gate-Elektrode des anderen verbunden ist und ebenfalls eine Elektrode von jedem der n-FETs 18 und 19 über Kreuz mit der Gate-Elektrode des anderen verbunden ist. Ein Verbindungspunkt zwischen einer Elektrode des p-FET 15 und einer Elektrode des n-FET 18 ist mit der Bitleitung 2 verbunden, während ein anderer Verbin­ dungspunkt zwischen einer Elektrode des p-FET 16 und einer Elektrode des n-FET 19 mit der Bitleitung 7 verbunden ist. Die anderen Elektroden der p-FETs 15 und 16 sind zusammen mit einer Signalleitung 14 verbunden, die das erste Lese­ verstärkertreibersignal Φ_A überträgt. Die anderen Elektroden der n-FETs 18 und 19 sind zusammen mit einer Signalleitung 17 verbunden, die das zweite Leseverstärkertreibersignal Φ_B überträgt.

Zwischen den Signalleitungen 14 und 17 sind n-FETs 26, 27 und 28 zum Vorladen und Ausgleichen der Potentiale auf den Signalleitungen 14 und 17 auf das vorbestimmte Signal V_B vorgesehen. Der n-FET 26 reagiert auf das über die Signal­ leitung 11 übertragene Vorladungssignal Φ_P und wird einge­ schaltet zum Übertragen der vorbestimmten konstanten Vorla­ dungsspannung V_B, die über die Übertragungsleitung 8 über­ tragen ist, auf die Signalleitung 14. Der n-FET 27 reagiert auf das über die Signalleitung 11 übertragene Vorladungssi­ gnal Φ_P und wird eingeschaltet zum Übertragen des Vorladungs­ potentiales V_B, das über die Signalleitung 8 übertragen ist, auf die Signalleitung 17. Der n-FET 28 reagiert auf das über die Signalleitung 11 übertragene Vorladungssignal Φ_P und wird eingeschaltet zum elektrischen Kurzschließen der Signal­ leitungen 14 und 17, wodurch die Potentiale auf den Signal­ leitungen 14 und 17 ausgeglichen werden.

Zum Treiben des Leseverstärkers 50 ist zwischen der Signal­ leitung 14 und einem ersten Potentialversorgungsquellenan­ schluß 24 ein p-FET 22 vorgesehen, der auf das erste Lese­ verstärkeraktivierungssignal eingeschaltet wird zum Ver­ binden der Signalleitung 14 mit einer ersten Stromleitung 31.

Entsprechend ist zwischen der Signalleitung 17 und einem zweiten Potentialversorgungsquellenanschluß 29 ein n-FET 25 vorgesehen, der auf das zweite Leseverstärkeraktivierungs­ signal Φ_S reagiert und eingeschaltet wird zum Verbinden der Signalleitung 17 mit einer zweiten Stromleitung 30. Die Lese­ verstärkeraktivierungssignale Φ_S und werden an das Gate des p-FET 22 und des n-FET 25 über Signaleingangsanschlüsse 23 bzw. 46 angelegt. Die Versorgungsanschlüsse 24 und 29 sind aus Kontaktanschlußflächen gemacht, die in einer Rand­ fläche eines Halbleiterchips gebildet sind, auf dem der dynamische Direktzugriffsspeicher gebildet ist, so daß ein vorbestimmtes Potential von außerhalb an den dynamischen Direktzugriffsspeicher empfangen wird.

Die Bitleitung 2 weist einen parasitären Kondensator 20 auf, und die Bitleitung 7 weist einen parasitären Kondensator 21 auf. Die zweite Stromleitung 30 weist einen parasitären Widerstand 32 auf, und die erste Stromleitung 31 weist einen parasitären Widerstand 33 auf.

Zur Vereinfachung der Zeichnung ist in Fig. 3 nur eine Wort­ leitung 3 gezeigt, und die Speicherzelle 1 ist an dem Schnittpunkt der Wortleitung 3 und der Bitleitung 2 angeord­ net. Tatsächlich sind jedoch eine Mehrzahl von Speicherzellen mit jeder der Bitleitungen 2 und 7 verbunden.

Weiterhin ist die Vorladungsspannung V_B zum Vorladen der Bitleitungen 2 und 7 und der Signalleitungen 14 und 17 auf ein vorbestimmtes Potential im allgemeinen auf die Hälfte des Betriebsversorgungspotentiales Vcc gesetzt.

Fig. 4 stellt ein Signalformverlaufsdiagramm dar, das den Betrieb der in Fig. 3 gezeigten Schaltungsstruktur zeigt. In Fig. 4 ist der Betrieb gezeigt, bei dem die Information eines logischen "1", die in der in Fig. 3 gezeigten Speicher­ zelle gespeichert worden ist, ausgelesen wird. Im folgenden wird der Auslesebetrieb für die Speicherzellendaten unter Bezugnahme auf die Fig. 3 und 4 beschrieben.

Im Wartezustand zwischen dem Zeitpunkt t0 und dem Zeitpunkt t1 sind sowohl das Vorladungssignal Φ_P und das Ausgleichs­ signal Φ_E auf dem "H"-Pegel. Daher sind alle der n-FETs 9, 10 und 12 und die n-FETs 26, 27 und 28 in ihrem Ein-Zustand und halten die Bitleitungen 2 und 7 und die Signalleitungen 14 und 17 auf dem vorbestimmten Vorladungspotential V_B (= Vcc/2) .

Zu dem Beginn eines Speicherzyklus oder zu dem Zeitpunkt t1, zu dem der Wartezustand endet, beginnen das Vorladungs­ signal Φ_P und das Ausgleichssignal Φ_E auf den "L"-Pegel zu fallen. Dies verursacht, daß die n-FETs 9, 10, 12, 26, 27 und 28 abgeschaltet werden.

Zu dem Zeitpunkt t2 erreichen das Vorladungssignal Φ_P und das Ausgleichssignal Φ_E den "L"-Pegel, wodurch alle n-FETs 9, 10, 12, 26, 27 und 28 abgeschaltet sind, und dann wird die interne Zeilenadresse von dem Adreßpuffer AB an den X-Decoder ADX angelegt, die in Fig. 1 gezeigt sind, wodurch eine Zeile in dem Speicherzellenfeld MA ausgewählt wird.

Zu dem Zeitpunkt t3 wird das Wortleitungstreibersignal Rn auf eine ausgewählte Wortleitung 3 übertragen (wobei ange­ nommen wird, daß die in Fig. 3 gezeigte Wortleitung 3 aus­ gewählt wird), wodurch das Potential auf der Wortleitung 3 angehoben wird. Dadurch wird der Auswahltransistor 5 in der Speicherzelle 1 eingeschaltet, so daß der Kondensator 6 in der Speicherzelle 1 mit der Bitleitung 2 verbunden wird. Als Resultat bewegen sich an dem Speicherpunkt 4 gespeicherte Ladungen zu der Bitleitung 2, wodurch das Potential auf der Bitleitung 2 um nur ΔV erhöht wird. Der Wert ΔV dieser Potentialerhöhung auf der Bitleitung 2 wird in Abhängigkeit des Kapazitätswertes C6 des Speicherkondensators 6, des Kapa­ zitätswertes C20 des parasitären Kondensators 20 der Bitlei­ tung 2 und der gespeicherten Spannung V4 an dem Speicherpunkt 4 bestimmt, der im allgemeinen 100 bis 200 mV beträgt.

Zu dem Zeitpunkt t 4 beginnt das Leseverstärkeraktivierungs­ signal Φ_S zu steigen, während das Leseverstärkeraktivierungs­ signal zu fallen beginnt, so daß der n-FET 25 und der p-FET 22 eingeschaltet werden. Als Resultat werden die erste und zweite Signalleitung 14 und 17 mit der ersten bzw. zwei­ ten Stromleitung 31 und 33 verbunden, wodurch das Potential auf der ersten Signalleitung 14 steigt und das Potential auf der zweiten Signalleitung 17 fällt.

Das Steigen und Fallen der Potentiale auf dieser ersten und zweiten Signalleitung 14 und 17 aktiviert die Flip-Flop- Schaltung (Leseverstärker 50), die den p-FET 15 und 16 und den n-FET 18 und 19 enthält, was ermöglicht, daß die Nach­ weistätigkeit für die Speicherzellendaten beginnt, worauf die differentielle Verstärkung des winzigen Potentialunter­ schiedes ΔV zwischen der Bitleitung 2 und 7 folgt. Da ande­ rerseits die Bitleitung 7 mit einer nicht-ausgewählten Spei­ cherzelle verbunden ist, bleibt das Potential auf der Bit­ leitung 7 auf dem Vorladungspegel Vcc/2 bis zu dem Zeitpunkt t 4.

Wenn der n-FET 19 als Resultat der Potentialerhöhung auf der Bitleitung 2 um nur ΔV eingeschaltet wird, wobei das Potential auf der zweiten Signalleitung 17 verringert wird, werden bei dieser Lesetätigkeit die in dem parasitären Konden­ sator 21 gespeicherten Ladungen durch den n-FET 19 auf die Signalleitung 17 entladen, so daß das Potential auf der Bit­ leitung 7 im wesentlichen 0 V zu dem Zeitpunkt t5 erreicht.

Andererseits bewirkt die Potentialerniedrigung auf der Bit­ leitung 7, daß der p-FET 15 eingeschaltet wird, durch den das Potential auf der ersten Signalleitung 14 zu der Bit­ leitung 2 übertragen wird, so daß das Potential auf der Bit­ leitung 2 auf den Vcc-Pegel steigt. Das Potential auf der Bitleitung 2 wird zu dem Speicherpunkt 4 durch den Auswahl­ transistor 5 übertragen, so daß der Potentialpegel an dem Speicherpunkt 4 den Wert Vcc-V_TH erreicht, wodurch die Daten wieder in der Speicherzelle 1 gespeichert werden. V_TH stellt die Schwellenspannung des Auswahltransistors dar.

Wenn die Verstärkungstätigkeit der Signalpotentiale auf den Bitleitungen 2 und 7 durch Einstellen der entsprechen­ den Potentiale auf dem Versorgungspotentialpegel Vcc und dem Massepotentialpegel GND erzielt wird, wird eine Spalte des Speicherzellenfeldes gemäß dem decodierten Adreß­ signal vom dem Spaltendecoder ADY (siehe Fig. 1) ausgewählt, und die Bitleitungen 2 und 7 werden mit den Dateneingangs-/ Ausgangsbussen I/O und (siehe Fig. 2) bis zu dem Zeit­ punkt t8 verbunden, wodurch die Information der Speicherzelle 1 ausgelesen wird.

Das obige ist eine Beschreibung für die Tätigkeiten des Aus­ lesens, Verstärkens und Wiederspeicherns von Daten in einer Speicherzelle. Wenn eine Reihe dieser Tätigkeiten ausgeführt ist, geht die Schaltung in ihren Wartezustand für den fol­ genden Speicherzyklus. Genauer gesagt, das Wortleitungstrei­ bersignal Rn beginnt zu dem Zeitpunkt t8 zu fallen und er­ reicht den unteren Potentialpegel "L" zu dem Zeitpunkt t9, und dann wird der Auswahltransistor 5 abgeschaltet, wodurch die Speicherzelle 1 von der Bitleitung 2 elektrisch getrennt wird, wodurch die Schaltung in den Ruhezustand versetzt wird.

Zu dem Zeitpunkt t10 beginnen die Leseverstärkeraktivierungs­ signale Φ_S und zu fallen bzw. zu steigen, und zu dem Zeit­ punkt t11 erreichen sie den unteren Pegel des Massepoten­ tiales GND bzw. den hohen Pegel der Versorgungsspannung Vcc, wodurch der p-FET 22 und der n-FET 25 abgeschaltet werden, so daß der Leseverstärker 50 inaktiviert wird.

Zu dem Zeitpunkt t12 beginnt das Ausgleichssignal Φ_E zu stei­ gen, wodurch der n-FET 12 eingeschaltet wird, so daß die Bitleitungen 2 und 7 elektrisch miteinander verbunden werden. Als Resultat bewegen sich Ladungen von der Bitleitung 2 auf einem höheren Potentialpegel zu der Bitleitung 7 auf einem niedrigeren Potentialpegel, und die Potentiale auf den Bit­ leitungen 2 und 7 erreichen zusammen das Vorladungspotential V_B (= Vcc/2) ungefähr zu dem Zeitpunkt t 13. Gleichzeitig tritt die Übertragung von Ladungen zwischen der ersten und zweiten Signalleitung 14 und 17, die in den Zustand hoher Impedanz gebracht sind, da der p-FET 22 und der n-FET 25 in dem Aus-Zustand sind, und den Bitleitungen 2 und 7 auf, wodurch die Potentialpegel auf der Signalleitung 14 und 17 auf Vcc/2 + |V_TP| bzw. Vcc/2-V_TN gehen. Hierbei stellt V_TP die Schwellenspannung der p-FETs 22 und 16 dar, während V_TN die Schwellenspannung der n-FETs 18 und 19 darstellt.

Wenn das Vorladungssignal Φ_P zu dem Zeitpunkt t14 zu steigen beginnt, beginnen die n-FETs 9, 10, 26, 27 und 28, leitend zu werden. Wenn das Vorladungssignal Φ_P die Versorgungsspan­ nung Vcc des "H"-Pegels zu dem Zeitpunkt t15 erreicht, sind alle der n-FETs 9, 10, 22, 26, 27 und 28 eingeschaltet, so daß die Vorladungsspannung V_B zu den Bitleitungen 2 und 7 übertragen wird, und die Signalleitungen 14 und 17 sind elek­ trisch durch den n-FET 28 verbunden, wodurch die zwei Sätze von Potentialen entsprechend ausgeglichen sind. Weiterhin wird die vorbestimmte Vorladungsspannung V_B zu den Signallei­ tungen 14 und 17 durch die n-FETs 26 und 27 übertragen, so daß die Potentiale auf der ersten und zweiten Signalleitung 14 und 17 Vcc/2 werden. Dieser Übergang des Vorladungssi­ gnales Φ_P zu dem "H"-Pegel stabilisiert die Potentiale auf den Bitleitungen 2 und 7 und den Signalleitungen 14 und 17 als Vorbereitung auf die folgende Auslesetätigkeit.

Wie oben beschrieben wurde, wird bei der Auslesetätigkeit der Speicherzellendaten in dem dynamischen Direktzugriffs­ speicher eine Bitleitung eines Paares von Bitleitungen von dem Vcc/2 + ΔV-Pegel auf den Vcc-Pegel geladen, während die andere Bitleitung von dem Vcc/2-Pegel auf das Massepotential des 0-V-Pegels entladen wird (jedoch nur, wenn der logische Wert "1" in der Speicherzelle gespeichert ist). In dem Fall, in dem der logische Wert "0" in der ausgewählten Speicher­ zelle gespeichert ist, wird das Potential der einen Bitlei­ tung von dem Vcc/2 - ΔV-Pegel auf das Massepotential des 0-V-Pegels entladen, während die andere Bitleitung von dem Vcc/2-Pegel auf das Versorgungspotential des Vcc-Pegels auf­ geladen wird.

In anderen Worten, bei dem Betrieb des Leseverstärkers wird eine Bitleitung auf einem höheren Potential auf den Versor­ gungsspannungspegel Vcc aufgeladen, während die andere Bit­ leitung auf dem niedrigeren Potential zu dem Massepotential­ pegel entladen wird, jeweils in bezug auf ein Paar von Bit­ leitungen. Dieses Laden und Entladen wird durch Laden und Entladen der Kondensatoren der Bitleitungen erzielt, welches durchgeführt wird zwischen dem Versorgungspotentialanschluß 24 und dem Masseanschluß (zweiter Versorgungspotentialan­ schluß) 29 durch den Leseverstärker, die erste und zweite Signalleitung 14 und 17 und die erste und zweite Stromleitung 30 und 31. Die erste und zweite Stromleitung 31 und 30 sind jedoch mit parasitären Widerständen 33 und 32 versehen, wie oben beschrieben ist (in der folgenden Beschreibung wird die erste Stromleitung 31 einfach als Stromleitung bezeich­ net, und die zweite Stromleitung 30 wird zur Vereinfachung der Beschreibung einfach als Masseleitung beschrieben). Der parasitäre Widerstand der Stromleitung 31 und der Masselei­ tung 30 wird unter Bezugnahme auf Fig. 5 beschrieben.

In Fig. 5 ist eine schematische Anordnung eines Speicherzel­ lenfeldes, eines Leseverstärkers, einer Stromleitung 31 und einer Masseleitung 30 eines dynamischen 4-M-(Mega)-Direktzu­ griffsspeichers gezeigt, der auf einem Halbleiterchip 100 gebildet ist.

In Fig. 5 ist das Speicherzellenfeld MA in 8 Unterfeldblöcke MA1 bis MA8 unterteilt. Jedes der Unterfelder MA1 bis MA8 hat 512 K bits, oder Speicherzellen in 512 Zeilen und 1024 Spalten (1 K Spalten) angeordnet. Die Unterteilung des Spei­ cherzellenfeldes in Unterfelder ermöglicht es, daß die Bit­ leitungen in den entsprechenden Unterfeldblöcken in der Länge reduziert sind und daß die Auslesespannung ΔV für die Spei­ cherzelle erhöht ist. Die Unterfeldblöcke MA1 bis MA8 sind mit entsprechenden Leseverstärkerblöcken SA1 bis SA8 ver­ sehen. Da jeweils ein einzelner Leseverstärker für jede der Spalten in dem entsprechenden Unterfeldblock vorgesehen ist, sind in den entsprechenden Leseverstärkerblöcken SA1 bis SA8 1024 Leseverstärker insgesamt vorgesehen.

Die Stromleitung 31 erstreckt sich von einem Anschluß 24 und ist entlang aller und gemeinsam für alle Unterfeldblöcke MA1 bis MA8 auf dem Halbleiterchip 100 vorgesehen. Entspre­ chend erstreckt sich die Masseleitung 30 von einem Anschluß 29 für das Massepotential und ist entlang aller und gemeinsam für alle Speicherzellenfeldblöcke MA1 bis MA8 auf dem Halb­ leiterchip 100 vorgesehen. Die Stromleitung 31 und die Masse­ leitung 30 sind nicht nur für die Speicherzellenfeldblöcke MA1 bis MA8, sondern natürlich auch zum Versorgen anderer peripherer Schaltungen mit einem vorbestimmten Potential vorgesehen. Zum Beispiel teilt sich sowohl die Stromleitung 31 als auch die Masseleitung 30 in der Nähe der Anschlüsse 24 und 29, so daß sie für andere periphere Schaltungen, wie Adreßdecoder, Adreßpuffer und ähnliches benutzt werden kön­ nen. Damit eine unübersichtliche Beschreibung vermieden wer­ den kann, ist hier nur eine Anordnung gezeigt, bei der das Versorgungs-/Massepotential nur den Schaltungsblöcken zuge­ führt wird, die mit den Speicherzellenfeldblöcken MA1 bis MA8 assoziiert sind.

Ein p-FET 221 und ein n-FET 251 sind zum Treiben der Lese­ verstärker des Leseverstärkerblockes SA1 vorgesehen. Ent­ sprechend sind ein p-FET 222 und ein n-FET 252 zum Treiben des Leseverstärkers des Leseverstärkerblockes SA2 vorgesehen. Für den Leseverstärkerblock SA3 sind ein p-FET 223 und ein n-FET 253 vorgesehen. Für den Leseverstärkerblock SA7 sind ein p-FET 227 und ein n-FET 257 vorgesehen. Schließlich sind für den Leseverstärkerblock SA8 ein p-FET 228 und ein n-FET 258 vorgesehen.

Die p-FETs 221 bis 228 reagieren auf das Leseverstärkerak­ tivierungssignal , das von einem Signaleingangspunkt 23 angelegt ist, und werden eingeschaltet zum Verbinden der Leseverstärkeraktivierungssignalleitungen in den entsprechen­ den Blöcken mit der Stromleitung 31. Die entsprechenden n-FETs 251 bis 258 reagieren auf das Leseverstärkeraktivie­ rungssignal Φ_S, das durch einen Signaleingangspunkt 48 ange­ legt ist, und werden eingeschaltet zum Verbinden einer Signalleitung in dem entsprechenden Leseverstärkerblock mit der Masseleitung 30. Die Stromleitung 31 und die Masseleitung 30 weisen parasitäre Widerstände auf, wie durch die gestri­ chelten Linien in Fig. 5 gezeigt ist.

Wie in Fig. 5 dargestellt ist, sind die Stromleitung 31 und die Masseleitung 30 im wesentlichen von einem Ende des Halb­ leiterchips 100 zu dem anderen angeordnet. Daher wird der parasitäre Widerstand relativ groß sein, selbst wenn Alu­ minium mit niedrigem Widerstand als Verbindungsmaterial be­ nutzt ist. In der in Fig. 5 gezeigten Anordnung kann der größtmögliche parasitäre Widerstand der Masseleitung in bezug auf den Leseverstärkerblock SA1 gesehen werden, der am weitesten entfernt von dem Anschluß 29 vorgesehen ist. Es wird hier versucht, den parasitären Widerstandswert der Masseleitung in bezug auf diesen Leseverstärkerblock SA1 in einem allgemeinen dynamischen 4-M-Direktzugriffsspeicher als ein Beispiel zu berechnen. Es sei folgendes angenommen:

spezifischer Widerstandswert für Aluminium: 50 mΩ/,
Breite der Aluminiumverbindung: 25µm,
Länge der Aluminiumverbindung: 15 mm.

Mit den obigen Werten wird der parasitäre Widerstand der Masseleitung 30 für den Leseverstärkerblock SA1 durch den folgenden Ausdruck gegeben:

R = 50 × 10^-3 × 15 × 10^-3/25 × 16^-6 = 30 (Ω) (1)

Es sind jedoch Speicherzellen von 1024 Spalten in dem Spei­ cherzellenblock MA1 vorgesehen, wobei eine einzelne Spalte einem einzelnen Bitleitungspaar entspricht. Das bedeutet, daß es 1024 entladende Bitleitungen bei dem Lesebetrieb gibt. Es sei jetzt angenommen, daß die Kapazität pro einzelner Bitleitung 0,3 pF beträgt, dann ergibt sich die gesamte Kapa­ zität der Bitleitungen, die bei dem Entladen teilnehmen, durch den folgenden Ausdruck:

C = 0,3 × 1024 = 300 (pF). (2)

Die in dieser Kapazität C gespeicherten Ladungen müssen über den Masseanschluß 29 durch den n-FET 251 und den parasitären Widerstand der Masseleitung 30 bei dem Lesebetrieb entladen werden. Es wird jetzt die Zeit zum Entladen berechnet. Damit diese Rechnung vereinfacht wird, sei angenommen, daß die Größe des n-FET 251 groß genug sei, daß sein entsprechender Widerstand deutlich geringer ist als der parasitäre Wider­ stand der Masseleitung 30. Die Entladungszeit t wird als Zeit­ konstante τ dieser CR-Entladungsschaltung angenommen. Die Entladungszeit t wird durch folgenden Ausdruck gegeben:

t = τ = R · C = 30 × 300 = 9 (ns).

Die gesamte akzeptierbare Entladungszeit in einem einzelnen Speicherzyklus des dynamischen Direktzugriffsspeichers be­ trägt 60 bis 80 ns, mehr als 10% wird schon durch die obige Entladungszeit aufgebraucht, dieses beläuft sich auf einen relativ großen Anteil.

Weiterhin ist der obige dynamische Direktzugriffsspeicher auf derartige Weise aufgebaut, daß bei einer Speichertätig­ keit (Ein-Speicher-Zyklus) nicht nur ein einzelner Unterfeld­ block, sondern auch andere Unterfeldblöcke tätig sind (in dem dynamischen 4-M-Bit-Direktzugriffsspeicher von Fig. 5 sind jeweils zwei Feldblöcke gleichzeitig tätig). Daher ist bei der Lesetätigkeit diese Mehrzahl von Unterfeldblöcken gleichzeitig aktiviert, so daß die Entladung bei der Lese­ tätigkeit verursacht, daß der Potentialpegel auf der Masse­ leitung 30 und damit der Entladungspegel der Bitleitung ansteigt, was wiederum eine längere Entladungszeit als der oben genannte Wert verursacht.

Weiterhin ist oben nur die Verzögerung bei der Entladetätig­ keit der Bitleitung auf einem niedrigeren Potential bei der Lesetätigkeit beschrieben, dasselbe gilt jedoch auch für die Ladetätigkeit zum Laden der Bitleitung auf einem höheren Potential, so daß auch die Ladezeit länger wird.

Die erhöhte Zeit zum Laden und Entladen der Bitleitungen bei der Lesetätigkeit führt auch zu einer unnötig vergrößer­ ten Zeit, die zum Einstellen der Potentiale der Bitleitungen auf den Versorgungspotentialpegel Vcc und den Massepotential­ pegel führt, so daß ein Problem auftritt, daß die Speicher­ zellendaten nicht mit hoher Geschwindigkeit ausgelesen werden können.

In dem Fall, in dem eine Vielzahl von Bitleitungen bei der Lesetätigkeit geladen und entladen werden, wie oben beschrie­ ben ist, erreichen die Lade- und Entladeströme in einem dyna­ mischen Direktzugriffsspeicher großer Kapazität Werte von zum Beispiel 150 mA bis 250 mA, wodurch Fluktuationen in dem Versorgungspotential und dem Massepotential verursacht werden, die sogar eine Fehlfunktion der Schaltungstätigkeit verursachen können.

Die Stabilisierung der Versorgungsspannung durch Vorsehen eines Umgehungskondensators, der aus einem PN-Übergang zwi­ schen der Stromleitung und der Masseleitung gebildet ist, ist in "32 K×8 bits fast SRAM, 10 ns accomplished with thorough countermeasures against noise", Nikkei Electronics, Nr. 455, 5. September 1988, Seiten 133 bis 136 beschrieben.

Die US 4,780,850 offenbart eine Leseverstärkertreibereinrichtung, die die beschriebenen Nachteile aufweist.

Ein Kondensator zum hochfrequenzmäßigen Entkoppeln eines Versorgungsspannungsanschlusses eines RAM von einem Erdanschluß ist in "CMOS 64k RAM mates static speed with dynamic density", Electronic Design, July 25, 1985, S. 119 beschrieben.

Schließlich ist aus der US 4,622,655 ein Speicherkondensator einer Dummy-Zelle in einem Halbleiterspeicher bekannt, der denselben Aufbau hat wie der Kondensator einer Speicherzelle.

Es ist Aufgabe der Erfindung, bei einem dynamischen Direktzugriffsspeicher das Laden und Entladen der Bitleitungen mit hoher Geschwindigkeit zu ermöglichen und die Fluktuationen auf dem Versorgungspotential und dem Massepotential bei der Lesetätigkeit zu unterdrücken.

Die Aufgabe wird durch die Leseverstärkertreiberanlage nach dem Patentanspruch 1, das Verfahren nach Patentanspruch 5 sowie die Kapazitätseinrichtung zur Benutzung in einer Halbleiterspeichereinrichtung nach dem Patentanspruch 7 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Eine Speicherzelle oder eine Grundeinheit einer Halbleiter­ speichereinrichtung weist einen Feldeffekttransistor und einen Kondensator auf. Eine Elektrode und ein Dielektrikum eines zwischen der Stromleitung und der Masseleitung vorge­ sehenen Kondensators sind aus den gleichen Materialien gemacht wie die des Speicherzellenkondensators. Die Dielektrika beider Kondensatoren weisen ebenfalls die gleiche Filmdicke auf.

Der zwischen der ersten und zweiten Versorgungsleitung für Quellenpotentiale vorgesehene Kondensator, der in der obigen Leseverstärkertreiberanlage benutzt wird, verringert die Impedanz der ersten und zweiten Versorgungsleitung für Quellenpotentiale, dadurch wird die Zeit zum Laden und Ent­ laden der Bitleitungen verringert, und schnelles Laden und Entladen während der Lesetätigkeit wird ermöglicht.

Für den Speicherzellenkondensator wird solche Struktur ange­ nommen, die ermöglicht, daß der Kapazitätswert und der para­ sitäre Widerstandswert per Einheitsfläche ein Maximum bzw. ein Minimum in einem Speicherchip werden, so daß ausreichend Informationsladungen auf einer kleinstmöglich besetzten Fläche gespeichert werden können. Folglich hat der Konden­ sator einen niedrigen parasitären Widerstand und einen maxi­ malen Kapazitätswert, dessen Elektrode aus dem gleichen Material und dessen Dielektrikum ebenfalls aus dem gleichen Material und mit der gleichen Filmdicke wie die des Speicher­ zellenkondensators gemacht sind, dies ermöglicht die Bildung eines stabilisierten Kondensators mit einer her­ vorragenden Hochfrequenzeigenschaft und einer kleinen besetz­ ten Fläche auf einem Speicherchip.

Es folgt eine Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein schematisches Diagramm eines Beispieles der gesamten Anordnung eines dynamischen Direktzu­ griffsspeichers;

Fig. 2 ein schematisches Diagramm eines Speicherzellenab­ schnittes des in Fig. 1 gezeigten dynamischen Direktzugriffsspeichers und andere damit verknüpf­ te Schaltungen;

Fig. 3 ein Diagramm, das ein Paar von in Fig. 2 gezeigten Bitleitungen und eine damit verknüpfte Schaltungs­ struktur zeigt;

Fig. 4 ein Signalformverlaufsdiagramm für die Tätigkeit der in Fig. 3 gezeigten Anordnung, wobei die in der in Fig. 3 gezeigten Speicherzelle gespeicherte Information einer logischen "1" ausgelesen wird;

Fig. 5 ein schematisches Diagramm einer Anordnung eines Speicherzellenfeldes und Spannungsversorgungs­ signalleitungen in einem dynamischen 4-Megabit- Direktzugriffsspeicher zum Erläutern des Problems der Tätigkeit des Leseverstärkers in einem dyna­ mischen Direktzugriffsspeicher;

Fig. 6 ein Diagramm eines wesentlichen Teiles einer Lese­ verstärkertreiberanlage in einer Halbleiterspei­ chereinrichtung nach einer Ausführungsform der Erfindung;

Fig. 7 ein Wellenformverlaufsdiagramm einer Tätigkeit der in Fig. 6 gezeigten Leseverstärkertreiberan­ lage, wobei die Bitleitungen entladen werden;

Fig. 8 ein Diagramm eines Hauptteiles einer Leseverstär­ kertreiberanlage nach einer weiteren Ausführungs­ form der Erfindung;

Fig. 9 ein Diagramm einer schematischen Anordnung eines in einer Leseverstärkertreiberanlage gemäß einer Ausführungsform der Erfindung benutzten Konden­ sators;

Fig. 10A bis 10C Diagramme einer Struktur, einer Verbindung und eines Ersatzschaltbildes des gemäß einer Ausfüh­ rungsform der Erfindung benutzten Kondensators;

Fig. 11 ein Diagramm zum Vergleichen eines gemäß einer Ausführungsform der Erfindung benutzten MOS-Kon­ densators mit einem anderen Kondensator;

Fig. 12 ein Diagramm einer Struktur eines Kondensators nach einer anderen Ausführungsform der Erfindung mit einer Schnittansicht einer Speicherzelle;

Fig. 13 ein Diagramm eines Ersatzschaltbildes des in Fig. 12 gezeigten Kondensators;

Fig. 14 ein Diagramm einer Schnittansicht eines Konden­ sators nach einer weiteren Ausführungsform der Erfindung;

Fig. 15 ein schematisches Diagramm einer Schnittansicht eines Kondensators nach einer anderen Ausführungs­ form der Erfindung;

Fig. 16 ein Diagramm einer schematischen Schnittansicht eines Kondensators gemäß einer weiteren Ausfüh­ rungsform der Erfindung;

Fig. 17 ein Diagramm eines Anwendungsbeispiels eines Kon­ densators gemäß einer noch weiteren Ausführungs­ form der Erfindung;

Fig. 18 ein Diagramm einer Struktur eines Kondensators gemäß einer weiteren Ausführungsform der Erfin­ dung;

Fig. 19 ein Diagramm eines anderen Anwendungsbeispiels des Kondensators gemäß der Erfindung;

Fig. 20 ein weiteres Anwendungsbeispiel eines Kondensators; und

Fig. 21 ein Diagramm eines noch weiteren Ausführungsbei­ spiels des Kondensators.

Fig. 6 ist ein Schaltdiagramm, das die Struktur einer Lese­ verstärkertreiberanlage gemäß einer Ausführungsform der Erfindung zeigt, wobei entsprechende Bezugszeichen wie für die in Fig. 3 gezeigte Leseverstärkertreiberanlage benutzt werden. Damit die unnötige Wiederholung von Beschreibungen der in Fig. 6 gezeigten Struktur vermieden wird, sind die Teile mit der gleichen Struktur, wie sie in Fig. 3 gezeigt ist, weggelassen.

Wie in Fig. 6 gezeigt ist, weist die Leseverstärkertreiber­ anlage gemäß einer Ausführungsform der Erfindung einen zwi­ schen einer Masseleitung 30 und einer Stromleitung 31 vor­ gesehenen Kondensator 34 auf. Der Kondensator 34 ist mit einer Elektrode mit einem Verbindungspunkt 35 der Stromlei­ tung 31 verbunden und mit der anderen Elektrode mit einem Verbindungspunkt 36 der Masseleitung 30 verbunden. Der Kon­ densator 34 ist auf der Seite der Anschlüsse bzw. der An­ schlußflächen 24 und 29 angrenzend an den p-FET 22 und den n-FET 25, die einen Leseverstärker aktivieren, vorgesehen. Daher ist der parasitäre Widerstand der Masseleitung 30 in einen parasitären Widerstand 38 zwischen dem n-FET 25 und dem Verbindungspunkt 36 und einem parasitären Widerstand 32 zwischen dem Verbindungspunkt 36 und dem Masseanschluß (Verbindungsanschlußfläche) 29 unterteilt.

Der parasitäre Widerstand der Strom(versorgungs)leitung 31 ist in einen parasitären Widerstand 37 zwischen dem p-FET 22 und dem Verbindungspunkt 35 und einen parasitären Widerstand 33 zwischen dem Verbindungspunkt 35 und dem Spannungsanschluß (Verbindungsanschlußfläche) 24 unterteilt. Da die Verbin­ dungsknoten bzw. Verbindungspunkte 35 und 36 in der Nachbar­ schaft des p-FET 22 und des n-FET 25 vorgesehen sind, sind die parasitären Widerstände 37 und 38 kleiner als die para­ sitären Widerstände 33 bzw. 32. Fig. 7 ist eine Darstellung des Verlaufes der Signalformen zum Erläutern einer Tätigkeit der in Fig. 6 gezeigten Leseverstärkertreiberanlage, in der Potentialänderungen des Leseverstärkeraktivierungssignales und der Signalleitungen 14 und 17 bei der Entladetätigkeit des Leseverstärkers beispielhaft gezeigt sind. Weiterhin sind in Fig. 7 die Verhältnisse für die Tätigkeit einer er­ findungsgemäßen Ausführungsform mit einer durchgezogenen Linie gezeigt, während die Tätigkeit einer älteren Ausführung einer Leseverstärkertreiberanlage zum Vergleich mit einer gestrichelten Linie gezeigt ist. Im folgenden wird der Be­ trieb einer erfindungsgemäßen Ausführungsform einer Lesever­ stärkertreiberanlage unter Bezugnahme auf die Fig. 6 und 7 beschrieben.

Wenn das Leseverstärkeraktivierungssignal Φ_S zu dem Zeitpunkt T0 steigt, wird der n-FET 25 leitend gemacht. Dadurch wird die Signalleitung 17, die das Leseverstärkeraktivierungs­ signal Φ_B überträgt, mit der Masseleitung 30 verbunden, so daß das Potential auf der Signalleitung 17 beginnt, von dem Vorladungspegel Vcc/2 zu fallen. Als Resultat wird der Lese­ verstärker 50 aktiviert und geht in Betrieb zum Verstärken der winzigen Potentialdifferenz, die auf den Bitleitungen 2 und 7 erscheint, so daß das Potential auf der Bitleitung mit dem niedrigeren Potential entladen wird. Dann fließt der Entladungsstrom i_N von dieser Bitleitung mit niedrigerem Potential durch den Leseverstärker 50, die Signalleitung 17 und den n-FET 25. Dieser Entladungsstrom i_N verursacht einen Spannungsabfall an dem parasitären Widerstand 38 und eine Potentialerhöhung auf der Signalleitung 17. Da der para­ sitäre Widerstand 38 extrem klein ist und somit sein Span­ nungsabfall ebenfalls vernachlässigbar klein ist, beeinträch­ tigt er jedoch nicht das Entladen der Bitleitung. Dieser Entladungsstrom i_N wird an dem Verbindungspunkt 36 in zwei Flüsse aufgeteilt. Ein Entladungsstrom i_NC fließt zu dem Kondensator 34, während der andere Entladungsstrom i_NG zu dem Masseanschluß (Verbindungsanschlußfläche) 29 fließt.

Der Entladungsstrom i_NG verursacht einen Spannungsabfall an dem parasitären Widerstand 32, so daß das Potential an dem Verbindungspunkt 36 erhöht wird. Dieser Entladungsstrom, der im allgemeinen zu dem Anfang der Lesetätigkeit groß ist, nimmt jedoch mit dem Ablauf der Zeit ab. Daher nimmt das Potential an dem Verbindungspunkt 36 zu, wenn der Entladungs­ strom zu dem Zeitpunkt T0 fließt, aber es nimmt auf 0 V zu dem Zeitpunkt T1 ab, wenn der Entladungsstrom abnimmt.

Da andererseits, wie durch die gestrichelte Linie in Fig. 7 angedeutet ist, die ältere Leseverstärkeraktivierungsanlage nicht mit dem Kondensator 34 versehen ist, besteht keine Aufteilung des Stromes zu dem Kondensator 34, so daß ein großer Spannungsabfall an dem parasitären Widerstand 32 auf­ tritt, und es kann ebenfalls eine größere Potentialzunahme an dem Verbindungspunkt 36 im Vergleich mit der Erfindung gesehen werden. Daher erreicht bei dem älteren Fall das Elektrodenpotential des n-FET 25 auf der Seite des Verbin­ dungspunktes 36 den Massepotentialpegel von 0 V nicht vor dem Zeitpunkt T2. Folglich wird der Spannungsabfall auf der Signalleitung 17 und somit die Betriebsgeschwindigkeit des Leseverstärkers langsamer im Vergleich mit der Erfindung.

Wie oben beschrieben ist es notwendig, zum Erzielen einer höheren Betriebsgeschwindigkeit des Leseverstärkers den Potentialanstieg an dem Verbindungspunkt 36 auf den kleinst­ möglichen Grad zu reduzieren. Zu diesem Zweck ist es notwen­ dig, den Entladungsstrom i_NG, der durch den parasitären Widerstand 32 fließt, so klein wie möglich zu machen, und den Entladungsstrom i_NC, der in den Kondensator 34 fließt, noch größer zu machen. Dies kann erzielt werden, indem der Kapazitätswert des Kondensators 34 so groß wie möglich ge­ macht wird, tatsächlich erlauben Grenzen auf der Halbleiter­ chipfläche nicht die beliebige Vergrößerung dieses Kapazi­ tätswertes. Im folgenden wird ein ungefährer Mindestkapazi­ tätswert des Kondensators 34 berechnet, von dem zu erwarten ist, daß er die Impedanz durch den parasitären Widerstand reduziert.

Wie zuvor durch die Gleichung (2) gezeigt ist, wird der Ent­ ladungsstrom i_N, der von der Signalleitung 17 zu der Masse­ leitung 30 durch den n-FET 25 fließt, durch Entladungen der Ladungen erzeugt, die in der Kapazität der Bitleitungen ge­ speichert worden sind. Falls daher der Kondensator 34 einen Kapazitätswert hat, der der Kapazität der gesamten Bitlei­ tungen, die an dem Entladen zu dieser Signalleitung 17 teil­ nehmen, entspricht, können die Ladungen zwischen den gesamten Bitleitungen, die an dem Entladen teilnehmen, und dem Konden­ sator 34 so aufgeteilt werden, daß der Kondensator 34 unge­ fähr die Hälfte der entladenen Ladungen absorbieren kann. Dieses macht es möglich, daß die Potentialzunahme an dem Verbindungspunkt 36 auf die Hälfte reduziert wird im Ver­ gleich mit der älteren Leseverstärkertreiberanlage, was in einem schnellen Entladungsbetrieb des Leseverstärkers resul­ tiert.

Für den dynamischen 4-M-Direktzugriffsspeicher wird bei­ spielsweise eine Fläche auf einem Halbleiterchip berechnet, die benötigt wird zum Implementieren des Kapazitätswertes von der Höhe, wie sie oben beschrieben ist.

Wenn der Kondensator 34 als ein FET-Kondensator (MOS-Konden­ sator) der gleichen Struktur wie die eines n-FET gebildet wird, wird die besetzte Fläche ein Minimum. Der Kapazitäts­ wert wird für diesen Fall durch den folgenden Ausdruck wiedergegeben:

C = (ε ox/Tox) · S, (3)

wobei Tox die Filmdicke des isolierenden Gatefilmes des n- FET, ε ox die Dielektrizitätskonstante des isolierenden Gate­ filmes und S die Fläche des isolierenden Gatefilmes dar­ stellen. Aus der obigen Gleichung (3) ergibt sich die Fläche S als folgender Ausdruck:

S = (Tox/ε ox) · C. (4)

Für einen allgemeinen dynamischen 4-M-Direktzugriffsspeicher werden die folgenden Ausdrücke erreicht:

Tox = 200 × 10^-10 (m),
ε ox = 4 × 8,85 × 10^-12 (F/m).

Falls der obige Wert von 300 pF als Kapazitätswert C benutzt wird, ergibt sich die belegte Fläche S des Kondensators 34 wie folgt:

S = (200 × 10^-10/4 × 8,85 × 10^-12) × 300 × 10^-12 (m²) = 0,17 (mm²).

Das dynamische 4-Mega-Direktzugriffsspeicherzellenfeld ist allgemein in 8 Unterfelder unterteilt, wie in Fig. 5 gezeigt ist. Wenn es daher so aufgebaut ist, daß ein einzelner Kon­ densator 34 für jeden der Unterblöcke vorgesehen ist, wie in Fig. 9 gezeigt ist, wird die gesamte belegte Fläche 0,17×8=1,36 (mm²). Die entsprechenden Kondensatoren, die jeweils für die entsprechenden Unterfeldblöcke vorge­ sehen sind, haben die gewünschten Effekte auf den entspre­ chenden Unterfeldblock. Die Kondensatoren haben ebenfalls Effekte auf andere Unterfeldblöcke, da sie gemeinsam mit der Masseleitung 30 und der Stromleitung 31 verbunden sind. Diese Effekte sind so verwickelt, daß hier ihre Beschreibung nicht gegeben wird, damit die Beschreibung nicht zu kompli­ ziert wird. Kurz sei jedoch gesagt, daß ein Beitrag eines einzelnen Kondensators im Minimum und von 4 Kondensatoren im Maximum (zwei Unterfeldblöcke sind simultan tätig) für die entsprechenden Unterfeldblöcke erwartet werden kann. Allgemein kann als mittlerer Wert zwischen dem Maximum und dem Minimum erwartet werden, daß zwei oder drei Kondensatoren Effekte auf die entsprechenden Unterfeldblöcke ausüben.

In einem allgemeinen dynamischen 4-Mega-Direktzugriffsspei­ cher mit einer Chipfläche von ungefähr 100 mm² belegt der oben erwähnte Wert von 1,38 mm² nur 1,36% der Chipfläche, so daß kein bemerkenswerter Einfluß für die Chipfläche ge­ sehen werden kann.

Weiterhin kann in der Praxis der Kondensator 34 so ausgelegt werden, daß ein Teil von ihm unterhalb von Aluminiumverbin­ dungen oder ähnlichem angeordnet ist, die auf dem Chip 100 vorgesehen sind. Daher kann die für den Kondensator 34 be­ nötigte Fläche noch weiter als der oben beschriebene Wert verringert werden.

Obwohl der Kapazitätswert dieses Kondensators 34 größere Auswirkungen hat, wenn er vergrößert wird, ist es zu bevor­ zugen, einen geeigneten Wert für ihn zu bestimmen, indem eine Abwägung durchgeführt wird zwischen dem Verlust durch vermehrt belegte Chipfläche und dem Vorteil aufgrund der höheren Geschwindigkeit der Leseverstärkerentladungstätig­ keit.

Während oben nur die Entladetätigkeit der Bitleitungen zur Vereinfachung beschrieben worden ist, können die gleichen Effekte auch für die Bitleitungsaufladungstätigkeit erzielt werden, und die obige Beschreibung bleibt zutreffend für die Ladetätigkeit, wenn nur die Richtung der Potentialände­ rung umgedreht wird. Genauer gesagt, in Fig. 7 sind die Polarität des Leseverstärkeraktivierungssignales Φ_S und die Richtungen der Potentialänderungen auf der Signalleitung 17 und dem Verbindungsknoten 36 umgedreht, dann kann ein betriebsmäßiges Wellenformablaufschema für das Bitleitungs­ aufladen erzielt werden. In diesem Fall der Ladetätigkeit nimmt das Potential auf dem Verbindungsknoten 35 aufgrund eines Spannungsabfalls an dem parasitären Widerstand 33 ab, der durch den Ladestrom i_PY erzeugt wird. Das Potential an dem Verbindungspunkt 35 ist jedoch durch den Ladestrom i_PC von dem Kondensator 34 so ausgeglichen, daß das Verhältnis der Potentialabnahme verringert werden kann im Vergleich zu dem Fall der älteren Anlage, und somit kann das Potential an dem Verbindungspunkt 35 zu dem Versorgungspotentialpegel Vcc mit höherer Geschwindigkeit erhöht werden. Der zu der Signalleitung durch den p-FET 22 in Fig. 6 fließende Lade­ strom i_P ist als Summe der Ströme i_PY und i_PC gegeben.

Wenn weiterhin das Entladen und Laden der Bitleitungen im wesentlichen zur gleichen Zeit durchgeführt wird, da die Änderung der Spannung einer Elektrode des Kondensators 34 eine in bezug auf die andere umgedrehte Phase hat, heben sich diese Spannungen gegenseitig auf, ohne daß ein wesent­ licher Potentialabfall und eine Erhöhung an den Verbindungs­ knoten 35 und 36 auftritt, wodurch das Laden und das Entladen der Bitleitungen bei einer ideal hohen Geschwindigkeit statt­ finden kann.

Wenn allgemein die Lade- und Entladetätigkeit gleichzeitig in einem Leseverstärker durchgeführt werden, fließt ein signifikanter Durchgangsstrom von dem tätigen Versorgungs­ potential zu dem Massepotential, woraus eine Fehlfunktion oder ähnliches aufgrund der Fluktuation in dem Substratpoten­ tial folgt. Aus diesem Grund werden in einem allgemeinen Speicher die Zeiten für das Bitleitungsladen und das Bit­ leitungsentladen voneinander verschieden gemacht. Wenn jedoch die Betriebszeiten des Bitleitungsladens und des Bitleitungs­ entladens miteinander synchronisiert werden, so daß eine höhere Betriebsgeschwindigkeit des Leseverstärkers erzielt wird, können die Vorteile der Leseverstärkertreiberanlage gemäß der Erfindung noch weiter verstärkt werden.

Weiterhin sind in der obigen Anordnung der Betrag des Lade­ stromes, der von der Versorgungsleitung 31 fließt, und des Entladestromes, der in die Masseleitung 30 fließt, im Ver­ gleich zu einer älteren Anlage verringert, so daß die Fluk­ tuation in dem Versorgungspotential Vcc und dem Massepoten­ tial bei der Leseverstärkertätigkeit geringer wird. Daher dient der Kondensator 34 als Kondensator zur Stabilisierung einer Gleichspannung, er verhindert die Fehlfunktion der Schaltung, die durch die Fluktuation in dem Versorgungspoten­ tial verursacht wird.

Fig. 8 ist eine Darstellung, die eine Anordnung einer Lese­ verstärkertreiberanlage gemäß einer anderen Ausführungsform der Erfindung zeigt. Da die Speichermöglichkeit eines dynami­ schen Direktzugriffsspeichers zunimmt und seine Integration verbessert wird, tritt ein Problem der reduzierten Größe eines FET auf, der auf dem Speicherchip gebildet ist. Dieses verursacht, daß die Durchbruchsspannung zwischen der Source und dem Drain des FET abnimmt, das verschlechtert die Zuver­ lässigkeit des Speichers. Damit dieses Problem gelöst wird, ist es notwendig, die Betriebsversorgungsspannung von 5 V, wie sie bei üblichen Speichern benutzt wird, zu verringern. Die von außen kommende Versorgungsspannung bleibt jedoch 5 V. Damit daher der Speicher nützlich bleibt, selbst wenn er eine große Speicherkapazität aufweist, kann eine Spannung erniedrigende Schaltung 500 im Inneren des Speichers zum Erzeugen einer internen Betriebsversorgungsspannung (3,3 V) vorgesehen werden, während die von außen angelegte Versor­ gungsspannung bei 5 V bleibt. In diesem Fall wird, wie in Fig. 8 gezeigt ist, der Kondensator 34 zwischen einer inter­ nen Stromleitung 310 von der Spannung erniedrigenden Schal­ tung 500 und der Masseleitung 30, die mit der Masseverbin­ dungsanschlußfläche 29 verbunden ist, geschaltet.

Bei der in Fig. 8 gezeigten Anordnung empfängt die Spannung erniedrigende Schaltung 500 eine Spannung von 5 V von einer Versorgungsspannungsverbindungsanschlußfläche 24 über eine Stromleitung 311 und erniedrigt diese auf 3,3 V, damit eine Betriebsversorgungsspannung an die entsprechenden Schaltungen durch die interne Stromleitung 310 angelegt werden kann. Dies bedeutet, daß die interne Stromleitung 310 der oben erwähnten Stromleitung 91 entspricht und daß ebenfalls in der in Fig. 8 gezeigten Anordnung die gleichen Effekte wie die unter Bezugnahme auf Fig. 6 beschriebenen erreicht werden können.

Während in der obigen Ausführungsform die Signalleitungen 14 und 17 beide auf der Vorladungsspannung V_B im Wartezustand gehalten werden, können dieselben Effekte in der obigen Aus­ führungsform auch in einer Leseverstärkeranordnung erzielt werden, bei der kein FET zum Ausgleichen und Vorladen dieser Signalleitungen 14 und 17 vorgesehen ist.

Im folgenden wird eine Struktur des Kondensators 34 im ein­ zelnen beschrieben. Wie oben beschrieben worden ist, ist der Kondensator 34 aus einem MOS-Kondensator gebildet und weist eine geschnittene Struktur auf, wie sie schematisch in Fig. 10A gezeigt ist.

Wie in Fig. 10A gezeigt ist, weist der MOS-Kondensator (34) ein p-Typ-Halbleitersubstrat 101, ein diffundiertes N-Typ- Störstellengebiet 102, das in einer vorbestimmten Oberfläche auf dem P-Typ-Halbleitersubstrat 101 gebildet ist, einen isolierenden Gatefilm (isolierenden Kondensatorfilm) 104, der auf einer Oberfläche des Halbleitersubstrates 101 gebil­ det ist, und eine Gate-Elektrode 103, die auf dem isolieren­ den Gatefilm 104 gebildet ist, auf. Das diffundierte Gebiet 102 stellt die Gewinnung einer Elektrode für den Kondensator dar (eine Gewinnung der Elektrode, die mit dem Massepoten­ tial GND oder der Masseleitung 30 in Fig. 10A zu verbinden ist). Die Gate-Elektrode 103 dient als andere Elektrode des Kondensators und ist aus polykristallinem Silizium, Metall­ siliziden, wie Molybdänsilizid, Wolframsilizid oder ähnli­ chen mit hohem Schmelzpunkt oder einer Mehrschichtanordnung aus Polysilizium und einem Metall mit hohem Schmelzpunkt oder einem wärmefesten Metall gebildet.

Die Gate-Elektrode 103 ist mit der Stromleitung 31 verbunden, die wiederum mit dem Versorgungspotential Vcc zu verbinden ist. Diese Stromleitung 31 und die Masseleitung 30 sind aus Metallen mit niedrigem Widerstand, wie Aluminium oder ähn­ lichem gebildet, wie oben beschrieben ist. Der isolierende Gatefilm 104 wird unter Benutzung eines isolierenden Filmes aus SiO₂ oder ähnlichem gebildet. Die Source- und Drain- Elektrode 108 ist aus einem Leiter mit niedrigem Widerstand aus Aluminium oder ähnlichem gebildet und elektrisch mit dem Störstellengebiet 102 verbunden zum Anlegen daran des Massepotentiales GND durch die Masseleitung 30.

Ein isolierender Zwischenfilm 109 ist zum elektrischen Iso­ lieren der Elektroden 103 und 108 voneinander vorgesehen. Wenn das Versorgungspotential Vcc an die Gate-Elektrode 103 angelegt ist, wird im allgemeinen eine Inversionsschicht (N-Typ-Inversionsschicht) 101′ auf einer Oberfläche des Halb­ leitersubstrates 101 gebildet. Diese Inversionsschicht 101′ bildet eine andere Elektrode des Kondensators. In dem in Fig. 10A gezeigten MOS-Kondensator bildet daher die Inver­ sionsschicht 101′ eine Elektrode, und die Gate-Elektrode 103 ist die andere des Kondensators. Das Massepotential GND ist an diese Inversionsschicht 101′ durch das diffundierte Störstellengebiet 102 angelegt, so daß das Massepotential GND auf der einen Elektrode liegt, während das Versorgungs­ potential Vcc an die andere Elektrode angelegt ist, wodurch der MOS-Kondensator funktionieren kann. Dieser MOS-Kondensa­ tor ist von der gleichen Anordnung wie die eines MOS-Tran­ sistors, der in einem Speicherchip verwandt wird, mit der Ausnahme, daß die Source- und Drain-Elektroden gemeinsam auf das Massepotential GND gelegt sind. Eine Verbindungsan­ ordnung dieses MOS-Kondensators ist in Fig. 10B gezeigt, und eine Ersatzschaltung davon ist in Fig. 10C gezeigt.

Wie in Fig. 10C gezeigt ist, stellt ein Widerstand R1 den parasitären Widerstand der Gate-Elektrode 103 dar, und ein Widerstand R2 stellt den parasitären Widerstand der Inver­ sionsschicht 101′ dar.

Der Grund, warum ein Kondensator einer derartigen MOS-Struk­ tur, wie er oben beschrieben worden ist, benutzt wird, ist, daß es diese Struktur des Kondensators möglich macht, Dielektrikum (Kondensatordielektrikum) dünn auszugestal­ ten und die auf dem Speicherchip belegte Fläche zu reduzie­ ren. Genauer gesagt, wenn, wie in Fig. 11 gezeigt ist, der isolierende Zwischenschichtfilm 109 als Kondensatordielek­ trikum benutzt wird, ist die Filmdicke t2 dieses Dielektri­ kums 109 ungefähr zehnmal der Dicke des isolierenden Gate­ filmes 104, nämlich t1, und somit bedeckt der Kondensator eine Fläche von zehnmal der des MOS-Kondensators.

Auch in einer Kondensatoranordnung, bei der ein vorbestimmter Kapazitätswert erzielt wird, indem der isolierende Zwischen­ film 109 so geätzt wird, daß er eine kleinere Filmdicke auf­ weist, werden eine erste und zweite Elektrodenschicht 103 und 113 als Elektroden für den Kondensator benötigt. Die erste Elektrodenschicht kann in dem gleichen Herstellungs­ prozeß wie die Gate-Elektrode 103 gebildet werden, während die Elektrodenschicht 113 in dem gleichen Herstellungsprozeß mit einer anderen zweiten Verbindungsschicht (nicht in Fig. 11 gezeigt) gebildet werden kann. Folglich ist die Filmdicke t2 des Dielektrikums zwischen diesen Elektroden 103 und 113 gleich der eines isolierenden Filmes, der zwischen Signal­ verbindungsschichten gebildet ist, die in anderen Abschnitten benutzt werden. Diese internen Signalverbindungsschichten müssen so kleine Zwischenschichtkapazitäten wie möglich haben. Wenn nämlich die parasitäre Kapazität zwischen den internen Signalverbindungsschichten groß ist, kann die kapa­ zitive Kopplung zwischen den internen Signalverbindungs­ schichten zu Fluktuationen der Signale führen, und die para­ sitäre Kapazität kann die Übertragung von internen Signalen verzögern. Wenn daher solche erste und zweite Elektroden­ schichten 103 und 113 als Elektroden des Kondensators in einem Chip benutzt werden, wird die Filmdicke t2 dieses dielektri­ schen Kondensatorfilmes auf ungefähr 5 bis 10 mal der des isolierenden Gatefilmes 104 oder t1 gesetzt. Solch ein iso­ lierender Film zwischen den Signalverbindungsschichten wird grundsätzlich mit großer Dicke hergestellt. Damit ein Kon­ densator ausreichender Größe unter Benutzung dieser Metall­ verbindungsschichten 103 und 113 gebildet werden kann, wird eine große belegte Fläche benötigt, so daß es unmöglich ist, einen Kondensator zu erzielen, der eine kleine Fläche belegt und einen gewünschten Kapazitätswert hat.

Wenn dagegen ein Kondensator mit einer derartigen MOS-Struk­ tur benutzt wird, wie er oben beschrieben worden ist, wird es möglich, einen Kondensator zu erzielen, der eine minimale Fläche belegt und einen maximalen Kapazitätswert hat. Da zusätzlich die Gate-Elektrode 103 aus einem Material mit einem relativ niedrigen Widerstand gemacht ist, wie oben beschrieben ist, kann ihr parasitärer Widerstand R1 einen relativ kleinen Wert von einigen Ω bis einigen 10 Ω annehmen. Der Widerstand R2 (siehe Fig. 10C) ist ein Widerstand der Inversionsschicht in dem MOS-Transistor, der im allgemeinen eine Hauptkomponente des Ein-Widerstandes des MOS-Transistors ist, so daß er einen deutlich großen Wert von einigen hundert Ω bis einigen KΩ annimmt. Wenn der parasitäre Widerstand R2 einen solchen großen Wert annimmt, wird die Zeitkonstante (CR) ebenfalls größer, wenn der Kapazitätswert zunimmt, was es schwierig machen kann für den Kondensator, schnell auf die Bitleitungsladungs- und -entladungstätigkeit in der Lese­ verstärkertätigkeit zu reagieren, wie es oben beschrieben ist.

Daher wird bevorzugterweise ein Kondensator benutzt, der auf das Bitleitungsladen und das Bitleitungsentladen bei höherer Geschwindigkeit reagieren kann und Fluktuationen in dem Versorgungspotential (sowohl Vcc als auch GND) soweit wie möglich unterdrücken kann. Im folgenden wird eine Anord­ nung eines Kondensators beschrieben, der in seiner Hochfre­ quenzeigenschaft verbessert ist, oder eines Kondensators, der einen kleinen parasitären Widerstand und einen möglichst großen Kapazitätswert aufweist.

In Fig. 12 ist eine Schnittansicht eines Kondensators 34 gemäß einer weiteren Ausführungsform der Erfindung zusammen mit einer Schnittansicht eines dynamischen Direktzugriffs­ speichers gezeigt. Wie in Fig. 12 gezeigt ist, sind eine Speicherzelle (linker Seitenabschnitt von Fig. 12) und ein stabilisierender Kondensator (rechter Seiten­ abschnitt von Fig. 12) auf dem gleichen P-Typ-Halbleitersub­ strat 101 gebildet.

Die Speicherzelle hat eine Zellenstruktur vom Ein-Transistor- ein-Kondensator-Typ. Der Speicherzellentransistor weist fol­ gende Komponenten auf: ein Halbleitersubstrat 101; diffun­ dierte N-Typ-Störstellengebiete 102a und 102b, die auf vor­ bestimmten Oberflächenteilen des Halbleitersubstrates 101 gebildet sind; einen isolierenden Gatefilm 104a, der auf einer Oberfläche des Halbleitersubstrates 101 gebildet ist; und eine Elektrodenverbindungsschicht 103a, die auf dem iso­ lierenden Gatefilm 104a gebildet ist.

Die diffundierten Störstellengebiete 102a und 102b stellen das Source- bzw. Draingebiet des Speicherzellentransistors dar. Die Elektrodenverbindungsschicht 103a ist aus Mate­ rialien geformt, die wärmefeste Metalle enthalten, wie poly­ kristallines Silizium, Molybdänsilizid, Wolframsilizid oder ähnliches, und stellen ebenfalls einen Teil einer Wortleitung dar. Der Speicherzellenkondensator weist folgende Komponenten auf: eine Verbindungsschicht 105a, die das diffundierte Stör­ stellengebiet 102b elektrisch kontaktiert und sich über die Elektrodenverbindungsschichten 103a und 103b erstreckt und in einer vorbestimmten Fläche zu bilden ist; einen isolieren­ den Film, der auf der Elektrodenschicht 105a gebildet ist; und eine Verbindungsschicht 106a, die auf dem isolierenden Film 105a gebildet ist.

Die Verbindungsschicht 105a ist aus Materialien gebildet, die wärmefeste Metalle enthalten, wie polykristallines Sili­ zium, Molybdänsilizid, Wolframsilizid oder ähnliches, und kontaktiert elektrisch das Draingebiet 102b des Speichertran­ sistors, so daß sie als eine Elektrode des Speicherzellen­ kondensators funktioniert. Die Verbindungsschicht 106a ist ebenfalls aus Materialien gebildet, die wärmefeste Metalle enthalten, wie polykristallines Silizium, Molybdänsilizid, Wolframsilizid oder ähnliches, und sie empfängt die Hälfte der Betriebsversorgungsspannung Vcc bzw. Vcc/2 und funktio­ niert als andere Elektrode des Speicherzellenkondensators.

Die isolierenden Filme 104a und 107a sind beide aus Mate­ rialien, wie SiO₂ gemacht. Der isolierende Film 107a wird auf eine Dicke gesetzt, die die Hälfte der Dicke des isolie­ renden Gatefilmes 104a beträgt. Der Grund dafür ist, daß bei der gleichen dielektrischen Durchbruchsspannung in diesem Fall die Kapazität des Kondensators größer wird, wenn der isolierende Film dünner wird, da die an den isolierenden Gatefilm 104a angelegte Spannung vom dem Vcc-Pegel ist, wäh­ rend die an die Speicherzellenkondensatorelektrode angelegte Spannung maximal von dem Vcc/2-Pegel ist.

Das Sourcegebiet (diffundiertes Störstellengebiet) 102a des Speichertransistors ist elektrisch mit einer Leitungsschicht 108a von niedrigem Widerstand verbunden, die aus Aluminium, polykristallinem Silizium oder ähnlichem gebildet ist. Diese Leitungsschicht 108a bildet eine Bitleitung in dem Speicher­ zellenfeld. Weiterhin stellt eine unterhalb der Speicherzel­ lenkondensatorelektrodenschicht 105a gebildete Verbindungs­ schicht 103b eine Wortleitung zum Auswählen von Speicherzel­ len dar, die mit einer anderen Zeile verbunden sind, und sie ist aus dem gleichen Material in dem gleichen Herstel­ lungsprozeß wie die Elektrodenverbindungsschicht 103a gebil­ det. Die oben aufgeführte Speicherzellenstruktur bildet eine Speicherzelle vom sogenannten geschichteten Typ. Jetzt wird der Grund erläutert, aus dem eine Spannung von dem Vcc/2- Pegel anstatt von dem Vcc-Pegel an die andere Elektrode 106a des Speicherzellenkondensators in der obigen Speicherzellen­ struktur angelegt wird. Der Kondensator der Speicherzelle soll nur eine kleine Fläche belegen, aber einen Kapazitäts­ wert so groß wie möglich sicherstellen. Daher ist der iso­ lierende Film (Kondensatordielektrikum) 106a in dem Speicher­ zellenkondensatorabschnitt bevorzugt so dünn wie möglich gemacht. Da ein derartiger dünner isolierender Film als Kon­ densatordielektrikum benutzt ist, ist die an die Elektroden­ schicht 106a des Speicherzellenkondensators angelegte Span­ nung auf den niedrigen Wert von Vcc/2 gesetzt, so daß di­ elektrische Durchbruchsspannung sichergestellt ist. Weiterhin ist in der in Fig. 12 gezeigten Speicherzellenkondensator­ struktur ein isolierender Zwischenfilm 109a zwischen der Elektrodenschicht 106a und der Leitungsschicht 108a des Speicherzellenkondensators gebildet, damit eine elektrische Isolierung dazwischen vorgesehen ist.

Der in dem Abschnitt auf der rechten Seite von Fig. 12 ge­ zeigte Kondensator als Ausführungsform der Erfindung weist folgende Komponenten auf: eine Elektrodenschicht 105b, die über einer Oberfläche des Halbleitersubstrates 101 gebildet ist; isolierende Filme 107b und 107c, die auf der Elektro­ denschicht 105b gebildet sind; Elektrodenschichten 106b und 106c, die auf den isolierenden Filmen 107b und 107c gebildet sind; und leitende Schichten 108b und 108c, die elektrisch die Elektrodenschichten 106b bzw. 106c kontaktieren. Die Elektrodenschicht 105b ist aus dem gleichen Material und in dem gleichen Herstellungsprozeß wie die Speicherzellen­ kondensatorelektrodenschicht 105a gebildet. Die isolierenden Filme 107b und 107c sind aus dem gleichen Material und mit der gleichen Filmdicke und in dem gleichen Herstellungsprozeß wie der isolierende Film 107a des Speicherzellenkondensators gebildet. Die Elektrodenschichten 106b und 106c sind unab­ hängig voneinander aus dem gleichen Material und in dem glei­ chen Herstellungsprozeß wie die Elektrodenschicht 106a des Speicherzellenkondensators gebildet. Die leitenden Schichten 108b und 108c sind aus Leitern von niedrigem Widerstand, wie Aluminium, polykristallinem Silizium oder ähnlichem ge­ bildet, wobei die leitende Schicht 108a als Bitleitung dient. Die leitende Schicht 108b ist mit dem Versorgungspotential Vcc verbunden, während die leitende Schicht 108c mit dem Massepotential GND verbunden ist.

Ein isolierender Zwischenfilm 109b dient zum Verhindern eines jeglichen elektrischen Kontaktes zwischen den Leitungsschich­ ten 108b und 108c und zwischen den Elektrodenschichten 106b und 106c. Er ist aus dem gleichen Material und in dem glei­ chen Herstellungsprozeß wie der isolierende Zwischenfilm 109a in dem Speicherzellenabschnitt gebildet. Unter der Elek­ trodenschicht 106b ist ebenfalls ein isolierender Film zum Verhindern eines jeglichen elektrischen Kontaktes zwischen der Elektrodenschicht 105b und dem Halbleitersubstrat 101 gebildet.

Fig. 13 zeigt ein Ersatzschaltbild des auf der rechten Seite von Fig. 12 gezeigten Kondensators. Wie in Fig. 13 gezeigt ist, ist der Kondensator gleich einer Anordnung, in der zwei Kondensatorelemente C20 und C30 in Reihe zwischen dem Ver­ sorgungspotential Vcc und dem Massepotential GND geschaltet sind. Es sei angenommen, daß die aus der Elektrodenschicht 105b, der isolierenden Schicht 107b und der Elektrodenschicht 106b dargestellte Kapazität und die aus der Elektrodenschicht 105b, der isolierenden Schicht 107c und der Elektrodenschicht 106c gebildete Kapazität die gleichen Kapazitätswerte auf­ weisen, wenn dann das Versorgungspotential Vcc an die Lei­ tungsschicht 108b und das Massepotential GND an die leitende Schicht 108c angelegt ist, betragen die an die entsprechenden Kapazitäten angelegten Spannungen jeweils Vcc/2 wegen der Teilung der Kapazitäten. Die Spannung Vcc/2 in den entspre­ chenden Kapazitäten C20 und C30 ist die gleiche, wie die über die Elektroden des Speicherzellenkondensators angelegte, und somit ist ein elektrisches Feld gleich dem, das an den isolierenden Film 107a des Speicherzellenkondensators ange­ legt ist, an die isolierenden Schichten 106b und 106c der entsprechenden Kapazitäten C20 und C30 angelegt. Selbst wenn daher in der genannten Anordnung die Versorgungsspannung Vcc und das Massepotential GND an die beiden leitenden Schichten 108b und 108c angelegt werden, wird ein dielektri­ scher Durchbruch nicht auftreten.

In der in Fig. 12 gezeigten Kondensatoranordnung wird eine belegte Fläche von zweimal der des MOS-Kondensators benötigt, wenn der gleiche Kapazitätswert wie der einer MOS-Kondensa­ torstruktur erzielt werden soll. Da die Elektrodenschichten 105b, 106b und 106c aus Materialien mit niedrigem Widerstand gebildet sind, kann der parasitäre Widerstand des Kondensa­ tors aufgrund des Widerstandes dieser Elektroden auf einen kleinen Wert von einigen Ω bis einigen zehn Ω gesetzt werden. Als Resultat kann ein Kondensator mit einer Hochfrequenz­ eigenschaft besser als die eines MOS-Kondensators erzielt werden. Da insbesondere der isolierende Film in dem vorlie­ genden Kondensator auf 1/5 bis 2/5 in der Dicke reduziert werden kann im Vergleich mit dem Kondensator, der aus anderen Elektrodenschichten gebildet ist, wie in Fig. 11 gezeigt ist, kann ebenfalls die belegte Fläche auf 1/5 bis 2/5 redu­ ziert werden bzw. auf 20 bis 40% in bezug auf solch einen Kondensator, was einen Kondensator mit einem guten Flächen­ ausnutzungsgrad ergibt.

Fig. 14 zeigt die Struktur eines anderen Kondensators. Wie in Fig. 14 gezeigt ist, weist der Kondensator Elektroden­ schichten 105c und 105d, isolierende Schichten 107e und 107f und die andere Elektrodenschicht 106d auf. Die Elektroden­ schicht 105c ist mit dem Versorgungspotential Vcc über eine leitende Schicht 108d verbunden, während die Elektroden­ schicht 105d mit dem Massepotential GND über eine leitende Schicht 108e verbunden ist. Auch in dieser Anordnung sind die isolierenden Filme 107e und 107f aus dem gleichen Mate­ rial und mit der gleichen Dicke wie der isolierende Film 107a des Speicherzellenkondensators gebildet. Die Elektroden­ schichten 105c und 105d sind elektrisch voneinander durch einen isolierenden Film 109b isoliert. Die aus der Elektro­ denschicht 105c, der isolierenden Schicht 107e und der Elek­ trodenschicht 106b gebildete Kapazität und die aus der Elek­ trodenschicht 105d, der isolierenden Schicht 107f und der Elektrodenschicht 106d gebildete Kapazität weisen den glei­ chen Kapazitätswert auf. Die Anordnung wird durch das in Fig. 13 dargestellte Äquivalenzschaltbild repräsentiert. Diese Anordnung weist die gleichen Effekte auf, die unter Bezugnahme auf die in Fig. 12 gezeigte Anordnung des Konden­ sators beschrieben worden ist.

Fig. 15 ist eine Darstellung, die eine Kondensatoranordnung gemäß einer weiteren Ausführungsform der Erfindung zeigt. In Fig. 15 weist der Kondensator ein erstes Kapazitätsele­ ment, das aus einer Elektrodenschicht 105e, einer isolieren­ den Schicht 107g und der anderen Elektrodenschicht 106e ge­ bildet ist, und ein zweites Kapazitätselement, das aus einer Elektrodenschicht 105f, einer isolierenden Schicht 107h und einer Elektrodenschicht 106f gebildet ist, auf. Die Elektro­ denschichten 105e und 106f sind über eine Leitungsschicht 108d verbunden. Die Elektrodenschicht 106e des ersten Kapa­ zitätselementes ist mit dem Versorgungspotential Vcc über eine Leitungsschicht 108b verbunden. Die Elektrodenschicht 105f des zweiten Kapazitätselementes ist mit dem Massepoten­ tial GND über eine Leitungsschicht 108c verbunden. Auch bei dieser Anordnung sind die Elektrodenschichten 105e, 105f, 106e und 106f aus dem gleichen Material und in dem gleichen Herstellungsprozeß wie die Elektrodenschicht des Speicher­ zellenkondensators hergestellt. Die isolierenden Schichten 107g und 107h sind aus dem gleichen Material, mit der glei­ chen Dicke und dem gleichen Herstellungsprozeß wie die iso­ lierende Schicht des Speicherkondensators gemacht. In der in Fig. 15 gezeigten Anordnung sind das erste und zweite Kapazitätselement ebenfalls in Reihe zwischen dem Betriebs­ versorgungspotential Vcc und dem Massepotential GND verbun­ den, wodurch der gleiche Effekt wie der bei den oben be­ schriebenen Ausführungsformen erzielt wird.

Fig. 16 ist ein Diagramm, das die Kondensatoranordnung gemäß einer weiteren Ausführungsform der Erfindung zeigt. Wie zuvor beschrieben ist ein Kondensator von der gleichen Anordnung wie der Kondensator in einer Speicherzelle vom Schichttyp. Er ist auf einer Oberfläche des Halbleiter­ substrates 101 gebildet, wobei der isolierende Zwischenfilm 109b dazwischen angeordnet ist. Daher kann ein MOS-Transistor unterhalb dieses Kondensators gebildet werden (in Fig. 16 ein Kondensator aus einer Elektrodenschicht 105, einer iso­ lierenden Schicht 107 und einer Elektrodenschicht 106). Der MOS-Transistor wird durch Störstellengebiete 102c und 102d, einen isolierenden Gatefilm 104b und eine Gate-Elektrode 103b gebildet. Er wird in dem gleichen Herstellungsprozeß wie der Speicherzellentransistor gebildet. Wenn eine kapazi­ tive Kopplung in dem MOS-Transistor durchgeführt wird, oder wenn seine Source- und Drain-Elektroden (Elektrodenschichten 108d und 108g) miteinander verbunden werden und die Elektro­ denschicht 103b und die Elektrodenschichten 108d und 108g mit dem Versorgungspotential Vcc bzw. dem Massepotential GND verbunden werden, dann sind der obenliegende Kondensator und der MOS-Kondensator parallel geschaltet, was einen höhe­ ren Kapazitätswert mit der gleichen Fläche und somit eine verbesserte Integration ergibt.

In den obigen Ausführungsformen sind Anordnungen zum Durch­ führen des Ladens und Entladens der Bitleitung mit höherer Geschwindigkeit bei der Leseverstärkertätigkeit beschrieben. Der Kondensator, der zum Laden und Entladen von Bitleitungen mit höherer Geschwindigkeit in einem Leseverstärker vorge­ sehen ist, reduziert die Lade- und Entladeströme, die in der Stromleitung 31 und der Masseleitung 30 bei der Lese­ tätigkeit fließen, und er unterdrückt Fluktuationen in der Versorgungsspannung Vcc und der Massespannung GND. Daher kann dieser Kondensator auch als stabi­ lisierender Kondensator benutzt werden.

In Fig. 17 ist eine Anordnung gezeigt, in der ein Kondensator als die DC-Spannung stabilisierender Kondensator benutzt wird. In der in Fig. 17 gezeigten Anordnung ist ein Beispiel gezeigt, bei dem eine externe Versorgungsspannung Vcc an eine Spannung erniedrigende Schaltung 500 in einem Halblei­ terchip über einen Versorgungsanschluß 24 und eine Stromlei­ tung 311 angelegt ist, die auf eine interne Versorgungsspan­ nung Vc′ erniedrigt werden soll. Die externe Versorgungsspan­ nung Vcc beträgt 5 V, und es sei für das Beispiel jetzt an­ genommen, daß die interne Versorgungsspannung Vc′ 3,3 V betrage. In einem Speicher, der eine derartige interne Ver­ sorgungsspannung verwendet und eine Speicherzelle mit einer Schichttypanordnung aufweist, ist Vc′/2 = 3,3/2 = 1,65 V an die eine Elektrode eines Speicherzellenkondensators 6 angelegt. Diese an den Speicherzellenkondensator angelegte Spannung muß so stabil wie möglich gehalten werden. In diesem Fall kann unter der Benutzung der Kondensatoranordnung die Anordnung, in der eine Kapazität der Kon­ densatoren C20 und C30 zwischen der internen Stromleitung 310 und der Masseleitung 30 geschaltet ist, erreicht werden, wie in Fig. 17 gezeigt ist. Gemäß dieser Anordnung hat das Kapazitätselement, das aus den Kondensatoren C20 und C30 zusammengesetzt ist, die Funktion des Stabilisierens der an den Speicherzellenkondensator 6 angelegten Spannung auch in dem normalen Betrieb als auch in dem Leseverstärkerbe­ trieb.

In der in Fig. 17 gezeigten Anordnung ist eine Spannung von Vcc/2 an den Speicherzellenkondensator 6 durch Teilungswider­ stände angelegt. In diesem Fall ist die an den Speicherzel­ lenkondensator 6 angelegte Spannung Vcc/2 gerade 1,65 V. Da dieser Wert ungefähr 1/3 von 5 V beträgt, ist die Durch­ bruchsspannung des Speicherzellenkondensators 1,65 V. Wenn daher drei Kondensatoren gebildet sind und in Reihe zwischen der externen Versorgungsspannung Vcc und dem Massepotential GND geschaltet sind, wie in Fig. 18 gezeigt ist, ist auch eine Stabilisierung der externen Versorgungsspannung Vcc möglich. In der in Fig. 18 gezeigten Anordnung ist ein erster Kondensator aus einer Elektrodenschicht 105g, einer isolie­ renden Schicht 107 und einer Elektrodenschicht 106h aufgebaut, ein zweiter Kondensator ist aus der Elektrodenschicht 105g, der isolierenden Schicht 107 und einer Elektrodenschicht 106i aufgebaut, und ein dritter Kondensator ist aus einer Elektrodenschicht 105h, der isolierenden Schicht 107 und der Elektrodenschicht 106i aufgebaut. Diese Kondensatoren sind in Reihe geschaltet. In der obigen Ausführungsform ist die Beschreibung für den Fall gegeben, in dem der Kondensator zum Stabilisieren der DC-Spannung in einem Halbleiterchip benutzt ist. Da jedoch der DC stabilisierende Kondensator gemäß der Erfindung in seiner Hochfrequenzeigenschaft über­ legen ist, kann er auch als Kondensator in den Schaltungen verwandt werden, die als periphere Schaltungen auf einem Speicherchip verwandt sind und Hochfrequenzsignale verwenden. Dies ist der Fall für eine Verzögerungsschaltung, wie sie in Fig. 19 gezeigt ist, für eine Ladungspumpenschaltung zum Anlegen eines gewissen Substratvorspannungspotentiales an ein Halbleitersubstrat, wie es in Fig. 20 gezeigt ist, für eine Boosterschaltung, wie sie in Fig. 21 gezeigt ist oder ähnliches. Die in Fig. 19 gezeigte Verzögerungsschaltung weist Zwei-Stufen-Inverter I1 und I2 und einen Verzögerungs­ kondensator C_A, der zwischen dem Ausgang des Inverters I1 und dem Massepotential GND geschaltet ist, auf. Eine der­ artige Verzögerungsschaltung wird im allgemeinen für solche Schaltungen angewandt, die auf Taktsignale zum Verzögern um eine vorbestimmte Zeit zum Erzeugen eines Aktivierungs­ signales reagieren, wie eine Schaltung, die auf ein externes -Signal zum Erzeugen eines Wortleitungstreibersignales reagiert, wie eine Schaltung zum weiteren Verzögern des Wort­ leitungstreibersignales um eine vorbestimmte Zeit zum Erzeu­ gen eines Leseverstärkeraktivierungssignales und ähnliches.

Die in Fig. 20 gezeigte Ladungspumpenschaltung weist einen Ladungspumpenkondensator C_B, der ein Taktsignal Φ an einer Elektrode empfängt, eine vorwärts geschaltete Diode D1 zwi­ schen der anderen Elektrode des Ladungspumpenkondensators C_B und dem Massepotential und eine rückwärts geschaltete Diode D2 zwischen der anderen Elektrode des Ladungspumpen­ kondensators C_B und einem Halbleitersubstrat auf. In dieser Ladungspumpenschaltungsanordnung erhöht sich und erniedrigt sich das Potential auf der anderen Elektrode des Ladungspum­ penkondensators C_B in Abhängigkeit von dem Taktsignal Φ, es wird durch die Diode D1 bzw. D2 verriegelt, so daß das Potential auf dem Halbleitersubstrat auf ein vorbestimmtes Potential durch die Ladungspumpentätigkeit vorgespannt wird. Da in diesem Fall das Taktsignal Φ ein Hochfrequenzsignal ist, soll bevorzugt ein Kondensator mit einer überlegenen Hochfrequenzeigenschaft als Ladungspumpenkondensator C_B benutzt werden, und daher kann der erfindungsgemäße Konden­ sator hierfür eingesetzt werden.

In Fig. 21 ist eine Boosterschaltung gezeigt, die in einer Wortleitungs-Bootstrapanordnung oder ähnlichem zum weiteren Bootstrapping einer Wortleitung zum Sicherstellen, daß Spei­ cherzellendaten wiederhergestellt werden, benutzt wird. Dies geschieht zum Beispiel bei der Wiederspeichertätigkeit zum Zurückschreiben, nachdem die Speicherzellendaten gelesen sind. Die Schaltung weist einen Puffer B zum Empfangen eines Taktsignales Φ und einen Bootstrap-Kondensator C_C auf, der parallel zu dem Ausgang des Puffers B geschaltet ist und auf ein Bootstrap-Taktsignal Φ_C zum anfänglichen Laden eines Potentiales auf den Ausgangsanschluß des Puffers B reagiert.

Wie oben beschrieben ist, wird ein Kondensator mit der glei­ chen Struktur wie der Speicherzellenkondensator als Kapazi­ tätselement in peripheren Schaltungen einer Halbleiterspei­ chereinrichtung so benutzt, daß es möglich ist, einen Konden­ sator zu erzielen, der einen verringerten parasitären Wider­ stand und einen ausreichenden Kapazitätswert als Kapazitäts­ element aufweist, der nur eine kleine Fläche belegt und in der Hochfrequenzeigenschaft überlegen ist. Mit diesem Kon­ densator kann daher eine höhere Geschwindigkeit beim Laden und Entladen von Bitleitungen bei der Leseverstärkertätigkeit erzielt werden, es kann die Fluktuation in dem Versorgungs­ potential unterdrückt werden, die DC-Spannung stabilisiert werden und die Hochfrequenzeigenschaft verbessert werden.

Wenn insbesondere dieses Kapazitätselement in einer Lese­ verstärkertreiberanlage benutzt wird, kann die Betriebsge­ schwindigkeit des Leseverstärkers erhöht werden, und som 00637 00070 552 001000280000000200012000285910052600040 0002004001340 00004 00518it kann die Betriebsgeschwindigkeit eines dynamischen Direkt­ zugriffsspeichers erhöht werden.

Weiterhin wird bei der Benutzung des Kon­ densators der Strom, der zu den als externer Spannungsan­ schluß und als interner Massenanschluß ausgelegten Anschlüssen bei den Lade- und Entladetätigkeiten des Leseverstärkers verringert, so daß das Rauschen auf diesen Anschlüssen und ihren externen Verbindungen reduziert wird, dieses ermöglicht eine stabilere Tätigkeit der Halbleiterspeichereinrichtung.

Claims (10)

1. Leseverstärkertreiberanlage in einer Halbleiterspeichereinrichtung, die eine Mehrzahl von Speicherzellen (1), die in einer Matrix von Zeilen und Spalten angeordnet sind und jede einen Feldeffekttransistor (5) und einen Kondensator (6) aufweist, eine Mehrzahl von Bitleitungspaaren (BL, ; 2, 7), die jedes mit einer Spalte der Mehrzahl von Speicherzellen (1) verbunden sind, und eine Mehrzahl von Leseverstärkern (50), die für jedes der Mehrzahl von Bitleitungspaaren (BL, ; 2, 7) zum Nachweisen und differentiellen Verstärken des Potentiales auf dem entsprechenden Bitleitungspaar (BL, ; 2, 7) vorgesehen sind, aufweist, mit

• - einer ersten Signalleitung (14), die mit jedem der Mehrzahl von Leseverstärkern (50) verbunden ist, zum Übertragen eines ersten Leseverstärkertreibersignales (Φ_A);
• - einer zweiten Signalleitung (17), die mit jedem der Mehrzahl von Leseverstärkern (50) verbunden ist, zum Übertragen eines zweiten Leseverstärkertreibersignales (Φ_B) ;
• - einer ersten Stromleitung (31) zum Übertragen eines ersten Versorgungspotentiales;
• - einer zweiten Stromleitung (30) zum Übertragen eines zweiten Versorgungspotentiales;
• - einer ersten Schalteinrichtung (22), die zwischen der ersten Signalleitung (14) und der ersten Stromleitung (31) vorgesehen ist und auf ein erstes Leseverstärkeraktivierungstaktsignal zum Verbinden der ersten Signalleitung (14) mit der ersten Stromleitung (31) reagiert;
• - einer zweiten Schalteinrichtung (25), die zwischen der zweiten Signalleitung (17) und der zweiten Stromleitung (30) vorgesehen ist und auf ein zweites Leseverstärkeraktivierungstaktsignal (Φ_S) zum Verbinden der zweiten Signalleitung (17) mit der zweiten Stromleitung (30) reagiert;

gekennzeichnet durch:
eine Kapazitätseinrichtung (34), deren eine Elektrode mit der ersten Stromleitung (31) verbunden ist und deren andere Elektrode mit der zweiten Stromleitung (30) verbunden ist und die mindestens ein kapazitives Element (C; C20, C30) aufweist, welches eine Elektrode (105, 106) und ein Dielektrikum (107) aufweist, die aus den gleichen Materialien hergestellt sind wie die des in der Speicherzelle (1) enthaltenen Kondensators (6), wobei das Dielektrikum (107b bis 107h) des kapazitiven Elementes (C; C20, C30) die gleiche Filmdicke wie die des Dielektrikums (107a) des in der Speicherzelle (1) enthaltenen Kondensators (6) aufweist.

2. Treiberanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Kapazitätseinrichtung (34) das kapazitive Element (C; C20, C30) in einer Position so nahe wie möglich zu der ersten und zweiten Schalteinrichtung (22, 25) enthält.

3. Treiberanlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das kapazitive Element (C; C20, C30) der Kapazitätseinrichtung (34) eine MOS-Kondensatorstruktur aufweist.

4. Treiberanlage nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß der Speicherzellenkondensator (6) eine geschichtete Struktur aufweist, in der beide der beiden Elektroden auf einem Halbleitersubstrat (101) zusammen gebildet werden, und
daß die Kapazitätseinrichtung (34) mindestens zwei kapazitive Elemente (C20, C30) aufweist, die in Reihe geschaltet sind, wobei diese kapazitiven Elemente (C20, C30) in demselben Prozeß wie der des Speicherzellenkondensators (6) hergestellt werden.

5. Verfahren zum Betreiben einer Leseverstärkertreiberanlage nach einem der Ansprüche 1 bis 4 mit dem Schritt:
Aktivieren des Leseverstärkers (50), wobei der Aktivierungsschritt die folgenden Unterschritte aufweist:
elektrisches Verbinden der ersten Signalleitung (14) mit der ersten Stromleitung (31), elektrisches Verbinden der zweiten Signalleitung (17) mit der zweiten Stromleitung (30), wobei die erste Signalleitung (14) und die erste Stromleitung (31) eine Bitleitung (BL; 2) des entsprechenden Paares von Bitleitungen durch die Leseverstärker (50) auflädt und die zweite Signalleitung (17) und die zweite Stromleitung (30) die andere Bitleitung ; 7) des entsprechenden Paares von Bitleitungen durch die Leseverstärker (50) entlädt,
gekennzeichnet durch:
Verringern des Stromes (i_NG), der in die zweite Stromleitung (30) fließt, indem der Strom (i_N), der von der zweiten Signalleitung (17) zu der zweiten Stromleitung (30) fließt, unter Benutzung der Kapazitätseinrichtung (34) verzweigt wird und
Vereinigen des Stromes (i_PY) von der ersten Stromleitung (31) und des Stromes (i_PC) von der Kapazitätseinrichtung (34) in einen Strom (i_P), der zu der ersten Signalleitung (14) übertragen wird.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Aktivierungsschritt einen Schritt des simultanen elektrischen Verbindens der ersten Signalleitung (14) mit der ersten Stromleitung (31) und der zweiten Signalleitung (17) mit der zweiten Stromleitung (30) aufweist.

7. Kapazitätseinrichtung (34; C) zur Benutzung in einer Halbleiterspeichereinrichtung, die eine Mehrzahl von Speicherzellen (1) aus jeweils einem Schalttransistor (5) und einem Kondensator (6) aufweist, wobei
eine Elektrode (103; 106, 107) der Kapazitätseinrichtung (34, C) aus dem gleichen Material wie eine in dem Speicherzellenkondensator (6) enthaltene Elektrode gebildet ist,
eine dielektrische Schicht (104; 107) der Kapazitätseinrichtung (34; C) aus dem gleichen Material und mit der gleichen Filmdicke wie eine in dem Speicherzellenkondensator (6) enthaltene dielektrische Schicht hergestellt ist, und
die Kapazitätseinrichtung (34; C) zum Verbessern von Hochfrequenzeigenschaften einer Halbleiterspeichereinrichtung und zum Stabilisieren einer Gleichspannung in der Halbleiterspeichereinrichtung vorgesehen ist.

8. Kapazitätseinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Speicherzellenkondensator (6) eine geschichtete Struktur aufweist und die Kapazitätseinrichtung mindestens zwei kapazitive Elemente (C20, C30; C; 105, 106 und 107) aufweist, die in Reihe verbunden sind und die jede in demselben Prozeß wie der Speicherzellenkondensator (6) hergestellt sind.

9. Kapazitätseinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet,
daß der Speicherzellenkondensator (6) eine MOS-Struktur aufweist, bei der eine Elektrode aus einer Leitungsschicht und die andere Elektrode aus einer Halbleiterschicht gebildet ist, und
daß die Kapazitätseinrichtung einen Kondensator (101′, 102, 103, 104) einer MOS-Struktur aufweist, der in dem gleichen Herstellungsprozeß wie der Speicherzellenkondensator (6) hergestellt ist.