DE4208694C2 - Halbleiter-Speicherelement - Google Patents
Halbleiter-SpeicherelementInfo
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Description
Die Erfindung betrifft ein Halbleiter-Speicherelement,
insbesondere ein Halbleiter-Speicherelement, in welchem
Speicherzellen aus einer zwei Anschlüsse aufweisenden
Potentialbarriere und einer Kapazität gebildet sind.
Halbleiterspeicher mit der höchsten Integrationsdichte,
welche derzeit in der Praxis eingesetzt werden, sind die
DRAMs, in denen Speicherzellen jeweils aus einem MOS-Tran
sistor und einem Kondensator gebildet sind.
In einem herkömmlichen DRAM wird ein MOS-Transistor als
Schaltelement eingesetzt, welches den Zugriff auf einen zur
Datenspeicherung dienenden Kondensator steuert. Der MOS-
Transistor ist ein Bauelement mit vier Anschlüssen, nämlich
einer Source, einem Drain, einem Gate und einem Substrat.
Mit zunehmender Integrationsdichte stellt ein mit vier An
schlüssen versehenes Bauelement als Schaltelement ein Hin
dernis auf dem Wege der Erhöhung der Integrationsdichte von
Halbleiterspeichern dar.
Aus IEEE J. of Solid-State Circuits, Vol. SC-12, Nr. 5, 1977, S. 534 bis 536, ist ein
Halbleiter-Speicherelement gemäß dem Oberbegriff der Patentansprüche 1, 2 und 4
bekannt. Dort ist ein CID-Bauelement (charge injection device) mit drei Anschlüssen
beschrieben, das als Speicherzelle dienen kann. Hierbei bilden die Elektroden die Zeilen
oder Wortleitungen, während vergrabene Kollektoren als Spalten bzw. Bit-Leitungen
fungieren. Aufgrund dieser Ausgestaltung sind lediglich drei Anschlüsse notwendig. Im
Normalfall ist die Elektrodenspannung ausreichend hoch, um eine Inversionsladung zu
speichern, während der vergrabene Kollektor in Gegenrichtung vorgespannt ist. Hierbei
ergibt sich eine Potentialbarriere zwischen dem Kollektor und der Oberfläche, so daß kein
Stromfluß (abgesehen von thermischem Leckstrom) auftritt. Zum Einschreiben einer
logischen "1" wird die Potentialbarriere dadurch abgesenkt, daß der vergrabene Kollektor
auf Substratpotential gebracht und die Elektrodenspannung vergrößert wird.
Zum Auslesen werden die vergrabenen Kollektoren zunächst in Gegenrichtung vorgespannt
und danach potentialungebunden gehalten. Die Elektrodenspannung der ausgewählten Zeile
wird anschließend derart geändert, daß Ladungspakete, die in den MOS-Kondensatoren
gespeichert sind, in die epitaktische Schicht injiziert und durch die vergrabenen Kollekto
ren erfaßt werden.
Ähnliche Halbleiter-Speicherelemente sind auch aus IEEE Trans. on Electron Devices,
Vol. ED-26, Nr. 6, 1979, S. 865 bis 870; IEEE Trans. on Electron Devices, Vol. ED-26,
Nr. 6, 1979, S. 827 bis 839; Solid-State Electronics, Vol. 29, Nr. 12, 1986, S. 1289 bis
1294; DE 27 43 948 A1; DE 28 55 079 A1 und US 3,676,715 bekannt.
Der Erfindung liegt die Aufgabe zugrunde, ein solches Halbleiter-Speicherelement derart auszu
gestalten, daß die Schreib-/Lesegeschwindigkeit verbessert ist.
Diese Aufgabe wird mit den in Patentanspruch 1 bzw. 2. bzw. 4 genannten Merkmalen
gelöst.
Eine vorteilhafte Ausgestaltung der Erfindung ist im Unteranspruch 3 angegeben.
Bei dem erfindungsgemäßen Halbleiter-Speicherelement wird somit in an sich bekannter
Weise eine Potentialbarriere als Schaltelement eingesetzt. Das Schaltelement ist hierbei mit
einem Anschluß des Kondensators verbunden, wodurch eine Speicherzelle gebildet ist.
Diese Speicherzellen
sind in Matrixform angeordnet. Andere Anschlüsse
der Kondensatoren, die nicht mit dem Schaltelement verbun
den sind, sind miteinander in einer die Bitlei
tungen schneidenden Richtung verbunden, wodurch
Wortleitungen gebildet werden. Alternativ sind die mit den
Schaltelementen verbundenen Anschlüsse der jeweiligen Kon
densatoren miteinander in einer die Bitlei
tungen schneidenden Richtung verbunden, um Wort
leitungen zu bilden.
Wie oben ausgeführt, wird bei einer erfindungsgemäßen DRAM-
Zelle ein 2-Anschluß-Ele
ment als Schaltelement verwendet, so daß
eine hohe Integrationsdichte erzielbar
ist.
Unter Verwendung einer SOI-Struktur (Silicium auf Isola
tor), in der Zellen auf einer Halbleiterschicht gebildet
sind, die sich auf einer eingebetteten Isolierschicht be
findet, lassen sich (parasitäre) Sperrschichtkapazitäten
bezüglich des Substrats beseitigen, so daß ein von dem Kon
densator kommendes Signal zuverlässig übertragen wird. Da
weiterhin die jeweiligen Zellen voneinander getrennt sind,
wird das Potential und mithin der Betrieb des Bauelements
stabilisiert.
Zum Schreiben wird in bekannter Weise eine Spannung,
die höher als die Höhe der Potentialbarriere der Speicher
zelle ist, an die Potentialbarriere angelegt, indem das Po
tential einer Wortleitung abgesenkt und dasjenige einer
Bitleitung erhöht wird, so daß ein Strom durch die Potentialbarriere
fließt. Auf diese Weise wird der Kondensator aufgeladen und
eine "1" in die Zelle eingeschrieben. Andererseits wird
durch Anheben des Potentials der Wortleitung und durch Ab
senkung des Potentials der Bitleitung zum Entladen des Kon
densators oder zum Aufladen des Kondensators entgegen der
Polarität, wie sie beim Schreiben einer "1" gegeben ist, in
die Speicherzelle eine "0" eingeschrieben.
Wenn das Potential der Wortleitung angehoben wird, werden
in dem Kondensator gespeicherte elektrische Ladungen auf
die Bitleitung übertragen. Zu dieser Zeit erfolgt das Lesen
der Information, indem die Potentialänderung auf der Bit
leitung erfaßt wird.
Vorzugsweise sind Speicherzellen in Form einer Matrix
angeordnet, wobei jede Speicherzelle einen Kondensator und
ein dazu in Reihe geschaltetes Speicherelement mit einer
bidirektionalen Potentialbarriere enthält. Mehrere Wortlei
tungen verbinden jeweils eine Elektrode der Speicherzellen
in einer Richtung der Zellenanordnung, und mehrere Bitlei
tungen verbinden jeweils die anderen Elektroden der Spei
cherzellen in einer die Wortleitungen schneidenden Richtung. Durch
Anheben des Potentials einer Wortleitung von einem ersten
auf ein zweites Potential ändert sich das
floatende Potential auf der Bitleitung nach Maßgabe der
Spannung an dem Kondensator der Speicherzelle. Die Ampli
tudendifferenz zwischen den Potentialen auf der Bitleitung
und einer Bezugs- oder Referenz-Bitleitung wird erfaßt und
verstärkt. Das Potential der Wortleitung wird dann auf ein
drittes Potential abgesenkt und anschließend auf das erste
Potential zurückgestellt, um ein Neueinschreiben durchzu
führen.
Auf diese Weise lassen sich das Lesen und das Schreiben mit
Hilfe einer Potentialänderung in derselben Form durchfüh
ren. Demzufolge kann die Steuerschaltung in derselben Weise
betrieben werden. Dadurch ergibt sich ein besonders einfa
cher Betrieb.
Wenn das erste Potential der Wortleitung dem vorgeladenen
(hochgezogenen) Potential auf der Bitleitung gleicht, läßt
sich die Maximalspannung, die während des Haltens der Daten
an den Kondensator gelegt wird, minimieren.
Weiterhin wird beim Anlegen des Potentials eines Zwi
schenknotens einer Speicherzelle im Bereitschaftszustand an
die Bitleitung, zuzüglich oder
abzüglich der Hälfte der Potentialbarriere des Schaltele
ments (abhängig von dem Datenwert "1" oder "0" keine Spannung
auf das Schaltelement aufgebracht, die die Potentialbarriere
des Schaltelements übersteigen würde. Deshalb wird eine Zerstörung
der gespeicherte Daten auch dann verhindert, wenn das Po
tential der Bitleitung aufgrund des Lesebetriebs anderer
Speicherzellen schwankt.
Durch Einstellen des zweiten Potentials der Wortleitung auf
einen Wert, der dem vorgeladenen Potential der Bitleitung
gleicht, zuzüglich 3/2 oder mehr der Spannung der Potenti
albarriere des Schaltelements, lassen sich die in der Spei
cherzelle gespeicherten elektrischen Ladungen zuverlässig
auslesen. Weiterhin wird durch Einstellen des dritten Po
tentials auf einen Wert, der gleich ist dem vorgeladenen
Potential der Bitleitung, abzüglich der Spannung der Poten
tialbarriere, ein vollständiges Schreiben der Daten "1"
ausgeführt.
Indem die höhere Potentialseite eines Bitleitungs-
Paars auf ein vorgeladenes Potentials der Bitleitung, zu
züglich der Hälfte der Potentialbarriere des Schaltele
ments, gelegt wird, weiterhin die niedrigere Potentialseite
des Bitleitungs-Paars auf ein vorgeladenes Potentials der
Bitleitung abzüglich der Hälfte der Potentialbarriere des
Schaltelements festgelegt wird und ferner das Laden oder Ent
laden auf solche Werte erfolgt, können an das Schaltele
ment keine Spannungen gelangen, die die Potentialbarriere
des Schaltelements übersteigen, selbst dann nicht, wenn das
Potential der Bitleitung sich möglicherweise durch das Le
sen anderer Speicherzellen ändert. Dadurch wird eine Zerstö
rung der gespeicherten Daten verhindert.
Das Schreiben läßt sich in einfacher Weise dadurch durchfüh
ren, daß eine zwangsweise Potentialumkehr der Bitlei
tung bewirkt wird, bevor das Potential der Wortleitung auf das
dritte Potential abgesenkt wird.
Durch Verwendung einer Dummyzelle, die denselben Aufbau wie
die Speicherzelle hat und in der der Zwischenpegel zwi
schen den Daten "1" und "0" eingeschrieben ist, als Bezugs-
Bitleitung, wird ein in hohem Maße zuverlässiger Speicher
mit einfachem Aufbau erhalten.
Das Schreiben eines Bezugssignals in einer Dummyzelle er
folgt in einfacher Weise dadurch, daß das Potential der
Dummy-Wortleitung durch das Barrierenpotential bezüglich
des Potentials der Bitleitung nach oben und nach unten ge
ändert wird, während die Bezugs-Bitleitung auf dem vorgeladenen
Potential gehalten wird.
Im folgendem werden Ausführungsbeispiele der Erfindung an
hand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1a eine Draufsicht auf den Aufbau eines Speicherzel
lenfeldes nach einer ersten Ausführungsform der Er
findung,
Fig. 1b eine Querschnittansicht entlang der Linie X-Y′ in
Fig. 1a;
Fig. 2 ein Ersatzschaltbild des Speicherzellenfeldes der
ersten Ausführungsform,
Fig. 3 eine typische Strom-Spannungs-Kennlinie der Po
tentialbarriere der Speicherzellen,
Fig. 4 ein Impulsdiagramm des Potentials beim Schreiben
einer "0",
Fig. 5 ein Impulsdiagramm des Potentials beim Schreiben
einer "1",
Fig. 6 ein Impulsdiagramm des Potentials an jedem Knoten
der Speicherzelle beim Lesen einer "0" und beim
Neuschreib-Zyklus einer "0";
Fig. 7 ein Impulsdiagramm des Potentials an jedem Knoten
der Speicherzelle beim Lesen einer "1" und beim
Neuschreib-Zyklus einer "1";
Fig. 8a ein Draufsicht auf ein Speicherzellenfeld gemäß ei
ner zweiten Ausführungsform der Erfindung;
Fig. 8b und 8c jeweils Schnittansichten der Speicherzellen
entlang der Linien A-A′ und B-B′ in Fig. 8a;
Fig. 9a eine Draufsicht auf ein Speicherzellenfeld gemäß
einer dritten Ausführungsform der Erfindung,
Fig. 9b eine Schnittansicht der Speicherzellen-Struktur
entlang der Linie X-X′ in Fig. 9a;
Fig. 10a und 10b Ersatzschaltbilder der Speicherzelle der
dritten Ausführungsform,
Fig. 11a, 11b und 11c Beispiele für Strom-Spannungs-Kennlinien
der Potentialbarriere der Speicherzelle der dritten
Ausführungsform;
Fig. 12 ein Ersatzschaltbild des Speicherzellenfeldes der
dritten Ausführungsform,
Fig. 13 ein Impulsdiagramm des Potentials beim Lesen einer
"0" aus der Speicherzelle;
Fig. 14 ein Impulsdiagramm des Potentials beim Lesen "1"
aus der Speicherzelle,
Fig. 15 ein Impulsdiagramm des Potentials beim Schreiben
einer "0" in die Speicherzelle;
Fig. 16 ein Impulsdiagramm des Potentials beim Schreiben
einer "1" in die Speicherzelle,
Fig. 17 den Aufbau einer Dummyzelle;
Fig. 18 den Betrieb der Dummyzelle,
Fig. 19 ein weiteres Beispiel für den Betrieb einer Wort
leitung;
Fig. 20 eine Modifizierung der Speicherzellen-Verbindung;
Fig. 21 ein Impulsdiagramm des Potentials beim Lesen einer
"0" aus den Speicherzellen nach Fig. 20;
Fig. 22 ein Impulsdiagramm des Potentials beim Lesen einer
"1" aus der Speicherzelle nach Fig. 20;
Fig. 23a eine Draufsicht auf den Aufbau einer Speicherzelle
nach einem dritten Ausführungsbeispiel der Erfin
dung,
Fig. 23b und 23c Schnittansichten der Speicherzelle entlang
der Schnittlinie A-A′ bzw. B-B′ in Fig. 23a;
Fig. 24a, 24b und 24c den Aufbau einer Speicherzelle nach
eine fünften Ausführungsform der Erfindung, und
Fig. 25a, 25b und 25c den Aufbau einer Speicherzelle eines
sechsten Ausführungsbeispiel der Erfindung.
Fig. 1a und 1b zeigen ein 4-Bit-Speicherzellenfeld einer
ersten Ausführungsform, Fig. 2 zeigt eine Ersatzschaltung
des Speicherzellenfeldes.
In einem DRAM (einem dynamischen Schreib-/Lese-Speicher)
gibt es mehrere Speicherzellen, die jeweils ein Schaltele
ment S und einen Kondensator C zum Speichern von Daten ent
halten, welche auf einem p-leitenden Siliciumsubstrat 1 in
Matrixform angeordnet sind. Der DRAM hat folgenden Aufbau:
Auf dem p-leitenden Siliciumsubstrat 1 ist durch selektive Oxidation oder dergleichen eine Bauelement-Trennschicht 2 gebildet. In der Reihenrichtung innerhalb einer von der Bauelement-Trennschicht 2 einschlossenen Zone sind zur Bil dung von Speicherzellen erste n-leitende Diffusionsschich ten 3a und zweite n-leitende Diffusionsschichten 3b abwech selnd angeordnet. Wie aus Fig. 1 hervorgeht, sind die er sten und die zweiten n-leitenden Diffusionsschichten 3a und 3b in Spaltenrichtung in Linien angeordnet. Die zweite n- leitende Diffusionsschicht 3b, die den Kondensator bildet, ist größer als die erste n-leitende Diffusionsschicht 3a, damit die Kapazität des Kondensators erhöht ist.
Auf dem p-leitenden Siliciumsubstrat 1 ist durch selektive Oxidation oder dergleichen eine Bauelement-Trennschicht 2 gebildet. In der Reihenrichtung innerhalb einer von der Bauelement-Trennschicht 2 einschlossenen Zone sind zur Bil dung von Speicherzellen erste n-leitende Diffusionsschich ten 3a und zweite n-leitende Diffusionsschichten 3b abwech selnd angeordnet. Wie aus Fig. 1 hervorgeht, sind die er sten und die zweiten n-leitenden Diffusionsschichten 3a und 3b in Spaltenrichtung in Linien angeordnet. Die zweite n- leitende Diffusionsschicht 3b, die den Kondensator bildet, ist größer als die erste n-leitende Diffusionsschicht 3a, damit die Kapazität des Kondensators erhöht ist.
Der Kondensator umfaßt die zweite Diffusionsschicht 3b als
eine erste Elektrode, eine Kondensator-Isolierschicht 4 mit
Zwei-Schicht-Struktur, umfassend eine Siliciumnitridschicht
und eine Siliciumoxidschicht, die sukzessive auf die zweite
Diffusionsschicht 3b laminiert sind, und eine
Kondensatorelektrode 5 als zweite Elektrode, die aus einer
polykristallinen Siliciumschicht gebildet ist. Die Konden
satorelektrode 5 erstreckt sich für mehrere Speicherzellen
in Spaltenrichtung und dient als Wortleitung (WL). Die Sub
stratoberfläche, auf der die Wortleitungen gebildet sind,
ist abgedeckt von einer ersten Zwischenisolierschicht 6, in
welcher ein Bitleitungskontakt 7 für den Anschluß mit den
ersten n-leitenden Diffusionsschichten ausgebildet ist.
Jedes Schaltelement S verwendet als Potentialbarriere eine
Durchgriff-Durchbruchspannung oder eine Übergangszonen-
Durchbruchspannung ("punch-through breakdown voltage" bzw.
"junction breakdown voltage") zwischen der ersten Diffusi
onsschicht 3a als der dritten Elektrode und der zweiten
Diffusionsschicht 3b als der ersten Elektrode. Das Schalte
lement ist an eine Bitleitung (BL) 8 angeschlossen, die
durch eine Aluminiumschicht gebildet ist, welche über den
Bitleitungskontakt 7 mit der ersten Diffusionsschicht 3a
verbunden ist. Die Bitleitungen 8 erstrecken sich so, daß
sie über die Bitleitungskontakte 7 mit den ersten Diffusi
onsschichten 3a mehrerer Speicherzellen verbunden sind, die
in der Richtung angeordnet sind, die sich mit den Wortlei
tungen schneidet.
Bei dieser Ausführungsform wird die Durchgriff-Durchbruch-
Spannung oder die Übergangszonen-Durchbruchsspannung zwi
schen den ersten und den zweiten n-leitenden Diffusions
schichten 3a und 3b als Potentialbarriere der Schaltele
mente verwendet. Da das Schaltelement zwei Anschlüsse auf
weist, die durch die Diffusionsschichten 3a und 3b gebildet
sind, läßt sich das Bauelement mit extrem geringer Größe
ausbilden.
Die Herstellung dieser Ausführungsform des erfindungsge
mäßen Speicherbauelements umfaßt beispielsweise dieselben
Verarbeitungsschritte wie die Herstellung herkömmlicher
DRAM-Speicherzellen. Allerdings kann der Prozeß zum Bilden
der Gate-Elektroden der MOS-Transistoren entfallen. Ent
sprechend vereinfacht sich die gesamte Herstellung.
Die Herstellung des Speicherbauelements nach dieser Ausfüh
rungsform umfaßt das Ausbilden einer Bauelement-Trenn
schicht 2 durch selektive Oxidation oder dergleichen auf
einer Oberfläche des Siliciumsubstrats 1, das Ausbilden von
n-leitenden Diffusionsschichten 3a und 3b, wobei die Bau
element-Trennschicht 2 als Maske dient, das Ausbilden von
Kondensator-Isolierschichten 4 auf den zweiten n-leitenden
Diffusionsschichten 3b, das Ausbilden einer polykristalli
nen Siliciumschicht als Kondensatorelektrode 5, die als
Wortleitung fungiert, das Bilden von Mustern in den poly
kristallinen Siliciumschichten, um Kondensatoren zu bilden,
das Ausbilden einer Zwischenisolierschicht 6, das Bilden
von Bitleitungskontakten 7 und das Bilden von Bitleitungen
8 aus einer Aluminiumschicht durch aus Wolframnitrid beste
henden (nicht gezeigten) Barrierenmetallschichten.
Dieser DRAM arbeitet wie folgt:
Wie bei einem herkömmlichen DRAM speichert eine Speicher
zelle dieser Ausführungsform einen Datenwert "1" oder "0"
abhängig von der Spannung an den Kondensatorelektroden. Es
sei angenommen, die Strom-Spannungs-Kennlinie der Potenti
albarrieren-Elemente S11, S12, S21, S22 in Fig. 2 sei so
beschaffen, daß, wenn an diese Elemente eine Spannung ange
legt wird, die VP übersteigt oder niedriger ist als -VP,
rasch ein starker Strom zu fließen beginnt, wie in Fig. 3
gezeigt ist. Beim Schreiben des Datenwerts "1" wird das Po
tential der Wortleitung WL abgesenkt, während das Potential
der Bitleitung BL angehoben wird, um den Kondensator über
die Potentialbarriere aufzuladen. Beim Schreiben des Werts
"0" wird das Potential auf der Wortleitung WL angehoben,
während das Potential der Bitleitung BL abgesenkt wird, um
den Kondensator über die Potentialbarriere zu entladen oder
den Kondensator auf ein Potential aufzuladen, welches dem
jenigen beim Schreiben des Datenwerts "1" entgegengesetzt
ist. Beim Lesen von Daten wird zunächst die Bitleitung BL
auf ein gewisses Potential aufgeladen (hochgezogen), und
anschließend wird die Bitleitung in einen schwimmenden Po
tentialzustand gebracht. Anschließend wird das Potential
auf der Wortleitung angehoben, und es wird die Potential
änderung auf der Bitleitung erfaßt, wenn die in dem Konden
sator geladenen elektrischen Ladungen über die Potential
barriere in die Bitleitung übertragen werden.
Anhand der Fig. 4 bis 7 soll im folgendem der Betriebszy
klus der Speicherzelle dieser Ausführungsform erläutert
werden.
Bezugnehmend auf Fig. 4 und 5 sei angenommen, daß zu einem
Zeitpunkt Ta unmittelbar vor einem Schreibvorgang auf der
Wortleitung das Potential VWL = (1/2) × VWS ist, wobei VWS
eine gegebene Spannung ist, und auf der Bitleitung das Po
tential VBL = (1/2) × VCC ist, wobei eine Speicherzelle,
in die eine "0" eingeschrieben werden soll, den Datenwert
"1" speichert, während eine Speicherzelle, in die eine "1"
eingeschrieben werden soll, den Datenwert "0" speichert.
Soll eine "0" eingeschrieben werden, so beträgt das An
fangspotential des Speicherknotens (M₁₁, M₁₂, M₂₁, M₂₂ in
Fig. 2) VM = (1/2) × VWS + VH, wobei VH = Vcc - VP, und wo
bei VP dem Wert VP in Fig. 3 entspricht, während beim Ein
schreiben einer "1" VM = (1/2) × VWS ist.
Zu einem Zeitpunkt Tb wird eine Wortleitung ausgewählt, und
das Potential VWL der ausgewählten Wortleitung wird von
(1/2) × VWS aus geändert. D.h., wenn eine "0" geschrieben
werden soll, wird VWL auf VP eingestellt, während beim Ein
schreiben einer "1" VWL auf den Wert 0 eingestellt wird.
Durch diesen Vorgang ändert sich aufgrund der Kopplung auch
das Potential VM des Speicherknotens. Beim Einschreiben ei
ner "0" steigt das Potential VM auf VCC an. Beim Einschrei
ben einer "1" gilt VM = 0.
Wenn zum Zeitpunkt Tc eine "0" einzuschreiben ist, wird das
Potential der Bitleitung auf 0 V abgesenkt, um dadurch den
Kondensator zu entladen und das Speicherknoten-Potential VM
auf VP zu senken. Beim Einschreiben einer "1" wird das Po
tential der Bitleitung auf VCC angehoben, um so den Konden
sator aufzuladen und damit das Speicherknoten-Potential VM
auf VCC - VP = VH anzuheben. Somit werden keine elektri
schen Ladungen in dem Kondensator gespeichert, wenn eine
"0" eingeschrieben wird, während elektrische Ladungen für
das Kondensatorpotential VH in dem Kondensator gespeichert
werden, wenn eine "1" eingeschrieben wird.
Anschließend wird zu einem Zeitpunkt Td das Potential VWL
der Wortleitung auf (1/2) × VWS zurückgestellt, um einen
Nicht-Auswahl-Zustand herbeizuführen, in welchem das Poten
tial VBL der Bitleitung auf (1/2) × VCC aufgeladen oder
entladen wird, um den Schreibvorgang abzuschließen.
Bezugnehmend auf Fig. 6 und 7 beträgt zu einem Zeitpunkt Ta
unmittelbar vor dem Lesevorgang das Wortleitungs-Potential
VWL = (1/2) × VWS, und das Bitleitungs-Potential VBL =
(1/2) × VCC. Zu dieser Zeit beträgt das Potential VM des
Speicherknotens VM = (1/2) × VWS + VH bei einem Datenwert
"1" in der Speicherzelle, und VM = (1/2) × VWS beim
Datenwert "0" in der Speicherzelle. Zum Zeitpunkt Tb wird
eine Wortleitung ausgewählt, und das Potential VWL der aus
gewählten Wortleitung wird von (1/2) × VWS auf (1/2) × VCC
+ VP oder mehr angehoben (in Fig. 6 und 7 auf (1/2) × VCC +
VP). Zu dieser Zeit wird auch das Speicherknoten-Potential
VM aufgrund der Kopplung erhöht.
In der Speicherzelle mit dem Datenwert "0" wird VM auf
(1/2) × VCC + VP angehoben. Allerdings fließt kein Strom
durch die Barriere. In der Speicherzelle mit dem Datenwert
"1" wird das Potential VM nicht auf (1/2) × VCC + VP + VH
angehoben, und eine Potentialdifferenz VP oder mehr er
scheint an der Potentialbarriere, wobei VM = (1/2) × VCC +
VP. Deshalb fließt ein Strom von dem Speicherknoten zu der
Bitleitung BL. Wenn CB » CS mit CB als Bitleitungs-Kapazi
tät und CS und Speicherzellen-Kapazität, wird das Potential
VM im wesentlichen gleich VM = (1/2) × VCC + VP. Damit
fließt kein Strom durch die Potentialbarriere in der Spei
cherzelle mit den Datenwert "0", und folglich bleibt VBL
auf (1/2) × VCC. In der Speicherzelle mit dem Datenwert "1"
werden die elektrischen Ladungen zwischen dem Zellen-Kon
densator und der Kapazität der Bitleitung über die Poten
tialbarriere aufgeteilt. Als Ergebnis steigt das Potential
VBL an (Vh in Fig. 7).
Änderungen im Potential der Bitleitung aufgrund der Daten
werte "0" und "1" werden z. B. mittels eines Leseverstärkers
verstärkt, und der Lesevorgang wird abgeschlossen.
Dann wird die ausgewählte Wortleitung auf 0 V abgesenkt, um
einen Neuschreib-Zyklus (zum Zeitpunkt Tc) einzuleiten.
Wenn bis zu diesem Zeitpunkt eine "1" ausgelesen wurde,
wird das Potential der Bitleitung auf VCC verstärkt, wäh
rend bei einem gelesenen Wert "0" das Potential der Bitlei
tung auf (1/2) × VCC verstärkt wird. Wenn die ausgewählte
Wortleitung auf 0 V abgesenkt wird, wird auch das Speicher
knoten-Potential abgesenkt. Zu dieser Zeit wird VM auf 0 V
in der Speicherzelle abgesenkt, wenn "0" ausgelesen wurde.
Dies deshalb, weil das Bitleitungs-Potential zu diesem
Zeitpunkt (1/2) × VCC beträgt und im Ergebnis lediglich die
Spannung VP oder weniger an die Potentialbarriere angelegt
wird (VCC < 2 VP), wobei kein Strom fließt. Deshalb ändert
sich das Speicherknoten-Potential nach Maßgabe der Änderung
des Wortleitungs-Potentials und wird auf VM = 0 abgesenkt.
In der Zwischenzeit gleicht VBL dem Potential VCC in der
Speicherzelle, in der eine "1" ausgelesen wurde. Deshalb
wird der Kondensator über die Potentialbarriere aufgeladen,
wenn VM = VCC - VP, und das Potential wird auf VCC - VP =
VH geklemmt. Auf diese Weise werden elektrische Ladungen
entsprechend 0 V beim Rückschreiben einer "0" in dem Kon
densator gespeichert, während beim Rückschreiben einer "1",
die dem Potential VH entsprechenden elektrischen Ladungen
gespeichert werden. Anschließend wird das Potential VWL der
Wortleitung auf (1/2) × VWS zurückgestellt, so daß die
Wortleitung nicht ausgewählt ist (zum Zeitpunkt Te), und
die Bitleitung, wo "0" oder "1" neu eingeschrieben wurde,
wird auf (1/2) × VCC aufgeladen oder entladen. Damit ist
der Rückschreib- oder Neueinschreibezyklus abgeschlossen
(zum Zeitpunkt Te).
Oben wurde die erste Ausführungsform der Erfindung erläu
tert, jedoch ist die Erfindung nicht auf diese Ausführungs
form beschränkt. Bei dieser Ausführungsform werden z. B. die
Spannungen 0 V und VH an den Kondensator gelegt, was den
Datenwerten "0" bzw. "1" entspricht. Durch geeignetes Aus
wählen des Potentials der Wortleitung im Bereitschaftsbe
trieb ist es möglich, die an den Kondensator angelegt Span
nung entsprechend dem Datenwert "0" bzw. "1" einzustellen
auf + Δ V1, - Δ V1; +V1, +V2; oder -V1, -V2 (V1, V2 < 0).
Diese Ausführungsform kann modifiziert werden, ohne daß von
dem technologischen Konzept abgewichen wird. Beispielsweise
kann das Substrat auf ein vorbestimmtes Potential einge
stellt werden, um ein Schaltelement mit drei Anschlüssen zu
erhalten. Während die oben beschriebene Ausführungsform
einen flach ausgebildeten Kondensator enthält, bei dem die
n-leitende Diffusionsschicht als Speicherknoten des Konden
sators verwendet wird, kann auch ein sog. Stapeltyp-Konden
sator verwendet werden, der eine neue Speicherknoten-Elek
trode aufweist, welche die n-leitende Diffusionsschicht
kontaktiert und die Source-Trennzone erreicht, und der wei
terhin eine Kondensator-Isolierschicht und eine auf der
Speicherelektrode ausgebildete Plattenelektrode besitzt. In
einer DRAM-Struktur muß der Kondensator nicht ein Kondensa
tor vom Flachtyp sein, sondern man kann auch Kondensatoren
mit beispielsweise einer Grabenstruktur verwenden.
Als zweite Ausführungsform der Erfindung soll im folgendem
ein Kreuzpunkt-Speicherzellenfeld beschrieben werden.
Wie in den Fig. 8a, 8b und 8c gezeigt ist, enthält jede
Speicherzelle eine p-leitende Siliciumsäule 10, die vonein
ander durch eine Bauelement-Trennschicht 2 getrennt sind,
welche in Nuten ausgebildet ist, die sich in Längsrichtung
und in Querrichtung auf einer Oberfläche eines p-leitenden
Siliciumsubstrats erstrecken.
Kondensatoren umfassen jeweils eine n-leitende Diffusions
schicht 3, die als eine erste Elektrode oben und seitlich
auf bzw. an der Siliciumsäule 10 ausgebildet ist, eine Kon
densator-Isolierschicht 4 mit 2-Schicht-Struktur, die eine
Siliciumnitridschicht und eine Siliciumoxidschicht umfaßt
und die Seiten der Diffusionsschicht 3 abdeckt, und eine
Kondensatorelektrode 5 als eine zweite Elektrode, die aus
einer polykristallinen Siliciumschicht gebildet ist, die in
den Nuten ausgebildet ist, so daß sie die Außenseiten der
Isolierschicht 4 abdeckt. Die Kondensatorelektrode 5 er
streckt sich über mehrere Speicherzellen, die in einer
Richtung angeordnet sind, so daß sie als Wortleitung WL
fungiert. Die Oberfläche des Substrats, auf der die Wort
leitungen ausgebildet sind, ist mit einer ersten Zwische
nisolierschicht 6 abgedeckt, die Kontaktlöcher 17 aufweist,
um Schaltelemente S zu bilden.
Eine p-leitende, dotierte monokristalline Siliciumschicht 9
ist durch selektives Wachstum aus der n-leitenden Diffusi
onsschicht 3 oben auf der in dem Kontaktloch 17 freiliegen
den Siliciumsäule gebildet. Das Schaltelement S verwendet
die p-leitende, dotierte monokristalline Siliciumschicht 9
als Potentialbarrieren-Schicht und verwendet eine Durch
griff-Durchbruchspannung oder eine Übergangszonen-Durch
bruchsspannung zwischen einer (nicht gezeigten) n-leitenden
Diffusionsfläche in der p-leitenden, monokristallinen Sili
ciumschicht 9, die gebildet wird durch Diffundieren von
Störstoffen aus einer n-leitenden Polyzidschicht (die eine
2-Schicht-Struktur mit einer n-leitenden polykristallinen
Siliciumschicht und einer Wolframsilizid-Schicht ist), die
als dritte Elektrode fungiert, und einer Bitleitung 18 und
der n-leitenden Diffusionsschicht 3 als erste Elektrode.
Die Bitleitung 18 ist auf der Zwischenisolierschicht 6 ge
bildet, welche die Substratoberfläche abdeckt. Die Bitlei
tung 18 erstreckt sich über mehrere monokristalline Silici
umschichten 9 in den Kontaktlöchern 17 mehrerer Speicher
zellen, die in der Richtung angeordnet sind, welche die
Wortleitungen schneidet.
Bei dieser Ausführungsform wird eine Durchgriff-Durchbruch
spannung oder eine Übergangszonen-Durchbruchsspannung der
monokristallinen Siliciumschichten 9 auf der n-leitenden
Diffusionsschicht 3 als die Potentialbarriere des Schalt
elements verwendet. Da das Schaltelement zwei Anschlüsse
besitzt, läßt sich die Größe des Bauelements stark reduzie
ren.
Bei dem oben beschriebenen Aufbau ist es möglich, die Kon
densatorfläche zu erhöhen, indem man die Tiefe der Seiten
wände der Siliciumsäule 10 vergrößert. Deshalb läßt sich
eine Speicherzelle durch lediglich die obere Fläche der den
Bitleitungskontakt bildenden Siliciumsäule 10 ausbilden.
Man kann also eine hohe Integrationsdichte erreichen.
Die Betriebsweise dieser Ausführungsform ist die gleiche
wie bei der Ausführungsform 1.
Fig. 9a und 9b zeigen ein 4-Bit-Speicherzellenfeld gemäß
einer dritten Ausführungsform der Erfindung.
Der DRAM dieser Ausführungsform ist der gleiche wie der
jenige der ersten Ausführungsform, mit der Ausnahme, daß
hier von einer SOI-Struktur (Silicium auf Isolator) Ge
brauch gemacht wird und das Potential von demjenigen des
Substrats getrennt ist.
Die Speicherzellen umfassen jeweils ein Schaltelement S und
einen Datenspeicher-Kondensator C, wobei die Elemente in
Matrixform auf einer Siliciumzone eines auf dem Silicium
substrat ausgebildeten Siliciumoxidfilms angeordnet sind.
In einem Siliciumsubstrat 1 ist durch einen SIMOX-Prozeß
(Trennung durch implantieren Sauerstoff) oder dergleichen
eine eingebettete SIO₂-Schicht 20 ausgebildet, auf der p-
leitenden Siliciumschicht oberhalb der Schicht 20 ist durch
selektive Oxidation oder dergleichen wie beim Ausführungs
beispiel 1 eine Bauelement-Trennschicht 2 ausgebildet, ab
wechselnd in horizontaler (Reihen-) Richtung in Fig. 9 sind
in einer Zone 1s, die von der Trennschicht 2 und der
Schicht 20 umschlossen ist, abwechselnd eine erste und eine
zweite n-leitende Diffusionsschicht 3a und 3b angeordnet,
wodurch Speicherzellen wie im Ausführungsbeispiel gebildet
werden. In Fig. 9 sind erste und zweite n-leitende Diffusi
onsschichten 3a und 3b in vertikaler (Spalten-) Richtung
derart angeordnet, daß diese Schichten in Spaltenrichtung
eine Linie bilden. Die Größe der zweiten n-leitenden Diffu
sionsschicht 3b übersteigt diejenige der ersten n-leitenden
Diffusionsschicht 3a, um die Kapazität des Kondensators zu
erhöhen.
Jeder Kondensator enthält als eine erste Elektrode die
zweite Diffusionsschicht 3b, eine Kondensator-Isolier
schicht 4 aus einer 2-Schicht-Struktur, die eine Silicium
nitridschicht und ein Siliciumoxidschicht, nacheinander auf
die zweite Diffusionsschicht 3b laminiert, aufweist, und
eine Kondensatorelektrode 5 als zweite Elektrode, die als
polykristalline Siliciumschicht ausgebildet ist. Die Kon
densatorelektrode 5 erstreckt sich über mehrere Speicher
zellen in einer Richtung und fungiert damit als Wortleitung
WL. Die Oberfläche des Substrats, auf der die Wortleitungen
ausgebildet sind, ist von einer ersten Zwischenisolier
schicht abgedeckt, wobei zur Verbindung mit den ersten n-
leitenden Diffusionsschichten Bitleitungs-Kontaktlöcher 7
vorgesehen sind.
In dem Schaltelement S wird eine Durchgriff-Durchbruchspan
nung oder eine Übergangszonen-Durchbruchsspannung zwischen
der ersten Diffusionsschicht 3a (dritte Elektrode) und der
zweiten Diffusionsschicht 3b (erste Elektrode) als Potenti
albarriere verwendet. Das Schaltelement S ist mit einer
Bitleitung (BL) 8 verbunden, die aus einer Aluminiumschicht
besteht und in die Bitleitungskontakte 7 eingreift, die in
der Zwischenisolierschicht 6 ausgebildet sind. Die Bitlei
tung 8 erstreckt sich so, daß sie mehrere Bitleitungs-Kon
taktlöcher 7 der Speicherzellen verbindet, die in der Rich
tung angeordnet sind, in der die Wortleitungen geschnitten
werden.
Bei dieser Ausführungsform ist mit dem Substrat keine (pa
rasitäre) Sperrschichtkapazität gebildet, und ein Signal
von dem Kondensator wird vollständig übertragen. Dies kommt
zu den vorteilhaften Effekten der ersten Ausführungsform 1
hinzu.
Da die Speicherzellen voneinander getrennt sind, sind die
Potentiale stabilisiert, so daß der Betrieb des Bauelements
ebenfalls stabilisiert ist.
Der Vorteil dieser Ausführungsform wird im folgendem anhand
des in den Fig. 10a, 10b und 11a, 11b und 11c dargestellten
Ersatzschaltbildes erläutert.
In der Struktur der Ausführungsform 1 bringt die zwischen
einem Kondensator und dem Substrat gebildete parasitäre Ka
pazität folgende Probleme mit sich:
Wenn gemäß der gestrichelten Linie in Fig. 10a eine parasi
täre Kapazität C′ vorhanden ist, fließen beim Einschreiben
von Daten Ladungen sowohl in die Richtung A als auch in die
Richtung B. Die Daten werden auch in die parasitäre Kapazi
tät C′ eingeschrieben. Deshalb werden überschüssige elek
trische Ladungen benötigt, was das Betriebs-Grenzverhalten
und die Betriebsgeschwindigkeit beeinflußt.
Wenn die Daten ausgelesen werden, werden die gespeicherten
elektrischen Ladungen zur Bitleitung übertragen, wobei ein
Strom elektrischer Ladungen in Pfeilrichtung A gebildet
wird. Es gibt allerdings einen Leckstrom in die parasitäre
Kapazität C′, der durch den Pfeil B angedeutet ist. Dies
bedeutet einen Übertragungsverlust, welcher die Betriebs
grenze des Bauelements herabsetzt.
Bei der Ausführungsform 3 hingegen sind die Kondensatoren
von dem Substrat durch eine eingebettete Isolierschicht 20
getrennt. Folglich existiert keine parasitäre Kapazität, so
daß das Einschreiben und das Auslesen von Daten zuverlässig
stabilisiert wird.
Die Durchgriff-Durchbruchspannung oder Übergangszonen-
Durchbruchspannung der ersten und der zweiten n-leitenden
Diffusionsschichten 3a und 3b, die als Potentialbarrieren
der Schaltelemente dieser Struktur verwendet werden, werden
im folgendem im einzelnen erläutert.
Fig. 11a zeigt einen termisch ausgeglichenen Energiezu
stand, welcher existiert, wenn keine Spannung an die beiden
Anschlüsse des Schaltelements gelegt wird. Ec bedeutet ein
Energieniveau am Boden eines Leitungsbandes; EF ein Fermi
niveau, und Ev bedeutet ein Energieniveau oben in einem Va
lenzband. Die Potentialzustände der Diffusionsschichten 3a
und 3b ändern sich in Abhängigkeit des Potentialzustands
der Wortleitung und der Bitleitung. Es sei angenommen, daß
das Potential der Diffusionsschicht 3a in Bezug auf das Po
tential der Diffusionsschicht 3b angehoben wird. Zu dieser
Zeit liegt der größte Teil des elektrischen Feldes an dem
Übergang zwischen der Diffusionsschicht 3b und der p-lei
tenden Siliciumzone 1s und an dem Übergang zwischen der
Diffusionsschicht 3a und der Siliciumzone 1s. Die letztge
nannte Spannung ist größer als die erstere.
Wenn die Dotierstoffkonzentration in der p-leitenden Sili
ciumschichtzone 1s niedriger ist als diejenige in den n-
leitenden Diffusionsschichten 3a und 3b, erstreckt sich
eine große Verarmungsschicht an dem PN-Übergang der p-lei
tenden Siliciumschicht 1s und der n-leitenden Diffusions
schicht 3a in Richtung auf die p-leitende Siliciumzone 1s,
die ein geringere Dotierstoffkonzentration besitzt. Wenn
das Potential der n-leitenden Diffusionsschicht 3a ein ge
wisses Potential übersteigt, gelangt die Verarmungsschicht
an den Übergang zwischen der n-leitenden Diffusionsschicht
3b und der p-leitenden Siliciumzone 1s, wie in Fig. 11b ge
zeigt ist, was man als sog. Durchgriff-Zustand bezeichnet.
Folglich fließt ein starker Strom zwischen den n-leitenden
Diffusionsschichten 3a und 3b. Die Durchgriff-Durchbruch
spannung oder Übergangszonen-Durchbruchspannung hängt in
starkem Maß von den Konzentrationen der Schichten 3a und 3b
und der p-leitenden Siliciumzone 1s sowie der Länge (Kanal
länge) der p-leitenden Siliciumzone 1s ab.
Wenn die Dotierstoffkonzentration der p-leitenden Silicium
zone 1s groß ist, so daß ein Durchgriff schwierig zu be
werkstelligen ist, weicht die Verarmungsschicht in Richtung
auf die p-leitende Siliciumzone 1s ab und erstreckt sich
selbst dann nicht, wenn ein Potential an die n-leitende
Diffusionsschicht 3a gelegt wird. In diesem Fall wird gemäß
Fig. 11c das elektrische Feld an dem Übergang der n-leiten
den Diffusionsschicht 3a und der p-leitenden Siliciumzone
1s stark zunehmen, so daß ein Durchbruch erfolgt, bevor ein
Durchgriff stattfindet. Es gibt zwei Arten des Durchbruchs:
Einen Durchbruch aufgrund einer Lawinenvervielfachung und
einen Zener-Durchbruch aufgrund des Tunneleffekts. Wenn die
Dotierstoffkonzentration größer wird, erfolgt mit höherer
Wahrscheinlichkeit der Zener-Durchbruch.
Auf jeden Fall werden beim Auftreten eines Durchbruchs
zahlreiche positive Löcher h in die p-leitende Siliciumzone
1s implantiert, so daß das Potential der p-leitenden Sili
ciumzone 1s ansteigt und der Übergang zwischen der p-lei
tenden Siliciumzone 1s und der n-leitenden Diffusions
schicht 3b in Durchlaßrichtung vorgespannt wird. Mithin
fließt ein Strom zwischen den n-leitenden Diffusionsschich
ten 3a und 3b.
Bei der Herstellung wird nach dem Schritt zum Ausbilden ei
ner eingebetteten Siliciumoxidschicht 20 innerhalb des Si
liciumsubstrats durch das SIMOX-Verfahren oder dergleichen
die gleiche Folge von Schritten durchgeführt wie beim Aus
führungsbeispiel 1.
D.h.: Zunächst wird in dem Siliciumsubstrat die eingebet
tete Siliciumoxidschicht 20 ausgebildet. Auf der Substrat
oberfläche werden durch selektive Oxidation oder derglei
chen Bauelement-Trennschichten 2 und klein bemessene Bau
element-Trennschichten 2s gebildet, um dadurch n-leitende
Diffusionsschichten 3a und 3b zu bilden, wobei die Bauele
ment-Trennschichten als Maske dienen. Zu dieser Zeit ist in
der Zone der Bauelement-Trennschichten 2s die Dicke der
trennenden Oxidschicht dünner als in anderen Zonen, und
zwar aufgrund des für die selektive Oxidation spezifischen
Verdünnungseffekts. Aus diesem Grund existiert eine nicht
oxidierte, p-leitende Siliciumzone 1s in der Zone der
kleinbemessenen Bauelement-Trennschichten 2s (die in ander
en Zonen sämtlich oxidiert sind).
Es ist nicht immer notwendig, die Bauelement-Trennschichten
auf den Kanälen vorzusehen. Nachdem beispielsweise die Bil
dung der Bauelement-Trennschichten abgeschlossen ist, kann
ein die Kanalabschnitte abdeckendes Resist durch Lithogra
phie gebildet werden, um die Diffusionsschichten 3a und 3b
zu erhalten.
Die übrigen Schritte sind die gleichen wie beim Ausfüh
rungsbeispiel 1, so daß deren Erläuterung entfallen kann.
Im folgenden wird die Betriebsweise dieses DRAM beschrie
ben.
Fig. 12 zeigt einen Hauptabschnitt eines Speicherzellen
feldes, in welchem vier Wortleitungen und zwei Paare von
Bitleitungen dargestellt sind.
In Fig. 12 erkennt man Speicherzellen I11-I42, jeweils be
stehen aus einem Schaltelement S und einem Kondensator C.
Das Schaltelement S ist beispielsweise ein zwei Anschlüsse
aufweisendes Element mit einer Spannungs-Strom-Kennlinie,
die eine vorbestimmte bidirektionale Potentialbarriere VP
aufweist, wie sie in Fig. 3 zum ersten Ausführungsbeispiel
1 dargestellt ist. Das Schaltelement S ist realisiert durch
eine Struktur, in welcher eine p-leitende Schicht zwischen
zwei n-leitende Schichten eingefügt ist, wie in Fig. 9 ge
zeigt ist. Die Potentialbarriere VP bestimmt sich durch ih
re Durchgriff-Durchbruchspannung oder Durchbruchspannung in
Abhängigkeit der jeweiligen Dotierstoffkonzentrationen der
Schichten. Der Kondensator C, liegt zu dem Schaltelement S
in Reihe an dem Zwischenknoten N, der als Datenspeicher
anschluß dient. Die kondensatorseitigen Anschlüsse der
Speicherzellen sind gemeinsam in Reihenrichtung verschaltet
und bilden die Wortleitungen (WL). Die schaltelementseitigen
Anschlüsse sind gemeinsam in Spaltenrichtung geführt und
bilden Bitleitungen (BL). Hier werden für die Struktur der
Bitleitung sog. gefaltete Bitleitungen verwendet wie in
einem herkömmlichen DRAM.
Jedem Paar von Bitleitungen (BL, ) sind ein Lesever
stärker 102, eine Bitleitungs-Vorladeschaltung 103, eine
Dummyzelle 104 und eine Spaltenauswahl-Schalteinrichtung
105 zugeordnet.
Im folgendem wird anhand der Fig. 13 bis 16 die Betriebs
weise dieser Ausführungsform erläutert. Fig. 13 zeigt das
Lesen und das Zurückschreiben eines in eine Speicherzelle
eingeschriebenen Datenwerts "0". Bei dieser gefalteten Bit
leitungsstruktur werden sämtliche Bitleitungs-Paare (BL,
) im Bereitschaftszustand von der Bitleitungs-Vorlade
schaltung 103 auf ein Potential VBL vorgeladen (hochgezo
gen). Sämtliche Wortleitungen (WL) und Dummy-Wortleitungen
(DWL) werden ebenfalls auf VBL eingestellt. Das Potential
am Datenspeicherknoten der Speicherzelle gleicht jetzt im
wesentlichen VBLL oder VBLH entsprechend dem Datenwert "0"
bzw. "1". VBLL und VBLH sind beispielsweise das Bitlei
tungs-Vorladepotential VBL, zuzüglich der halben Potential
barriere VP des Schaltelements der Speicherzelle, bzw. das
Bitleitungs-Vorladepotential VBL, abzüglich der Hälfte der
Potentialbarriere VP des Schaltelements der Speicherzelle:
VBLL = VBL - VP/2
VBLH = VBL + VP/2
VBLH = VBL + VP/2
Durch Einstellen des Potentials in der oben erläuterten
Weise wird kein Potential, welches die Potentialbarriere
des Schaltelements einer nicht-ausgewählten Speicherzelle
übersteigt, an das Schaltelement der nicht-ausgewählten
Speicherzelle gelegt. Folglich werden die in den nicht-aus
gewählten Speicherzellen gespeicherten Daten auch dann
nicht zerstört, wenn das Bitleitungs-Potential sich auf
VBLL oder VBLH während des Lesebetriebs der anderen
Speicherzellen ändert.
Vorab wird über einen Transistor Q10 in den Speicherknoten
(DN) der Dummyzelle 4 ein Bezugspegel VDC eingeschrieben.
VDC gleicht beispielsweise VBL.
Das Lesen und das Zurückschreiben der gespeicherten Daten
wird im folgendem beschrieben. In Fig. 13 wird beim Start
des Lesevorgangs EQL abgesenkt (41), um die Bitleitung in
den schwimmenden Potentialzustand zu versetzen.
Dann wird eine anschließend ausgewählte Wortleitung ent
sprechend der Dummy-Wortleitung im Potential angehoben (42,
43). In Fig. 13 wird DWL angehoben, wenn entweder WL1 oder
WL3 ausgewählt ist, während angehoben wird, wenn WL2
oder WL4 ausgewählt wird. Durch Anheben des Potentials der
Wortleitung wird das Potential des Speicherknotens (N) der
Speicherzellen für eine an diese Wortleitung angeschlossene
Leitung aufgrund der kapazitiven Kopplung ebenfalls angeho
ben (44). Wenn die Wortleitung und die Dummy-Wortleitung
auf den Pegel VBL + VP oder höher angehoben sind, wird das
Potential des Speicherknotens (DN) der Dummyzelle VBL + VP
oder höher. Damit wird an das Schaltelement eine Spannung
gelegt, die höher als die Potentialbarriere ist. Dies ver
anlaßt, daß elektrische Ladungen von den Speicherknoten DN
in die Bitleitung (BL) fließen, wodurch das Potential der
Bitleitung ansteigt (45).
Das Schaltelement derjenigen Speicherzelle, in der "0" ein
geschrieben wird, und die ein Anfangspotential VBLL = VBL -
VP/2 aufweist, kann nicht eingeschaltet werden, bevor das
Wortleitungs-Potential auf VBL + 3/2VP ansteigt. Folglich
wird das Potential der Bitleitung auf VBL gehalten (46).
Das angehobene Potential (VWLH) der Wortleitung kann bei
diesem Lesevorgang beispielsweise im Idealfall VPL + 3/2VP
betragen, wobei der Speicherknoten N der Speicherzelle
keine Kapazität besitzt mit Ausnahme der durch die Wortlei
tung verursachten Kapazität. Wenn der Knoten N eine parasi
täre Kapazität für andere Elemente als die Wortleitung be
sitzt, kann das angehobene Potential VWLH dieser Wortlei
tung angehoben werden auf VBL + 3/2VP oder mehr. VWLH kann
ein Potential sein, welches hoch genug ist, um das Poten
tial der Bitleitung zu ändern, von welcher eine "0" zu le
sen ist.
Die zwischen dem Bitleitungs-Paar erzeugte Spannungsdiffe
renz wird dann von einem Leseverstärker 102 verstärkt. Bei
dem Leseverstärker 102 kann es sich um einen Flippflopp-Le
severstärker handeln, welcher NMOS-Transitoren (Q1, Q2) und
PMOS-Transitoren (Q3, Q4) enthält. Die jeweiligen gemeinsa
men Sourceknoten SAN und SAP werden abgesenkt bzw. angeho
ben auf VBL bzw. VBLH (47). Durch diesen Lesebetrieb ändern
sich die Potentiale der Bitleitungen BL, auf VBLL bzw.
VBLH. Zu dieser Zeit wird das Potential des Speicherknotens
der Speicherzelle zusammen mit dem Potential von BL abge
senkt, so daß die Potentialdifferenz zwischen dem Speicher
knoten-Potential der Speicherzelle und dem Wert VBL der
Bitleitung BL VP wird (48). Wenn die Potentiale auf den
Leitungen BL und stabilisiert sind, wird das Wortlei
tungs-Potential abgesenkt, um den Rückschreibvorgang einzu
leiten (49). Durch Absenken des Wortleitungs-Potentials
wird auch das Potential des Speicherknotens (N) der
Speicherzelle aufgrund der Kopplung abgesenkt. Wenn z. B.
das Wortleitungspotential VWLL auf VBL - VP abgesenkt wird,
wird der Speicherknoten N anschließend vorübergehend auf
VBL - 2VP abgesenkt. Da jedoch das Schaltelement einge
schaltet wird (50), wird das Potential des Speicherknoten N
auf ein Potential geklemmt, welches zu dieser Zeit um VP
niedriger ist als das Bitleitungs-Potential VBLL = VBL -
VP/2, d. h. auf VBL - 3/2VP. Wenn anschließend die Wortlei
tung angehoben wird auf das Potential von VBL (51), kehrt
das Speicherknoten-Potential auf VBLL = VBL - VP/2 zurück,
welches das gleiche wie das Anfangspotential ist (52), um
so den Rückschreibvorgang abzuschließen. Schließlich wird
das Bitleitungs-Paar (BL, ) auf VBL vorgeladen (53), um
dadurch die Folge von Vorgängen abzuschließen.
Fig. 14 zeigt den Lese- und Rückschreibbetrieb einer Zelle,
in die der Datenwert "1" eingeschrieben ist. Die Abläufe
auf der Wortleitung, der Dummy-Wortleitung und im Lesever
stärker sind ähnlich wie beim Auslesen einer "0". Wenn eine
"1" auszulesen ist, ist jedoch eine Änderung des Potentials
der Bitleitung (BL) aufgrund eines Anstiegs des Wortlei
tungs-Potentials vergleichsweise groß im Hinblick auf die
Seite der Dummyzelle, weil das Anfangspotential des Spei
cherknotens N der Speicherzelle einen hohen Wert (VBLH =
VBL + VP/2) hat. Deshalb wird beim Auslesen einer "0" durch
den Betrieb des Leseverstärkers die BL-Seite in Richtung
hohen Potentials verstärkt, während die BL-Seite in Rich
tung auf niedriges Potential verstärkt wird. Durch an
schließendes Absenken des Potentials bei WL wird der Spei
cherknoten ebenfalls auf das Potential der Bitleitung ge
klemmt, d. h. VBLH - VP oder VBL VP/2. Durch Rückstellen von
WL auf das Potential VBL wird das Speicherknoten-Potential
auf VBL + VP/2 zurückgestellt, was das gleiche wie das An
fangspotential ist.
Das Ausgeben der gelesenen Datenwerte an eine externe
Schaltung erfolgt durch Anheben von CSL der ausgewählten
Spalte, nachdem der Betrieb des Leseverstärkers beendet
ist, indem die Bitleitungs-Potentialdifferenz auf eine I/O
Leitung übertragen wird.
Der Schreibvorgang wird durchgeführt, indem eine Bitleitung
gelesen und das Potential der Bitleitung über die I/O Lei
tung zwangsweise umgekehrt wird, wie es in den Fig. 15 und
16 dargestellt ist, wobei Fig. 15 das Schreiben einer "0"
und Fig. 16 das Schreiben "1" zeigt.
Nach dem Umkehren des Bitleitungs-Potentials wird das Wort
leitungs-Potential vorübergehend auf VWLL abgesenkt und
dann auf VBL zurückgestellt, wie bei dem im Lesevorgang
enthaltenen Rückschreibvorgang, um auf diese Weise VBLL
("0") oder VBLH ("1") in den Speicherknoten der Speicher
zelle einzuschreiben.
Wie oben erläutert wurde, wird bei dieser Ausführungsform
der Erfindung der Betrieb einer Steuerschaltung für die
Wortleitung sowie ein Leseverstärker zu jeder Zeit unabhän
gig vom Lesen oder Schreiben ausgestaltet.
Fig. 17 zeigt ein weiteres Beispiel einer Dummyzelle. Bei
diesem Beispiel enthält die Dummyzelle lediglich ein Schal
telement und einen Kondensator wie die Speicherzelle, und
sie besitzt im Gegensatz zur Ausführungsform nach Fig. 12
keinen Schreibtransistor.
Fig. 18 zeigt den Betrieb der Dummyzelle nach dieser Aus
führungsform. In Fig. 18 sind zusätzlich zu dem Betrieb der
Dummy-Wortleitung die Betriebswellenformen für den Dummy
zellenknoten DN und die Bezugs-Bitleitung (BL) dargestellt,
wenn die gelesenen Daten der Speicherzellen "0" und "1" be
tragen. DN liegt im vorgeladenen Zustand auf VVVL und än
dert sich in der dargestellten Weise wie bei der Ausfüh
rungsform nach Fig. 12, bis DWL angehoben und die Bitlei
tung gelesen wird. In diesem Beispiel wird das Potential
von DWL auf VWLL gehalten, bis der Lese- (Schreib-) Zyklus
abgeschlossen ist und das Potential des Bitleitungs-Paars
wiederum VBL wird (91).
Anschließend wird DWL vorübergehend auf VD = VBL + VP ange
hoben (92) und dann auf VBL zurückgestellt. Durch diesen
Vorgang wird von der Bitleitung über das Schaltelement ein
Potential VBL in den Speicherknoten DN der Dummyzelle ein
geschrieben. Bei dieser Ausführungsform erfordert die Dum
myzelle keine speziellen Schreibtransistoren, so daß ein
Bauelement mit genau der gleichen Struktur wie die Spei
cherzelle verwendet werden kann. Dadurch vereinfacht sich
der Aufbau des Bauelements.
Fig. 19 zeigt eine weitere Ausführungsform, bei der der Be
trieb der Wortleitung modifiziert ist. Bei dieser Ausfüh
rungsform wird das Potential der Wortleitung WL vorüberge
hend durch den Lesebetrieb auf VWLH angehoben, um elektri
sche Ladungen auf die Bitleitung zu übertragen. Dann wird
das Potential der WL abgesenkt auf VWL = VBL + VP und auf
diesen Potential gehalten. Anschließend wird eine Bitlei
tung gelesen, und es erfolgt der gleiche Betrieb wie bei
der Ausführungsform nach Fig. 12. Beim vorliegendem Ausfüh
rungsbeispiel läßt sich ein lang andauerendes Anlegen einer
Hochspannung an den Speicherzellen-Kondensator vermeiden,
wenn eine "0" zu lesen ist, verglichen mit der Ausführungs
form nach Fig. 12. D.h.: Gemäß Fig. 13 wird nach dem Lesen
der Bitleitung eine Spannung VWLH - VBLH = VP an die Wort
leitung und den Speicherknoten der Speicherzelle gelegt,
während in Fig. 19 lediglich die Spannung VWL - VBLH = VP/2
angelegt wird. Dies ist insofern wirksam, als die Kapazität
des Speicherzellenkondensators erhöht und mithin die Zuver
lässigkeit der Speicherzelle auch dann nicht beeinträchtigt
wird, wenn die Dicke der Oxidschicht des Kondensators ver
ringert wird.
Fig. 20 zeigt eine weitere Ausführungsform, bei der die
Verbindung zwischen der Speicherzelle, der Wortleitung und
der Bitleitung im Gegensatz zu den obigen Ausführungsbei
spielen umgekehrt ist. Bei dieser Ausführungsform wird im
Gegensatz zur Ausführungsform nach Fig. 12 die Schaltele
ment-Seite mit der Wortleitung und der Kondensator mit der
Bitleitung verbunden. Bei dieser Verbindung ist der Betrieb
der Wortleitung sowie des Leseverstärkers der gleiche wie
bei der Ausführungsform nach Fig. 12.
Fig. 21 und 22 zeigen den Lesebetrieb für "0" bzw. "1". Die
Beziehung zwischen den Lesedaten und dem Potential der Bit
leitung ist so, daß, wenn eine "0" auszulesen ist, BL hohes
Potential hat, während dann, wenn eine "1" auszulesen ist,
BL niedriges Potential hat. Dies ist umgekehrt zu der Po
tentialbeziehung bei dem oben beschriebenen Ausführungsbei
spiel.
Fig. 23a, 23b und 23c zeigen ein Speicherzellenfeld vom
Kreuzpunkt-Typ mit SOI-Struktur als vierte Ausführungsform
der Erfindung.
Wie in Fig. 23a, 23b und 23c gezeigt ist, ist die Speicher
zelle gemäß Ausführungsbeispiel 2 modifiziert zu der SOI-
Struktur. In Nuten, die sich in Reihen- und Spaltenrichtun
gen erstrecken, sind Bauelement-Trennschichten 2 ausgebil
det, die bis zu einer Isolierschicht 30 reichen, welche in
der Oberfläche des p-leitenden Siliciumsubstrats eingebet
tet ist. Die Isolierschichten 2 und die eingebetteten Iso
lierschichten 30 bilden einen Kondensator und ein Schalt
element auf den p-leitenden, voneinander getrennten Sili
ciumsäulen 10.
In dieser Struktur sind keine Diffusionsschichten ausgebil
det, weil die Siliciumsäulen von dem Substrat getrennt
sind. Die p-leitenden Siliciumsäulen 10 sind so einge
stellt, daß sie eine gewünschte Konzentration aufweisen.
Andere strukturelle Bereiche sind genauso aufgebaut wie
beim Ausführungsbeispiel 2.
Bei dieser Ausführungsform enthält ein Kondensator eine Si
liciumsäule 10 (erste Elektrode), eine Kondensatorisolier
schicht 4, bestehend aus einer 2-Schicht-Struktur, die eine
Siliciumnitridschicht und eine Siliciumoxidschicht umfaßt,
die die Seitenwände der Siliciumsäule 10 abdecken, und eine
Kondensatorelektrode 5 als zweite Elektrode aus einer poly
kristallinen Siliciumschicht, die in der Nut ausgebildet
ist, um das Äußere der Isolierschicht abzudecken. Jede Kon
densatorelektrode 5 erstreckt sich über mehrere in einer
Richtung angeordnete Zellen, um als Wortleitung (WL) zu
fungieren. Die Oberfläche des Substrats, auf der die Wort
leitungen ausgebildet sind, wird von einer ersten Zwi
schenisolierschicht 6 abgedeckt, die Kontaktlöcher 7 zur
Bildung von Schaltelementen aufweist.
Das Schaltelement S enthält als Potentialbarrierenschicht
eine p-dotierte monokristalline Siliciumschicht 9, die se
lektiv auf der Siliciumsäule 10, die in dem zugehörigen
Kontaktloch 7 freiliegt, durch Wachstum gebildet ist. Auf
der Potentialbarrierenschicht ist eine als dritte Elektrode
dienende, n-leitende Polyzidschicht (eine 2-Schicht-Struk
tur aus einer n-leitenden, polykristallinen Siliciumschicht
und einer Wolframsilizid-Schicht) sowie eine Bitleitung 8
gebildet. Das Schaltelement S verwendet eine Durchgriff-
Durchbruchspannung oder eine Übergangszonen-Druchbruchspan
nung zwischen einer (nicht gezeigten) n-leitenden Diffu
sionsfläche, die gebildet wird durch Eindiffundieren von
Störstellen aus der n-leitenden Polyzidschicht in die p-
leitende, monokristalline Siliciumschicht 9, und der n-lei
tenden Siliciumsäule 10 als erste Elektrode. Die Bitleitung
8 ist auf der Zwischenisolierschicht 6 gebildet und er
streckt sich so, daß sie die monokristallinen Silicium
schichten 9 in den Kontaktlöchern 17 der Speicherzellen
verbindet, die sich in der Richtung erstrecken, in der die
Wortleitungen geschnitten werden.
Diese Ausführungsform verwendet als Potentialbarrieren
schicht des Schaltelements die Durchgreif-Durchbruchspan
nung oder Übergangszonen-Durchbruchsspannung der mono
kristallinen Siliciumschicht 9, die auf den Siliciumsäulen
10 gebildet ist. Da das Schaltelement lediglich zwei An
schlüsse besitzt, können die Bauelemente sehr stark ver
kleinert werden.
Da bei dieser Ausführungsform bezüglich des Substrats keine
(parasitäre) Sperrschichtkapazität existiert, wird ein Si
gnal von dem Kondensator zuverlässig übertragen, und mithin
wird ein stabilisierter Betrieb der Speicherzellen er
reicht. Dies kommt zu den Vorteilen der Ausführungsform 2
noch hinzu.
Anhand der Fig. 24a, 24b und 24c wird im folgenden eine
fünfte Ausführungsform beschrieben.
Bei der Ausführungsform 4 werden in den Kontaktlöchern
durch den selektiven Wachstumprozeß npn-Übergänge gebildet.
Im Gegensatz dazu wird bei der Ausführungsform 5 eine n-
leitende Diffusionsschicht 3 gebildet, bevor die Silicium
säulen entstehen, und eine p-leitende Schicht 31 wird durch
Implantieren von p-Dotierstoffen, beispielsweise Bor, mit
Hilfe eines Hochbeschleunigungs-Ionenimplantationsverfah
rens erzeugt, wie in Fig. 24b gezeigt ist. Um die Kontakt
eigenschaften zu verbessern, werden Diffusionsschichten 32
in den Oberflächen der n-leitenden Diffusionsschichten 3
ausgebildet. Alternativ können Phosphor, Bor und Phosphor
nacheinander durch Ionenimplantation zur Bildung der n-p-n-
Schichten mittels Hochbeschleunigungs-Ionenimplantations
verfahren nach der Ausbildung der n-leitenden Diffusions
schichten 3 gebildet werden. Zu dieser Zeit ist es wichtig,
daß das Profil der Dotierstoffkonzentration in Tiefenrich
tung symmetrisch bezüglich der p-leitenden Schicht ist. Mit
dieser Ausgestaltung kann VP die gleichen Werte auf der
Plus- und der Minus-Seite aufweisen.
Bei dieser Ausführungsform wird als Substrat ein p-leiten
des Substrat hoher Konzentration verwendet.
Die übrigen Abschnitte sind die gleichen wie bei der Aus
führungsform 2 und 4.
Bei dieser Ausführungsform kann eine SOI-Struktur verwendet
werden.
Fig. 25a, 25b und 25c zeigen eine sechste Ausführungsform
der Erfindung.
Diese Ausführungsform ist gekennzeichnet durch die Anwen
dung des FN-Tunnelns durch eine dünne Isolierschicht als
Schaltelement.
Gemäß Fig. 25b ist eine n-leitende, polykristalline Sili
ciumschicht 34 über einer dünnen Siliciumoxidschicht 33 auf
einer n-leitenden Siliciumsäule 10 gebildet, um Schaltvor
gänge unter Ausnutzung des FN-Tunnelns durchzuführen.
Andere Abschnitte sind die gleichen wie bei der Ausfüh
rungsform 5.
Bei der Herstellung werden die Siliciumoxidschichten 33 und
die n-leitenden, polykristallinen Siliciumschichten 34 aus
gebildet, bevor die Siliciumsäulen 10 erzeugt werden. Al
ternativ kann nach der Ausbildung der Abschnitte bis zu den
Wortleitungen ein Bilden von gewachsenen, n⁺-Schichten,
dünnen Siliciumoxidschichten 33 und n-leitenden, polykris
tallinen Siliciumschichten 34 auf der Oberseite der in den
zugehörigen Kontakten freiliegenden Siliciumsäulen erfol
gen.
Während in dieser Struktur ein p-leitendes Substrat 1 hoher
Konzentration verwendet wird, kann man auch eine SOI-Struk
tur verwenden. Diese Ausführungsform kann ähnlich ausgeführt
werden, indem man p-leitende Elemente mit n-leitenden aus
tauscht.
Claims (4)
1. Halbleiter-Speicherelement umfassend:
einen Kondensator (C) mit einer ersten Elektrode (3b), einer zweiten auch als Wortleitung dienenden Elektrode (5) und einer Kondensator-Isolierschicht (4) zwischen der ersten und der zweiten Elektrode zum Speichern elektrischer Ladungen;
ein Schaltelement (S), welches die erste Elektrode (3b) des Kondensators (C) und eine dritte Elektrode (3a), die der ersten Elektrode (3b) über eine Potentialbarriere ge genüberliegt, aufweist;
wobei der Kondensator (C) durch einen über die Potentialbarriere aufgrund ei ner Potentialdifferenz zwischen der dritten Elektrode (3a) des Schaltelements (S) und der zweiten Elektrode (5) des Kondensators (C) fließenden elektrischen Strom geladen oder entladen wird, um dadurch Daten zu lesen und zu schreiben,
dadurch gekennzeichnet, daß die erste und die dritte Elektrode je weils als dotierte Bereiche in der Oberfläche eines Halbleitersubstrats (1) ausgebildet sind und mit dem Halbleitersubstrat je einen PN-Übergang bilden, und daß mit der dritten Elek trode (3a) eine oberhalb der Oberfläche verlaufende Bitleitung leitend verbunden ist (Fig. 1, 9).
einen Kondensator (C) mit einer ersten Elektrode (3b), einer zweiten auch als Wortleitung dienenden Elektrode (5) und einer Kondensator-Isolierschicht (4) zwischen der ersten und der zweiten Elektrode zum Speichern elektrischer Ladungen;
ein Schaltelement (S), welches die erste Elektrode (3b) des Kondensators (C) und eine dritte Elektrode (3a), die der ersten Elektrode (3b) über eine Potentialbarriere ge genüberliegt, aufweist;
wobei der Kondensator (C) durch einen über die Potentialbarriere aufgrund ei ner Potentialdifferenz zwischen der dritten Elektrode (3a) des Schaltelements (S) und der zweiten Elektrode (5) des Kondensators (C) fließenden elektrischen Strom geladen oder entladen wird, um dadurch Daten zu lesen und zu schreiben,
dadurch gekennzeichnet, daß die erste und die dritte Elektrode je weils als dotierte Bereiche in der Oberfläche eines Halbleitersubstrats (1) ausgebildet sind und mit dem Halbleitersubstrat je einen PN-Übergang bilden, und daß mit der dritten Elek trode (3a) eine oberhalb der Oberfläche verlaufende Bitleitung leitend verbunden ist (Fig. 1, 9).
2. Halbleiter-Speicherelement umfassend:
einen Kondensator (C) mit einer ersten Elektrode, einer zweiten auch als Wortleitung dienenden Elektrode (5) und einer Kondensator-Isolierschicht (4) zwischen der ersten und der zweiten Elektrode zum Speichern elektrischer Ladungen;
ein Schaltelement (S), welches die erste Elektrode des Kondensators (C) und eine dritte Elektrode, die der ersten Elektrode über eine Potentialbarriere ge genüberliegt, aufweist;
wobei der Kondensator (C) durch einen über die Potentialbarriere aufgrund ei ner Potentialdifferenz zwischen der dritten Elektrode des Schaltelements (S) und der zweiten Elektrode (5) des Kondensators (C) fließenden elektrischen Strom geladen oder entladen wird, um dadurch Daten zu lesen und zu schreiben,
dadurch gekennzeichnet, daß die erste Elektrode (3) als einen säu lenförmigen Halbleiter-Substratbereich oben und seitlich umgebender dotierter Bereiche ausgebildet ist, auf dessen Oberseite eine dotierte Schicht (9), in der eine Diffusionsfläche als dritte Elektrode gebildet ist, aufgebracht ist, wobei der dotierte Bereich mit der dotierten Schicht und die dotierte Schicht mit der Diffusionsfläche jeweils einen PN- Übergang bilden, und daß mit der dritten Elektrode eine oberhalb der Anordnung verlau fende Bitleitung leitend verbunden ist (Fig. 8).
einen Kondensator (C) mit einer ersten Elektrode, einer zweiten auch als Wortleitung dienenden Elektrode (5) und einer Kondensator-Isolierschicht (4) zwischen der ersten und der zweiten Elektrode zum Speichern elektrischer Ladungen;
ein Schaltelement (S), welches die erste Elektrode des Kondensators (C) und eine dritte Elektrode, die der ersten Elektrode über eine Potentialbarriere ge genüberliegt, aufweist;
wobei der Kondensator (C) durch einen über die Potentialbarriere aufgrund ei ner Potentialdifferenz zwischen der dritten Elektrode des Schaltelements (S) und der zweiten Elektrode (5) des Kondensators (C) fließenden elektrischen Strom geladen oder entladen wird, um dadurch Daten zu lesen und zu schreiben,
dadurch gekennzeichnet, daß die erste Elektrode (3) als einen säu lenförmigen Halbleiter-Substratbereich oben und seitlich umgebender dotierter Bereiche ausgebildet ist, auf dessen Oberseite eine dotierte Schicht (9), in der eine Diffusionsfläche als dritte Elektrode gebildet ist, aufgebracht ist, wobei der dotierte Bereich mit der dotierten Schicht und die dotierte Schicht mit der Diffusionsfläche jeweils einen PN- Übergang bilden, und daß mit der dritten Elektrode eine oberhalb der Anordnung verlau fende Bitleitung leitend verbunden ist (Fig. 8).
3. Halbleiter-Speicherbauelement nach Anspruch 2, dadurch gekenn
zeichnet, daß der säulenförmige Halbleiter-Substratbereich von einem Substrat isoliert
ist und als erste Elektrode dient (Fig. 23, 34).
4. Halbleiter-Speicherelement umfassend:
einen Kondensator (C) mit einer ersten Elektrode, einer zweiten auch als Wortleitung dienenden Elektrode (5) und einer Kondensator-Isolierschicht (4) zwischen der ersten und der zweiten Elektrode zum Speichern elektrischer Ladungen;
ein Schaltelement (S), welches die erste Elektrode des Kondensators (C) und eine dritte Elektrode, die der ersten Elektrode über eine Potentialbarriere ge genüberliegt, aufweist;
wobei der Kondensator (C) durch einen über die Potentialbarriere aufgrund einer Potentialdifferenz zwischen der dritten Elektrode des Schaltelements (S) und der zweiten Elektrode (5) des Kondensators (C) fließenden elektrischen Strom geladen oder entladen wird, um dadurch Daten zu lesen und zu schreiben,
dadurch gekennzeichnet, daß die erste Elektrode (3) als ein säulen förmiger Halbleiter-Substratbereich ausgebildet ist, auf dessen Oberseite eine dünne Iso lierschicht (33), die ein FN-Tunnel ermöglicht, vorgesehen ist, auf deren Oberseite eine als dritte Elektrode dienende leitende Schicht (34) vorhanden ist, und daß mit der dritten Elektrode ein oberhalb der Anordnung verlaufende Bitleitung leitend verbunden ist.
einen Kondensator (C) mit einer ersten Elektrode, einer zweiten auch als Wortleitung dienenden Elektrode (5) und einer Kondensator-Isolierschicht (4) zwischen der ersten und der zweiten Elektrode zum Speichern elektrischer Ladungen;
ein Schaltelement (S), welches die erste Elektrode des Kondensators (C) und eine dritte Elektrode, die der ersten Elektrode über eine Potentialbarriere ge genüberliegt, aufweist;
wobei der Kondensator (C) durch einen über die Potentialbarriere aufgrund einer Potentialdifferenz zwischen der dritten Elektrode des Schaltelements (S) und der zweiten Elektrode (5) des Kondensators (C) fließenden elektrischen Strom geladen oder entladen wird, um dadurch Daten zu lesen und zu schreiben,
dadurch gekennzeichnet, daß die erste Elektrode (3) als ein säulen förmiger Halbleiter-Substratbereich ausgebildet ist, auf dessen Oberseite eine dünne Iso lierschicht (33), die ein FN-Tunnel ermöglicht, vorgesehen ist, auf deren Oberseite eine als dritte Elektrode dienende leitende Schicht (34) vorhanden ist, und daß mit der dritten Elektrode ein oberhalb der Anordnung verlaufende Bitleitung leitend verbunden ist.
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