DE3106197C2 - Halbleiterspeicher - Google Patents

Abstract

Der offenbarte Halbleiterspeicher weist ein Substrat (101), eine darauf angeordnete Halbleiterschicht (102), einen darauf angeordneten Gateisolationsfilm (104) und eine darauf angeordnete Gateelektrode (105) auf. Zusätzlich sind zwei diffusionsdotierte Halbleiterbereiche (103a und 103b) vorgesehen, die gemeinsam mit der Gateelektrode (105) einen Feldeffekttransistor bilden. Eine elektrische Ladung wird vom einen diffusionsdotierten Bereich (103a) zum anderen Bereich (103b) überführt. Hierbei wird die Breite einer sich um den letztgenannten diffusionsdotierten Bereich (103b) ausbildenden Raumladungszone (108) verändert. Dadurch ist eine "1" oder "O" wahlweise im Speicher ablegbar. Die gespeicherte Information wird durch Feststellen der Anwesenheit oder Abwesenheit eines vergrabenen Kanals (107) zwischen der Raumladungszone (108) und dem Substrat (101) ermittelt. Statt des oder zusätzlich zum zweitgenannten diffusionsdotierten Bereich (103b) kann auch eine Metall-Oxid-Halbleiter-Kondensatoranordnung mit einer auf dem Gateisolationsfilm (104) im Abstand von der Gateelektrode (105) angeordneten Kondensatorelektrode vorgesehen sein. Der vorbeschriebene Halbleiterspeicher zeichnet sich durch hohe Packungsdichte und Arbeitsgeschwindigkeit aus.

Description

dadurch gekennzeichnet, daß der erste externe Anschluß (B; DD) über den Bit-Leitungsanschluß mit dem zweiten Halbleiterbereich (i03a) verbunden ist (F i g. 7, F i g. 10).

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß

a) eine zweite Gateelektrode (205) symmetrisch zur ersten Gateelektrode (105) auf dem Gateisolationsfiim (104) derart angeordnet ist. daß der zweite Halbleiterbereich (103aJin der Mitte zwischen der ersten (105) und der zweiten Gateelektrode (105) liegt und hierbei das eine Ende der zweiten Gateelektrode (205) mit dem Ende des zweiten Halbleiterbereichs (1033,Jfluchtet,

b) ein zweiter Ladungsspeicherabschnitt (2036,Hm ersten Halbleiterbereich (102) auf der anderen Seite der zweiten Gateelektrode (205) für den Aufbau einer der ihm zugeführten elektrischen Ladungsmenge entsprechenden zweiten Raumladungszone angeordnet ist und

c) ein weiterer zweiter externer Anschluß (BB)zur Ermittlung der Leitfähigkeit eines zwischen dem Substrat (101) und der zweiten Raumladungszone (208) ausgebildeten vergrabenen Kanals(207) vorgesehen ist(Fig. 10).

3, Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste (tO3b) und/oder zweite Ladungsspeicherabschnitt (2036J im ersten Halbleiterbereich (102) ausgebildete Diffusionszonen des zweiten Leitungstyps (N⁺) aufweist

4. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste (103OJ und/oder der zweite Ladungsspeicherabschnitt (203b) einen Metallisolator-Halbleiterkondensator (Ca) mil einer auf dem Gateisolationsfilm (104) angeordneten Kondensatorelektrode (109) aufweist, wobei die Kondensatorelektrode (109) einen Abstand von der ersten Gateelektrode (105) hat und mit einer vorgegebenen konstanten Spannung (Vc; VVc) beaufschlagt ist

5. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß der erste {\Gib) und/oder der zweite (203b) Ladungsspeicherabschnitt unter einem zwischen der Kondensatorelektrode (109) und der ersten Gatceiektrode (!05) befindlichen Abschnitt des Gateisolationsfilms (104) Diffusionszonen des zweiten Leitungstyps aufweisen.

6. Speicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der erste (iO3h) und/oder der zweite Ladungsspeicherabschnitt (203Jy zusätzlich einen auf der Kondönsatorelektrode (109; 111,112) aufgebaute Isolations-Zwischenschicht (125; 110) aufweist und sich die erste Gateelektrode (105) über die Isolationsfilm-Zwischenschicht (125; 110) erstreckt (F i g. 9).

7. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß auf die erste Gateelektrode (105) eine Isolationsfilm-Zwischenschicht (110) aufgebracht ist, und sich die Kondensatorelektrode (109) über diese !solationsfilm-Zwischenschicht (HO) erstreckt (Fig. 12).

8. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet daß c2.3s Substrat (101) ein Isolatorsubstrat ist.

9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß das Isolatorsubstrat ein Substrat aus der nachstehend wiedergegebenen Gruppe ist: Siliziumoxid, Saphir, Spinell, Siliziumnitrid.

10. Speicher nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Substrat (101) ein Halbleitersubstrat des zweiten Leitungstyps (N) ist.

50 Die Erfindung bezieht sich auf einen Halbleiterspeicher der im Oberbegriff des Patentanspruchs 1 genannten Art.

Es sind bereits viele unterschiedliche Halbleiterspeicher vorgeschlagen worden. Nach wie vor geht das Bemühen von Forschung und Entwicklung dahin, einen dynamischen Schreib-/Lesespeicher, im folgenden dynamisches RAM genannt, zu entwickeln, der sich sowohl durch hohe Arbeitsgeschwindigkeit als auch durch hohe Packungsdichte auszeichnet. Ein Typ der obengenannten Halbleiterspeicher wird durch ein MOS (Metall-Oxid-Halbleiter)-dynamisches RAM realisiert. Bei diesem Typ liegt das Hauptaugenmerk der Entwicklung auf einer sogenannten Ein-Transistor-Speicherzelle. Diese Speicherzelle ist aus einem MOS-Feldeffekttransistor, im folgenden MOSFET genannt, und einem Kondensator aufgebaut.

Eine derartige Speicherzelle ist beispielsweise in »IEEE JOURNAL OF SOLID-STATE CIRCUITS«, Vol. SC-7, No. 5, Oktober 1972, Seiten 336 bis 340 beschrieben. Diese Speicherzelle hat offenbar den Vorteil einer hohen Packungsdichte, bedingt durch die geringe Anzahl benötigter Komponenten bzw. Baueinheiten. In diesen Zellen wird eine elektrische Ladung auf einen Kondensator eingeschrieben und direkt vom Kondensator ausgelesen. Dies hat einige Nachteile. In der Struktur dieser Speicherzelle ist es erforderlich, die Kondensatorfläche zu minimieren, um eine hohe Packungsdichte und große Speicherkapazität zu gewährleisten. Daraus resultiert ein schwaches Ausgangssignal des Speichers, das in der Größenordnung von einigen zehn mV oder einigen hundert mV liegt. Demgemäß muß ein nachgeschalteter Schaltkreis, d.h. ein Leseverstärker ausreichend empfindlich ausgelegt sein, um das sehr kleine Ausgangssignal des Speichers noch mit Sicherheit erfassen zu können. Bei einem derartig empfindlichen Leseverstärker müssen die Signale unter Verwendung eines komplexen Taktpulsmusters verstä »kt werden. Selbstverständlich bestehen naturgegebene technologische Grenzen bei der Verstärkung der Empfindlichkeit eines Lese- bzw. Abtastverstärkers. Berücksichtigt man ferner, daß sogenannte Kurzkanal-MOS-FETs den wesentlichen Teil zukünftiger Halbleiterelemente für Speicher darstellen, dann muß davon ausgegangen werden, daß die Erhöhung der Empfindlichkeit eines derartigen Abtastverstärkers ohne damit einhergehender Verringerung der Arbeitsgeschwindigkeit zu Schwierigkeiten führt Insgesamt ergibt sich demnach, daß es schwierig sein wird, beim vorgenannten Speichertyp einen Speicher mit hoher Arbeitsgeschwindigkeit und hoher Packungsdichte zu realisieren.

Ein weiteres Ausführungsbeispiel für einen Speicher mit dynamischem wahlfreiem Zugriff findet sich in der US-PS 41 61 741 vom 17. Juli 1979. Bei diesem Speicher weist eine Speicherzelle eine Kombination aus MOS-FETs, Sperrschicht FETs (im folgenden JFET genannt) und einem Kondensator auf. Die elektrische Ladung ist hierbei im Kondensator gespeichert und wird indirekt erfaßt. Ein derartiger Halbleiterspeicher hat gegenüber den vorher erwähnten Ein-Transistor-Speicherzellen den Vorteil einer hohen Arbeitgeschwindigkeit und eines großen Auslesesigrials. Auf Grund der Struktur dieser Speicherzelle, bei welcher Taktimpulse auf einen Kondensator vergleichsweise hoher Kapazität gegeben werden, ergibt sich eine Signalverzögerung wegen des Widerstandes und der gegenseitigen Kapazität der Leitungen füt die Taktimpulse zum Kondensator. Ferner ergibt sich eine Signalverzögerung wegen der Kapazität des Speicherkondensators selbst. Demgemäß stößt man auch bei dieser Speicherzelle auf Probleme, wenn man die Arbeitsgeschwindigkeit erhöhen will. Hinzu kommt noch, daß in diesem Speicher lediglich MOS-FETs vom Verarmungstyp verwendet werden können, w;is zu einem Nachteil bei der Herstellung integrierter Schaltkreise mit MOSFETs führt. Im Hinblick auf eine Größenreduzierung einer Speicherzelle ergibt sich bei dem letztgenannten Speicher insoweit ein Nachteil, als zusätzlich zu den für eine Speicherfunktion mindestens erforderlichen Baueinheiten noch ein Auffrischungsschaltkreis erforderlich ist, der nur nach einigen Auslesczyklen verwendet wird.

Ein Halbleiterspeicher der eingangs genannten Art ist bekannt aus IBM Techn. Ci'.c. Bull., Vol. 15. No. 2, 2. Juli 1972. Seite 393-394. Be· diesem bekanntem Halbleiterspeicher werden zwei voneinander getrennte Schreibund Leseleitungen und ein dementsprechend hoher Verdrahtungsaufwand benötigt.

Der Erfindung liegt die Aufgabe zugrunde, einen Halbleitungsspeicher der eingangs genannten Art zu schaffen, der sich durch die Möglichkeit einer einfachen Verdrahtung auszeichnet.

Die Lösung dieser Aufgabe ist im kennzeichnenden Teil des Patentanspruchs 1 angegeben.

Dabei ist nur eine einzige Bit-Leitung sowohl für den Schreib- als auch für den Lesebetrieb vorgesehen. Die Vorteile der gemeinsamen Verwendung von Bit-Leitungen für den Lese- und den Schreibbetrieb liegen darin, daß die Speicherzellen kleiner ausgebildet und damit Speicher mit höherer Effektivität bzw. höherer Arbeitsgeschwindigkeit aufgebaut werden können, und zwar unter anderem aus folgenden Gründen:

a) Die Zahl der Verdrahtungen ist geringer, mit der Folge, daß auch die Speicherzelle:¹ kleiner ausgebildet werden können,

b) für eine höhere Arbeitsgeschwindigkeit ist es besser, für die Lese-Bit-Leitungen ein Material mit geringem Widerstand, beispielsweise Metall, in Kontakt mit einer P⁺-Schicht zu verwenden, statt hierfür eine P+'Diffusionsschicht vorzusehen. Die Kontaktabschnitte müssen jedoch äußerst genau sein und benötigen einen beachtlichen Flächenbereich. Werden jedoch gesonderte Lese-Bit-Leitungen fortgelassen, so müssen auch derartige Kontaktbereiche nicht mehr vorgesehen werden, mit der Folge, daß der für die Speicherzellen insgesamt benötigte Platz kleiner ist.

c) Für ein dynamisches RAM großer Kapazität werden sehr viele Kontakte benötigt. Bereits der Verzieht auf einen einzigen Kontakt pro Zelle führt zu einer beachtlichen Verminderung der insgesamt für den Speicher benötigten Kontakte. Hierdurch wiederum wird die Effektivität des Speichers deutlich erhöht.

Die Erfindung wird anhand nachstehender Ausführungsbeispiele in Verbindung mit den schematischen Zeichnungen noch näher dargestellt.

In den Zeichnungen zeigt

Fig. 1 einen Querschnitt durch einen Halbleiterspeicher nach dem Stand der Technik,

F i g. 2 ein Ersatzschaltbild des in F i g. 1 wiedergegebenen Halbleiterspeichers,

F i g. 3A bis 3D, 4A und 4B Querschnitt durch den in so F i g. 1 wiedergegebenen Halbleiterspeicher während unterschiedlicher Speicherzustände. Diese Darstellungen dienen zur Erläuterung der Arbeitsweise des in Fig. 1 dargestellten Halbleiterspeichers, Fig.5, 6A und 6P konkrete Darstellungen von bekannten Halbleiterspeichern,

F i g. 7 bis 12 Ausführungsbeispiele der Erfindung,

Fig. 13 eine graphische Darstellung der Maximal- und Minimal-Werte der Dicke der auf dem Substrat angeordneten Halbleiterschicht in Abhängigkeit von der in dieser Schicht vorhandenen Dotierungsstoff-Konzentration,

Fig. 14 ein weiteres Ausführungsbeispiel der Erfindung.

Fig. 15 eine Darstellung zur Veranschaulichung der Verdrahtung der einzelnen Anschlüsse für den Fall, daß ein Speicher aus den in Fig.8 dargestellten Speicherzellen aufgebaut ist,

Fig. 16 eine Ansicht zur Erläuterung der Verdrah-

tung der Anschlüsse für den Fall, daß ein Speicher aus den in F i g. 10 wiedergegebenen Ausführungsbeispielen aufgebaut ist.

Das in Fig.! dargestellte Ausführungsbeispiel eines Halbleiterspeichers 100 eignet sich im besonderen Maße für eine Speicherzelle, die an jedem Speicherplatz eines matrixartig aufgebauten Speichers angeordnet ist. Die Speicherzelle ist hierbei aus einem N-Kanal Feldeffekttransistor vom Anreicherungstyp mit isoliertem Gate oder einem MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) aufgebaut. Der dargestellte Halbleiterspeicher 100 weist ein N-Halbleitersubstrat 101 auf. auf welches eine P-Halbleiterschicht 102 in an sich bekannter Weise aufgebracht ist. In der Hauptoberfläche der P-Halbleiterschicht 102 sind zwei N*-diffusionsdotierte Bereiche 103a und 103t im Abstand voneinander angeordnet. Zwischen den beiden N*-diffusionsdoticrtcn Bereichen 103s und 103t-ist eine F.lrkirode 105 auf einem Gateisolationsfilm 104 auf der Hauptfläche der P-Halbleiterschicht 102 angeordnet. Die Elektrode 105 dient als Gateelektrode eines MOSFETs. Die Elektrode 105 ist mit einem Anschluß A einer Wortleitung im Schreibmode verbunden. Der Anschluß A wird im folgenden kurz Wortleiiungsanschluß A genannt. Auf der P-Halbleiterschicht 102 sind zwei (nicht dargestellte) Elektroden im Abstand voneinander derart angeordnet, daß die beiden N*-diffusionsdotierten Bereiche 103a und 1036 sandwichartig zwischen diesen beiden Elektroden angeordnet sind. Eine dieser Elektroden ist mit einem Bitleitungsanschluß B im Lesemode (erster externer Anschluß) verbunden, die andere Elektrode mit einem Massenanschluß C (zweiter externer Anschluß). Die beiden Elektroden werden üblicherweise so hergestellt, daß ein ohmscher Kontakt zur P-Halbleiterschicht 102 sichergestellt ist. Eine weitere, ebenfalls nicht dargestellte Elektrode ist auf dem N*-diffusionsdotierten~Bereich 103a durch an sich bekannte Techniken derart hergestellt, daß ein Durchgangsloch bzw. Durchbruchkontakt entsteht und diese Elektrode mit einem Anschluß D einer Bitleitung im Schreibmode und einer Wortleitung im Lesemode (im folgenden kurz Bit/ Wortleitunesanschiuß D genannt) verbunden ist. Ein Kanal 106 des MOSFETs ist zwischen den beiden N--diffusionsdotierten Bereichen 103a und 1036 ausgebildet. Ein vergrabener Kanal 107 befindet sich in der P-Halbleiterschicht 102 unterhalb des N--diffusionsdotierten Bereiches 103b. Eine Raumladungszone 108 breitet sich vom N "-diffusionsdotierten Bereich 1036 in Richtung des vergrabenen Kanals 107 aus. Die Breite dieser Raumladungi^one 108 ist durch die Menge der dem N--diffusionsdotierten Bereich 1036 zugeführten elektrischen Ladung variierbar. Derartig aufgebaute Speicherzellen sind an den Schnittpunkten der Speichermatrix angeordnet. Die nachfolgenden Erläuteruneen beziehen sich auf eine selektierte bzw. adressierte Speicherzelle. In Fig. 1 ist der Anschluß A mit der Wortleitung und einer Signalquelle 200 verbunden. Die Signalquelle 200 erzeugt eine Spannung von 5 V im Schreibmode und eine Spannung von 0 V im Lesemode. Der Anschluß B ist mit der Bitleitung und einer Signalquelle 210 verbunden. Die Signalquelle 210 erzeugt eine Spannung von 0 V im Schreibmode und eine Spannung von -3 V im Lesemode. Der Anschluß D ist mit der Bit/Wortleitung und einer Informationsquelle 220 verbunden. Die Informationsquelle 220 erzeugt eine Spannung von 5 V (Information »1«) oder eine Spannung von 0 V (Information »0«) im Schreibmode und eine Spannung von 0 V (oder geöffnet) im Lesemode. Der Anschluß Cist mit einer Spannungsquelle 230 verbunden, die konstant auf Massepotential liegt. Ist die Speicherzelle nicht adressiert, dann wird der Anschluß A mit 0 V im Schreibmode und der Anschluß D mit 5 V beaufschlagt.

Γ i g. 2 zeigt das Ersatzschaltbild der in F i μ. Ι dargestellten Speicherzelle. Gemäß Fig. 2 ist das Ausfiihrungsbeispiel der erfindungsgemäßen Speicherzelle aus einem MOSFET TrI und zwei gleichartigen JFETs ίο (Sperrschicht-FETs) Tr2 und Tr3 aufgebaut. Im einzelnen entspricht hierbei der N *· -diffusionsdotierte Halbleiterbereich 103a des in F i g. 1 dargestellten Halbleiterspeichers 100 dem Drain des MOS-Transistors Tr 1 und einem Gate des Sperrschichttransistors Tr 2. Der N*-diffusionsdotierte Bereich 1036 entspricht dagegen der Source des isolierten Transistors Tr 1 und einem Gate des Sperrschichttransistors Tr 3. Das Gate des isolierten Transistors Tr 1 ist mit dem Wortleitungsanschluß A und der Drain dieses Transistors Tr 1 mit dem Bit/Wortleitungsanschluß D verbunden. Der Drain des Sperrschichttransistors 7>2 ist mit dem Bitlcitungsanschluß B verbunden, und die Source des Sperrschichttransistors TrI ist mit dem Drain des Sperrschichttransistors Tr 3 verbunden. Ferner ist die Source des Spcrrschichttransistors 7>3 mit dem Masseanschluß C verbunden. Über den Bit/Wortleitungsanschluß D dem Drain zuge'vihrte Ladungsträger werden durch den Kanal (106 in Fig. 1) des MOSFETTrI zu dessen Source übertragen. Wegen der Raumladungsschicht bzw. Verarmungszone 108 um den N '-diffusionsdotierten Halbleiterbereich 1036 bildet sich ein Kondensator Cp aus. Dieser dient als Ladungsspeicher zwischen der Source des MOSFET Tr 1 und der darunterliegenden Halbleiterschicht 102. Das entsprechende Ersatzschaltbild ist mit gestrichelten Linien in Fi g. 2 dargestellt. Dementsprechend führt der obengenanme Ladungsträger vom Drain zur Source des Mu^Ft ι Tr i da/u, daß die Ladung am Kondensator Cp gespeichert wird. Demgemäß verbreitert sich die Raumladungszone 108 gemäß dem gestrichelten Bereich in Fig. 1. Als Folge hiervon verengt sich der vergrabene Kanal 107 unter der Raumladungszone 108 (in vertikaler Richtung in F i g. 1)- Dies wiederum führt dazu, daß die Leitfähigkeit zwischen den Anschlüssen ßund Centsprechend geändert wird. Anhand der Fig. 3A bis 3D und 4A und 4B wird die Arbeitsweise des derart aufgebauten Halbleiterclements als Speicherzelle erläutert. Gemäß Fig.3A wird der Anschluß D (die Bitleitung im Schreibmode) auf O-Potential (Information »0«) gehalten, während der Anschluß A (die Wortleitung im Schreibmode) auf iin Potential gebracht wird, das über der Schwellspannung V_TO des MOSFETs gehalten wird. Hierzu wird der Anschluß A mit 5 V beaufschlagt, um den MOSFET Tr 1 leitend zu halten. Da das Potential des N⁺-Halbleiterbereiches 103a auf Null liegt, trifft dies auch für das Potential des N--Halbleiterbereiches 1036 zu. Als Folge hiervon bildet sich nur eine geringfügige Raumladungszone 108a zwischen den N⁺-Halbleiterbereichen 103 und der Halbleiterschicht 102 entsprechend dem Einbaupotential oder Diffusionspotential zwischen diesen Abschnitten aus. Hierdurch wird sichergestellt, daß die Raumladungszone 108a nicht bis zum Halbleitersubstrat 101 reicht. Daraufhin wird der Anschluß A auf ein Potential unterhalb der Schwellspannung Vm gebracht, d. h. auf OV. Der MOSFET TrX ist hierbei nicht-leitend (Fig.3B). Demgemäß weist der zwischen der Raumladungszone 1086 und dem Substrat 101 liegende Bereich, d. h. der vergrabene Kanal 107, eine große Leitfähigkeit

auf. Dies bedeutet, daß ein leitender Zustand zwischen den Halbleiterbereich 1030 und das Substrat 101 eingeschrieben bzw. eingelesen ist.

Wird nun gemäß Fig. JC der Anschluß D auf ein positives Potential, d.h. auf 5 V (Information »I«) und "i der Anschluß A ebenfalls auf 5 V gebracht, dann ist der MOSF^r i Tr 1 leitend, so daß da:! Potential des N+ -diffusionsdotierten Halbleiterbereiches 1036 ebenfalls auf ein positives Potential gebracht wird. Dessen Potential wird sozusagen vom Potential des N + 'diffuiionsdotierten Halblciterbereiches 103a mitgezogen. Als Ergebnis breitet sich eine große Raumladungszone 108czwischen dem Halbleiterbereich 1036 und dem Substrat 101 aus, und zwar derart, daß die Raumladungszone 108c bis zum Substrat 101 reicht. Wird nun der Anschluß A wie- ts der auf 0 V gelegt, also auf ein E'otential unterhalb der Schwellspanung Vm, dann wird der MOSFET TrI in der, nichtleitenden Zustand überführt. Wird ferner der Anschluß D ebenfalls auf OV gelegt, dann kann der N ^f -diffusionsdotierte Halbleiterbereich 1036 auf einem positiven Potential eine Zeitlang gehalten werden, wobei der Abschnürungszustand, also der Zustand, in welchem die Raumladungszone 108c/ zwischen dem HaIbleiterbereich 103i> und der Halbleiterschicht 102 bis zum Substrat 101 reicht, aufrechterhalten. Demgemäß wird ein Zustand mit einer sehr geringen Leitfähigkeit zwischen dem N+ -diffusionsdotierten Halbleiterbereich 103b und dem Substrat 101 für eine bestimmte Hallezeit aufrechterhalten. Dies bedeutet, daß ein nicht-leitender Zusta.'.J zwischen den Anschlüssen Sund Ceingeschriebcn worden ist. Aus der vorstehenden Beschreibung des dargestellten Ausführungsbeispicls folgt, daß ein leitender und ein nicht-leitender Zustand zwischen die Anschlüsse Z? und Cdadurch eingeschrieben werden kann, daß bestimmte Potentiale wahlweise an die Anschlüsse A und Dgelegt werden.

Anhand der Fig.4A und 4B wird das Auslesen von Informationen aus der Speicherzelle erläutert. Um die gespeicherte Information auszulesen, wird der Anschluß D(Wortleitung im Auslese-Mode; einer zu adressierenden Zelle auf 0 V gehalten oder geöffnet, um die Breite der Raumladungszonc 108e zwischen dem N+ -diffusionsdotierten Halbleiterbereich 103a und der Halbleitcrschicht 102 geringfügig zu verringern (F i g. 4A), und zwar derart, daß die Raumladungszone 108e nicht bis zum Substrat 101 reicht. Auf der anderen Seite wird die andere Wortleitung D (der nicht-selektierten Zelle) im Auslese-Mode jeweils auf einem positiven Potential bzw. auf 5 V gehalten, damit die Raumladungszone 108/ zwischen dem N+ -diffusionsdotierten Halbleiterbereich 103a und dem Substrat 101 bis zum Substrat 101 reicht und somit ein Abschnürungszustand geschaffen wird (Fig.4B). Als Ergebnis wird die nichtausgewählte Speicherzelle, die im Lese-Mode mit der Bitleitung B verbunden ist — diese ist ihrerseits mit der zu adressierenden Speicherzelle verbunden — im nicht-leitenden Zustand zwischen den Anschlüsssen B und C gehalten (Fig.4B) — wegen der Raumladungszone 108/zwischen dem Halbleiterbereich 103a und dem Substrat 101 —. und zwar unabhängig von der in dieser Speicherzelle gespeicherten Information. Wird nun eine geeignete Potentialdifferenz zwischen die Anschlüsse B und C der selektierten Speicherzelle, in diesem Ausführungsbeispiel 0 V an den Anschluß Cund —3 V an den Anschluß B, angelegt, dann wird ein Leitungszustand (leitend oder nicht-leitend) zwischen den Anschlüssen 3 und Cdieser adressierten Zelle entsprechend dem leitenden oder nicht-leitenden Zustand des vergrabenen Kanals 107 des MOSFETS festgestellt, da die Ausdehnung der Raumladungszone IO8e zwischen dem Halbleiterbereich 103.-J und dem Substrat 101 gemäß Fig. 4A nur geringfügig ist. Demgemäß wird die Information der adressierten Speicher/eile im Lese·Mode an der Hit-Leitung B ausgelesen. Während des oben beschriebenen Lese-Modes wird der Anschluß Λ stets auf 0 V gehalten. Liegt im oben beschriebenen Lese-Mode das Potential des Anschlusses B über dem des Anschlusses C. dann ergibt sich insoweit ein Nachteil, als die Halbleiterschicht 102 und der Halbleiterbereich 103a in Vorwärtsrichtung vorgespannt sind, wenn der Anschluß D auf 0 V liegt und die Raumladungszone um den Halbleiterbereich 1036 zusammenschrumpft. Deswegen ist der Bitleitungsanschluß B mit einem negativen Potential gegenüber dem Masseanschluß Cbeaufschlagt. Durch Anlegen einer derartigen Potentialdifferenz zwischen die Anschlüsse B und C wird di? information »1« festgestellt, da kein Strom zwischen diesen Anschlüssen fließen kann, wenn der vergrabene Kanal 107 durch den Abschnürungseffekt der sich verbreiternden Raumladungszone 108 verdrängt ist. Bleibt dagegen der vergrabene Kanal 107 bestehen, dann wird die Information »0« festgestellt, da ein Strom zwischen den Anschlüssen 8 undCfließt.

Anhand der Fig. 5. 6A und 6B ist eine körperlich konkrete Speicherzelle dargestellt. Als Massenanschluß C und Bitleitungsanschluß B im Auslese-Mode wird hierbei eine die Anschlüsse B und C einschließende Halbleiterschicht 102 verwendet, die vollständig von Isolationsschichten 120a und 1206 und dem Halbleitersubstrat 101 umgeben ist. Das Halbleitersubstrat 101 hat hierbei den umgekehrten Leitungstyp wie die Halbleiterschicht 102. Die auch in der Fig. 1 dargestellten Anschlüsse B und C sind in der Halbleiterschicht 102 angeordnet. Der gleichzeitig als Gateelektrode 105 verwendete Anschluß A besteht aus einem Metall oder einer Fremdstoffe enthaltende polykristallinen Siliziumschicht. Auf dieser als Gateelektrode 105 dienenden Schicht ist eine Leitungsschicht 122 aufgebracht. Die Leitungsschicht 122 dient als Anschluß D und verläuft quer über die als Gateelektrode 105 dienenden Schicht. Zwischen der Gateelektrode 105 und der Leitungsschicht 122 ist eine Isolationsfilm-Zwischenschicht 123 angeordnet. Die Leitungsschicht 122 ist mit dem Halbleiterbereich 103a über einen Kontaktdurchbruch 124 verbunden. Der Kontaktdurchbruch 124 durchquert die Isolationsfilm-Zwischenschicht 123 und die Isolationsschicht 1206. Die anhand der Fi g. 5, 6A und 6B dargestellte Speicherzelle weist lediglich einen Kontaktdurchbruch 124 pro Speicherzelle auf. Daraus, insbesondere aus der F i g. 5. ergibt sich, daß die pro Speicherzelle benötigte Chipfläche im wesentlichen gleich einer Fläche ist, die von einem MOSFET benötigt wird.

Für den in F i g. 1 dargestellten Halbleiterspeicher sollen folgende Voraussetzungen gelten:

Die Fremdstoffkonzentration Ν_Λ der P-Halbleiterschicht 102 sei P = 5χ 10^l5cm-³. Die Schwellspannung V-iji des MOSFETs sei 0,5 V. Die Schreibspannung V_D am Anschluß D und die Gatespannung V_A am Anschluß A seien 0 V bzw. 5 V. Unter diesen Voraussetzungen ergeben sich folgende geometrischen Anforderungen an die Speicherzelle:

Die Ausdehnungsbreite Wdersich vom Halbleiterbereich 1036 in die Halbleiterschicht 102 ausdehnende Raumladungszone 108 ergibt sich aus der nachstehenden Gleichung:

\βκ-ε₀-(V₀₁₊TT

10

(D

Dabei gilt:

en = Elektriz'*ätskonstante des leeren Raumes,

K = Elektriziiätskonstante der Halbleiterschicht 102,

q = Größe der elektrischen Ladung,

Vt,, = Einbaupotentialdifferenz zwischen dem Halbleiterbereich 1036 und der Halbleiterschicht 102.

Im Schreib-Mode eines leitenden Zustandes, d.h. wenn V.| = 5V und Vd=OV ist, dann ist das Potential des Halbleiterbereiches 1036 ebenfalls 0 V. Die Breite !Vergibt sich dann zu 0,5 μιτι, da in der Gleichung (1) K=OiSt. Im Schreib-Mode eines nicht-leitenden Zustandes.d.h.wenn K,=5Vund V« = 5 V ist, hat das Potential des Halbleiterbereiches 1036 im wesentlichen einen Wert, der gleich dem Potential des Halbleiterbereiches 103a, abzüglich der Schwellspannung Vju des MOS-FETs ist. Die Ausdehnungsbreite W ist dann 1,2 μηι, da in der Gleichung (I) V= Vn- Vm=4,5 V ist. Sind für die Tiefe des Halbleiterbereiches 1036 0,3 μπι vorgesehen, dann muß die Tiefe der Halbleiterschicht 102 dementsprechend zwischen 0,8 und 1,5 μπι, unter Einschluß der angegebenen Grenzen, liegen.

In F i g. 7 ist ein Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers dargestellt, in welchem für die Anschlüsse D und B ein gemeinsamer erster externer Anschluß B vorgesehen ist. Im Schreibbetrieb arbeitet dieses Ausführungsbeispiel der Erfindung in gleicher Weise wie das in F i g. 1 gezeigte Ausführungsbeispiel. im Auslesebetrieb wird dagegen eine Vorwärts-Poientiaidifferertz an den PN-Übergang zwischen den ersten externen Anschluß ßund den zweiten externen Anschluß (Erdanschluß) C gelegt, um einen leitenden oder nicht-leitenden Zustand zwischen diesen beiden Klemmen festzustellen. Die gemeinsame Verwendung der in Fig. 1 gezeigten Anschlüsse D und SaIs ein Anschluß ermöglicht ein Weglassen eines Anschlusses, welcher dem Bitleitungsanschluß B im Auslese-Mode in F i g. 1 entspricht. Dies führt zu einer Reduzierung der Anzahl elektrischer Leiter und demgemäß zu einer Reduzierung der von der Speicherzelle benötigten Gesamtfläche. Hinzu kommt, daß diese Maßnahme zu einer Verkürzung des Abstandes zwischen den Ausleseanschlüssen führt und somit zu einer Erhöhung des Auslesestromes infolge einer Verringerung des Kanal widerstandes. Als weitere Folge dieser Maßnahme ergibt sich zusätzlich eine Erhöhung der Arbeitsgeschwindigkeit.

Im übrigen ist das in F i g. 7 dargestellte Ausführungsbeispiel wiederum aus dem Substrat 101, der darauf angeordneten Halbleiterschicht 102, den in der Halbleiterschicht 102 vorgesehenen N⁺-diffusionsdotierten Halbleiterbereichen 103a und 1036 sowie der Gateelektrode 105 aufgebaut.

Ein weiteres Ausführungsbeispiel der Erfindung ist in F i g. 8 dargestellt. Bei diesem Ausführungsbeispiel wird ein MIS (Metall-Isolator-Halbleiter)-Kondensator mit einer Kondensatorelektrode derart verwendet, daß ein einen Kondensator Ca einschließender Ladungsspcichcrbcrcich aufgebaut wird. Dieser i.adungsspeicherbe- b") reich ist zusätzlich zum und neben dem bereits beschriebenen diffusionsdotierten Halbleiterbereich 1036 angeordnet. In F i g. 8 — wie in allen anderen Figuren — sind

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40 zwar für funktionell gleiche Teile die gleichen Bezugszeichen vorgesehen. Diese Teile werden aber — soweit bereits geschehen - nicht erneut beschrieben. Auf einer Oberfläche der P-Ieitenden Halbleiten chicht 102, und zwar zwischen dem N*-diffusionsdotierten Halbleiterbereich 1036 und dem mit dem Masseanschluß C verbundenen Elektrodenbereich, ist eine Elektrode 109 des Kondensators Ca über dem Gateisolationsfilm 104 angeordnet. Die Elektrode 109 ist mit einem Elektrodenanschluß Vc verbunden. Im vorstehenden Ausführungsbeispiel wird der Elektrodenanschluß Vc des Kondensators Ca stets auf einem vorgegebenen Potential, beispielsweise 5 V gehalten. Demgemäß werden die Speicherabschnitte nicht nur durch den diffusionsdolierten Halbleiterbereich 1036, sondern darüber hinaus auch durch einen unmittelbar unter der einen Elektrode 109 des Kondensators Ca liegenden Oberflächenbercich der P-Halbleiterschicht 102 realisiert. Durch das Anlegen des obengenannten Potentials an den Elektrodenanschluß Vc des Kondensators Ca wird insbesondere der Aufbau der Raumladungszone 108 über dem vergrabenen Kanal 107 erleichtert. Im übrigen arbeitet dieses Ausführungsbeispiel der erfindungsgemäßen Speicherzelle sowohl während des Schreib-Betriebes als auch während des Lese-Betriebes in gleicher Weise wie das in F i g. 1 dargestellte Ausführungsbeispiel. Zwar ist die eine Elektrode 109 des Kondensators Ca in diesem Ausführungsbeispiel vorgesehen. Diese Elektrode 109 des Kondensators Ca wird aber zeitkonstant mit einer konstanten Spannung beaufschlagt — im Gegensatz zu vergleichbaren bekannten Halbleiterspeichern, bei welchem viele Steuerelektroden mit einem gemeinsamen Leiter verbunden sind, um über Taktimpulse gesteuert zu werden. Eine derartige Maßnahme führt zu einer beachtlichen Signalverzögerung. Ein solcher bekannter Halbleiterspeicher ist beispielsweise in der US-PS 4i 6i 741 beschrieben. Gegenüber diesem bekannten Halbleiterspeicher hat demnach der erfindungsgemäße Halbleiterspeicher den Vorteil einer hohen Arbeitsgeschwindigkeit.

Bei dem in Fig.9 dargestellten Ausführungsbeispiel ist der in F i g. 8 gezeigte Kondensator Ca durch eine doppelte Schicht aus polykristallinem Silizium aufgebaut. In diesem Ausführungsbeispiel ist zwar der Kondensator Ca, nicht aber der diffusionsdotiertc Bereich 1036 vorgesehen. Im einzelnen ist hierbei der Gateisolationsfilm 104 auf der Halbleiterschicht 102 aufgebracht. Am einen Ende des Gateisolationsfilms 104 ist der diffusionsdotierte Halbleiterbereich 103a, am anderen Ende des Gateisolationsfilms 104 ist die eine Elektrode 109 des Informationsspeicherkondensators Ca vorgesehen. Die Elektrode 109 liegt demnach dem diffusionsdotierten Halbleiterbereich 103a gegenüber. Die Elektrode 109 des Kondensators Ca wird von einer Isolationsfilm-Zwischenschicht 125 überdeckt. Auf den oberen Oberflächen der Isolationsfilm-Zwischenschicht 125 und des Gateisolationsfilms 104 sind eine Wortleitung 105/4 im Lese-Mode und eine Gateelektrode 1055 des MOS-FETs aufgebracht und mit dieser verbunden. Die Gateelektrode 105ß überdeckt hierbei jedoch nicht denjenigen Teil des Gateisolationsfilms 104, welcher dem diffusionsdotierten Halbleiterbereich 103a zugeordnet ist. Der so aufgebaute Kondensator Ca wird mit einer konstanten Spannung Vc^- beaufschlagt. Der elektrische Ladungstransfer zum Kondensator findet dann im leitenden Zustand des MOSFETs statt. Die Inversionsschicht oder der tiefe Verarmungszustand wird in der Oberfläche der Halbieiterschicht 102 im Kondensastor Ca auf-

gebaut, so daß die Ausdehnungsbreite der Raumladungszone ähnlich wie in den vorangegangenen Aus-.'ührungsbeispielen gesteuert werden kann. Demgemäß zeigt auch das in Fig. 9 dargestellte Ausführungsbeispiel im wesentlichen die gleichen Vorteile wie das anhand der F i g. 8 beschriebene Ausführungsbeispiel.

In Fig. 10 ist ein weiteres Ausführungsbeispiel der erfindungsgemäßen Halbleiterspeicheranordnung dargestellt. Auch hier werden wieder im wesentlichen nur diejenigen Teile bzw. Einheiten näher erläutert, die gegenüber den vorangehenden Beispielen neu hinzugekommen oder geändert wurden. Im dargestellten Ausführungsbeispiel sind zwei Speicherzellen symmetrisch zueinander bezüglich eines gemeinsamen zentrisch angeordneten Anschlusses angeordnet. Ein N+ -diffusionsdotierter Halbleiterbereich 103a und zwei N + -diffusionsdotierte Halbleiterbereiche 1036 und 2036 zu beiden Seiten des Halbleiterbereiches 103a sind in der P-Halbleitcrschichl 102 ausgebildet. Die P-Halbleiterschicht 102 ist wiederum auf dem N-Halbleitersubstrat 101 aufgebracht. Die Gateelektroden 105 und 205 der MOSFETs sind unter Zwischenschaltung des Gateisolationsfilmes 104 auf denjenigen Oberflächenbereichen der P-Halbleiterschicht 102 angeordnet, die zwischen dem N ^f-diffusionsdotierten Halbleiterbereich 103a und den beiden N+-diffusionsdotierten Halbleiterbereichen 103b und 2036 liegen. Diese Gateelektroden 105 sind mit Wortleitungsanschlüssen AA für den Schreibbetrieb verbunden. Außerhalb der beiden N ⁺ -diffusionsdotiertert Halbleiterbereiche 103b und 2036 sind auf der P-Halbleiterschicht 102 zwei Elektroden angeordnet. Jede Elektrode hat einen Abstand von dem ihm benachbarten Halblciterbereich 1036 bzw. 2036. Außerdem ist jede Elektrode mit einem Wortleitungsanschluß ßß(zweiter externer Anschluß) für den Lese-Betrieb verbunden. Die Elektroden sind zwar im einzelnen nicht dargestellt. Sie sind aber unter Anwendung üblicher Techniken so ausgebildet, daß sie ohmschen Kontakt mit der P-Halbleiterschicht 102 haben. In ähnlicher Weise ist eine Elektrode auf dem einen N⁺-diffusionsdotierten Halbleiterbercicli 103a angeordnet und mit einem Anschluß DD (erster externer Anschluß) einer Bitleitung für den Schreib-Betrieb und einer Bitleitung für den Lese-Betrieb verbunden.

Zum Einschreiben einer Information in eine Halbleiterspeicherzelle des vorstehenden Ausführungsbeispiels wird der Wortleitungsanschluß BB für das Auslesen für 0 V gehalten. Der Anschluß DD der Bitleitung für den Schreib-Mode und der Bitleitung für den Auslese-Mode wird entweder mit 5 V (wenn die Information »1« ist) oder mit 0 V (wenn die Information »0« ist) beaufschlagt. Sodann wird der zum Schreiben vorgesehene Wortleitungsanschluß ΛΑ mit 5 V beaufschlagt. Wird nun der Bitleitungs/Bitleitungs-Anschluß DD mit 5 V beaufschlagt, dann strömen Elektroden vom N⁺-diffusionsdotierten Bereich 103a durch die Kanäle 106, 206 des MOSFETs ab, so daß Raumladungszonen 108, 208 um die diffusionsdotierten Bereich 1036,2036 aufgebaut werden. Diese dehnen sich soweit aus, bis sie die Grenzschicht zwischen der P-Halbleiterschicht 102 und dem N-Halbleitersubstrat 101 erreichen. Demgemäß werden die Kanäle 107, 207 so stark zusammengeschnürt, daß sie verschwinden. Ist dieser Zustand erreicht, dann ist eine »1« eingespeichert. Liegt dagegen der Bitleitungs/ Billeitungs-Anschiuß DD OV, dann dehnen sich die Raumladungszonen 108,208 nicht aus. Demgemäß bleiben die Kanäle 107,207 bestehen.

Um eine Information von einer ausgewählten Speicherzelle auszulesen, wird der Wortleitungsanschluß BB beim Auslesen auf 0 V gehalten. Der zum Schreiben benutzte Wortleitungsanschluß AA wird auf -3 V gebracht. Daraufhin wird der Bitleitungs/Bitleitungsan-Schluß DZ? mit —3 V beaufschlagt, um auf diese Weise eine Potentialdifferenz zwischen den Anschlüssen BB und DD aufzubauen. Die gespeicherte Information wird nun durch Feststellen des Leitungszustandes zwischen den Anschlüssen BB und DD ermittelt, d. h., es wird ίο festgestellt, ob der Bereich zwischen diesen beiden Anschlüssen leitend oder nicht-leitend ist. Mit anderen Worten wird festgestellt, ob die Kanäle 107, 207 infolge der Raumladungszone 108, 208 zum Verschwinden gebracht worden sind. d.h. eine »1« gespeichert worden ist, oder ob sie noch bestehen, d. h. eine »0« gespeichert worden ist. Der Wortleitungsanschluß AA wird deswegen vor einem Anlegen der Spannung vcn — 3 V an den Bitleitungs/Bitleitungsanschluß DD ebenfalls mit —3 V beaufschlagt, um zu vermeiden, daß der MOSFET während der Spannungszufuhr von —3 V an den Anschluß DD leitend ist. Der Wortleitungsanschluß BB ist bei einer nicht-selektierten bzw. nicht-adressierten Speicherzelle anstelle von 0 V mit -3 V belegt.

Fig. 11 zeigt einen Querschnitt durch ein weiteres Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers. In diesem Ausführungsbeispiel sind zwei Kondensatoren Ca. Ca' vorgesehen, deren Elektroden 109, 209 mit Kondensatorelektrodenanschlüssen Wc verbunden sind. Die Elektroden 109, 209 sind auf dem Gateisolationsfilm 104 angeordnet. Sie befinden sich über Oberflächenabschnitten der P-Halbleiterschicht 102, die zwischen den beiden N + -diffusionsdotierten Halbleiterbereichen 1036,2036 und denjenigen Elektroden liegen, die mit den Wortleitungsanschlüssen BB für das Auslesen verbunden sind. Ähnlich wie in F i g. 8 wird eine konstante Spannung von 5 V an die Elektrodenanschiüsse VVc angelegt, um die Ausbildung der Raumladungszonen 108, 208 zu erleichtern. Demgemäß bilden diejenigen Oberflächenabschnitte der P-Halbleiterschicht 102 Raumladungsspeicherzonen, die unterhalb der Elektroden 109, 209 der Kondensatoren Ca, Ca' liegen. Im übrigen wird das Einschreiben und Auslesen von Information bei dem in Fig. 11 dargestelltem Ausführungsbeispiel in gleicher Weise wie bei dem in Fig. 10 dargestellten Ausführungsbeispiel durchgeführt.

Fig. 12 zeigt einen Querschnitt durch ein weiteres Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers. Bei diesem Ausführungsbeispiel ist der in Fig. 8 dargestellte N--diffusionsdotierte Halbleiterbereich 1036 nicht vorgesehen. Statt dessen dienen die beiden Kondensatoren Ca, Ca' als Ladungsspeicherbereiche. Deren Elektroden 109, 209 sind so ausgebildet, daß sie teilweise die Gateelektroden 105 der MOSFETs überlappen. Zwischen den Gateelektroden 105 der MOSFETs und den Elektroden 109, 209 der Kondensatoren Ca, Ca' ist ein Isolationsfilm 110 vorgesehen. Im übrigen überdeckt der Isolationsfilm 110 die Gateelektrode 105. Das Weglassen des N+-diffusionsdotierten Halbleiterbereiches 1036 sorgt nicht nur für eine Reduzierung des Kanalwiderstandes und damit zu einer Erhöhung der Arbeitsgeschwindigkeit. Vielmehr wird darüber hinaus auch der gestalterische Freiheitsgrad für den Aufbau der Halbleiterzelle bezüglich der Dicke d und der Fremdstoffkonzentration /V₄ der P-Halbleiterschicht 102 erhöht. Hierzu wird jedoch im einzelnen noch Stellung genommen. Der Minimalwert dmin für die Dicke c/der P-Halbleiterschicht 102 ist so festgelegt.

daß die Kanäle 107, 207 im »O«-Zustand -ausgebildet werden kann, d. h. in einem Zustand, in dem keine Ladung im obengenannten Ladungsspeicherbereich gespeichert ist Der Maximalwert dmax ist dadurch festgelegt, daß im »1«-Zustand kein Kanal 107, 207 ausgebildet ist Die Dicke d der P-Halbleiterschicht 102 ist nun so gewählt daß sie in dem von den Werten dmin und dmax angegebenen Bereich liegt.

Die Werte dmin und dmax für das in Fig. 12 dargestellte Ausführungsbeispiel lassen sich durch folgende Gleichungen wiedergeben:

dmin

dmax

V q-N.

■ (2 <Pf)

■ (2 _9F + VJ

φ F

AL

in

r.i

r_w - V_n-2 _9F

ß - (V. Hierbei ist:

- 2

Coxr

Κ,, die Dielektrizitätskonstante von Silizium

ni die Eigen-Fremdstoffkonzentration,

K die Boltzman-Konstante,

T die absolute Temperatur.

Vw die !nformations-Schreibspannung.

VVs die Flachbandspannung und

Cox die Kapazität des Gateoxidationsfiimes,

V, Vorspannung.

Der Wert für dmin für das in F i g. 11 dargestellte Ausführungsbeispiel ergibt sich wie folgt:

⁼ V

- V_b

Q-N₄

wobei gilt:

Vfc, das Einbaupotential,

q Elementarladung,

Na Konzentration der Akzeptordotierung.

In Fig. 13 sind die möglichen Werte von dmin und dmax gegenüber der Fremdstoffkonzentration Na der P-Halbleiterschicht 102 graphisch wiedergegeben. Hierbei wird vorausgesetzt, daß für Vw. Vfb, Xj (Tiefe des dotierten Bereichs 103b) und die Dicke des Gateisolationsfilmes 104 folgende Werte gelten: 5 V, -0,95 V, 0,25 μπι bzw. 300 Ä. In Fig. 13 gibt die mit dmax bezeichnete Kurve den Maximalwert der Dicke d der P-Halbleiterschicht 102 an. Die mit dmin I und dmin II bezeichneten Kurven geben die Minimalwerte für die P-Halbleiterschicht 102 an. im ersten Fall bei vorhandenem N*-diffusionsdotierten Haibleiterbereich 1036 und im zweiten Fall ohne diesen Bereich. Aus F i g. 13 ergibt sich, daß die gestalterische Freiheit für die Dicke dund die Fremdstoffkonzentration N.\ der P-Halbleiterschicht 102 denn beachtlich vergrößert wird, wenn der N ' -diffusionsdolieric Haibleiterbereich 1036 — gemäß dem in Fig. 12 dargestellten Ausführungsbeispiel — weggelassen wird.

Bei dem in Fig. 12 dargestellten Ausführungsbeispiel kann weiterhin die Ladungsspeicherkapazität, d. h. die Kondensatorfläche auf ungefähr ein Drittel des hierfür bei konventionellen Ein-Transistor-Speicherzellen üblichen Wertes reduziert werden. Demgemäß kann der gesamte Zellbereich im Falle eines 256 Kbit RAM auf etwa zwei Drittel des hierfür bei einem konventionellen Speicher erforderlichen Wertes reduziert werden. Trotz des großen Vorteils der Reduzierung des Zetlbcrcidies auf zwei Drittel des bei konventionellen Zellen hierfür erforderlichen Bereiches kann die erfindungsgemäße Speicherzelle Ausgangssignale abgeben, die ungefähr dreimal größer als die bei vergleichbaren konventionellen Speicherzellen sind.

F i g. 14 zeigt einen Querschnitt durch ein weiteres Ausführungsbeispiel der erfindungsgemäßen Speicherzelle. Hierbei werden die Ladungsspeicherbereiche durch übsreinandergeschichtete Kondensatoren ausgebildet wobei jeder Kondensator ein Paar von Elektroden Ul und 112 aufweist Die Elektroden 111 und 112 liegen einander gegenüber. Zwischen ihnen ist der Isolationsfilm 110 vorgesehen. Die Elektroden 111 und 112 bilden zwei Elektroden pro Kondensator. Bei dem in Fig. 14 dargestellten Ausführungsbeispiel kann der Kondensator teilweise auf der Oberfläche eines Isolationsfilmes 113 aufgebracht sein, wobei der Isolationsfiim 113 zwei benachbarte Speicherzellen voneinander isoliert Hierdurch ist eine weitere Reduzierung der pro Speicherzelle benötigten Fläche möglich.

Vorstehend wurden Ausführungsbeispiele mit nur einer oder einem symmetrisch angeordneten Paar von Speicherzellen und der Betrieb dieser Speicherzellen beschrieben. In der Praxis werden gewöhnlich viele Speicherzellen der oben beschriebenen Art in Form einer Matrix zu einem Matrixspeicher angeordnet. Ein derartiges Ausführungsbeispiel ist in Fig. 15 dargestellt, in welchem eine Speicherzellenanordnung durch die in Fig.8 dargestellten Speicherzellen aufgebaut wird. Die Verdrahtungsrichtungen der entsprechenden Anschlüsse sind durch die Symbole X und Y deutlich gemacht. Ein Auslesen aus einer derartigen Speicheranordnung wird in der bereits beschriebenen Weise durchgeführt, nämlich dadurch, daß 0 V an den Anschluß D der Bitleitung im Schreib-Mode und der Wortleitung im Lese-Mode einer adressierten Zelle und 5 V an diese Anschlüsse von nicht-adressierten Zellen angelegt werden.

In ähnlicher Weise sind in Fig. 16 die Verdrahtungsrichtungen einer aus Speicherzellen gemäß Fi g. 10 aufgebauten Speicherzellenanordnung veranschaulicht. Ein Auslesen aus selektierten Zellen wird dadurch ausgeführt, daß 0 V an den Anschluß BB der Wortleitung zum Auslesen und — 3 V an diese Anschlüsse nicht-se-

lektierter Zellen angelegt werden.

Hierzu 10 Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Halbleiterspeicher mit einer Speicherzelle, die aufweist:

a) ein Substrat,

b) einen auf dem Substrat angebrachten ersten Halbleiterbereich eines ersten Leitungstyps (P),

c) einen auf dem ersten Halbleiterbereich aufgebrachten Gateisolationsfilm,

d) einen zweiten Halbleiterbereich eines zweiten Leitungstyps (N⁺), der im ersten Halbleiterbereich ausgebildet und mit einem Bit-Leitungsanschluß verbunden ist,

e) einen ersten Ladungsspeicherabschnitt, der sich im ersten Halbleiterbereich im Abstand vom zweiten Halbleiterbereich für den Aufbau einer der ihm zugeführten elektrischen Ladungsmenge entsprechenden ersten Raumladungszone befindet,

f) eine auf dem Gateisolationsfiim zwischen dem zweiten Halbleiterbereich und dem ersten Ladungsspeicherabschnitt angeordnete erste Gateelektrode und

g) einen ersten und einen zweiten externen Anschluß zur Ermittlung der Leitfähigkeit eines zwischen dem Substrat und der ersten Raumladungszone liegenden Kanals, wobei der zweite externe Anschluß mjt einen? Abschnitt des ersten Halbleiterbereichs verbunden ist, welcher außerhalb der von der erste¹* Gateelektrode, vom zweiten Halbleiterbereich und vom ersten Ladungsspeicherabschnitt belegten Fläche derart liegt, daß der erste Ladungsspeicherabschnitt zwischen der ersten Gateelektrode und dem mit dem zweiten externen Anschluß verbundenen Abschnitt des ersten Halbleiterbereichs liegt,