DE2735383A1 - Integrierter halbleiterspeicher - Google Patents

Integrierter halbleiterspeicher

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DE2735383A1
DE2735383A1 DE19772735383 DE2735383A DE2735383A1 DE 2735383 A1 DE2735383 A1 DE 2735383A1 DE 19772735383 DE19772735383 DE 19772735383 DE 2735383 A DE2735383 A DE 2735383A DE 2735383 A1 DE2735383 A1 DE 2735383A1
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Eiichi Yamaga
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Description

  • Integrierter Halbleiterspeicher
  • Die Erfindung bezieht sich auf eine integrierte Halbleiterspeicherschaltung (IC-Speicher) mit einer Vielzahl von in Matrixzeilen und -spalten angeordneten Speicherzellen, und zwar bezieht sich die Erfindung insbesondere auf einen dynamischen Speicher mit wahlfreiem Zugriff (RAM) mit Speicherzellen der modifizierten 2X-1Y-Bauart.
  • Bei Halbleiterspeichervorrichtungen wird eine höhere Betriebsgeschwindigkeit, geringere Wärmeerzeugung und höhere Integrationsdichte gefordert. Um diesen Erfordernissen zu genügen, wurden dynamische RAM- und 2X-1Y-Speicher vorgeschlagen. Dynamische Speicher werden in großem Umfang in Digitalcomputern und anderen Vorrichtungei verwendet, und zwar als Informations speichervorrichtungen in Hauptspeichern, oder als Pufferspeicher oder als Wiederauffrischungsspeicher oder Register, oder schließlich als Kontroll- oder Steuervorrichtungen und ähnliche Vorrichtungen. Allgemein gesagt, weist ein dynamischer Speicher eine Vielzahl von dynamischen Speicherzellen in einer Matrixanordnung auf, wobei jede der Speicherzellen mindestens eine Adressenleitung und zwei Datenleitungen aufweist.
  • Ein Beispiel eines dynamischen Random Access Memory" (RAM), welches aus einer modifizierten Speicherzelle der 2X-1Y-Type besteht, wurde in der folgenden Literaturstelle vorgeschlagen: "Digest of Technical Papers, International Solid State Circuit Conference 1976", Februar 1976, S. 182. Die in dieser Literaturstelle vorgeschlagene Speicherzelle besitzt die Anordnung gemäß Fig. 1 und umfaßt zwei komplementäre Bipolartransistoren Q1 und wobei die Basis jedes dieser Transistoren mit dem Kollektor des jeweils anderen Transistors in Verbindung steht, und wobei der Emitter des Transistors Q1 mit der leitenden Y-Leitung verbunden ist, während der Emitter des Transistors Q2 mit der leitenden X2-Leitung in Verbindung steht, und wobei schließlich die Basis des Transistors Q1 (der Kollektor des Transistors Q2) mit der leitenden X1-Leitung (Bit-Leitung) verbunden ist. Obwohl dies nicht dargestellt ist, so sind doch diese beiden Transistoren Q1 und Q2 in der Lateralbauweise ausgebildet.
  • In einer derartigen konventionellen Speicherzelle, in der der Transistor Q2 ein Bipolartransistor ist, begrenzt dieser die Schaltgeschwindigkeit durch den darinnen auftretenden Trägerspeichereffekt. Ferner ist es bei einem lateralen Bipolartransistor außerordentlich schwierig, dessen Basisbreite genau zu steuern, und somit ist dessen Herstellung mit einem derartigen Problem benaftet.
  • Zusammenfassung der Erfindung. Die vorliegende Erfindung hat sich zum Ziel gesetzt, einen Halbleiter-YC-Speicher vorzusehen, der mit hohen Arbeitsgeschwindigkeiten arbeitet. Die Erfindung hat sich ferner zum Ziel gesetzt, ein dynamisches Random Access Memory" (RAM) vorzusehen, welches mit modifizierten 2X-1Y-Speicherzellen aufgebaut ist, die eine in der Weise neue Ausbildung besitzen, daß die oben erwähnten, bei bekannten Verfahren auftretenden Probleme gelöst sind.
  • Gemäß einem Aspekt der Erfindung ist eine modifizierte 2X-1Y-Speicherzelle vorgesehen, welche mindestens einen Feldeffekttransistor als einen Transistor verwendet, der häufig Ein/Aus-Vorgänge durchführt. Die Gate-Zone und die Drain-Zone dieses Feldeffekttransistors sind integral (einstückig) mit der Kollektorzone bzw. Basiszone eines Bipolartransistors ausgebildet.
  • Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt: Fig. 1 ein Schaltbild einer konventionellen 2X-1Y-Speicherzelle; Fig. 2A und 2B Schaltbilder von 2X-1Y-Speicherzellen gemäß einem Ausführungsbeispiel der Erfindung, wobei sich Fig. 2B insofern von Fig. 2A unterscheidet, als die Leitfähigkeitstypen der entsprechenden Zonen umgekehrt sind; Fig. 3 eine Draufsicht auf eine 2X-1Y-Speichervorrichtungsanordnung mit einer Vielzahl von Speicherzellen der Fig. 2A; Fig. 4 und 5 einen Längs- und einen Querschnitt der Speichervorrichtungsanordnung gemäß Fig. 3.
  • Es seien nunmehr bevorzugte Ausführungsbeispiele im einzelnen beschrieben. Zur Erleichterung des Verständnisses der vorliegenden Erfindung sei ein Ausführungsbeispiel einer 2X-1Y-Speichervorrichtung beschrieben, die einen Sperrschichtfeldeffekttransistor und einen Bipolartransistor für jede Speicherzelle verwendet. Die vorliegende Erfindung selbst ist jedoch nicht auf das folgende Ausführungsbeispiel beachränkt, und es sind vielmehr Abwandlungen und Änderungen innerhalb des Rahmens der Erfindung möglich. Beispielsweise können die beiden Transistoren jeder der 2X-1Y-Speicherzellen mit Feldeffekttransistoren ausgebildet sein, und zwar der "Enhancementn-Betriebsast (Anreicherungs-Betriebsart).
  • Die Fig. 2A und 2B zeigen Ausführungsbeispiele von erfindungsgemäßen 2X-lY-Speicherzellen. Die Fig. 2B unterscheidet sich von der Fig. 2A nur insofern, als die Leitfähigkeitsarten der entsprechenden Zonen umgekehrt sind. Der Transistor Q2, der hauptsächlich die Betriebsgeschwindigkeit der Zelle bestimmt, wird durch einen Feldeffekttransistor (FET) mit einer hohen Schaltgeschwindigkeit gebildet.
  • Die Kollektorzone eines Bipolartrans: stors Q1 lst mit der Gate-Zone des FET Q2 verbunden, und die Basis dieses Bipolartranst.tors steht mit der Drain des FET :n Verbindung. Die mit der Ba: is und dem Kollektor des Bipolartransistors Q1 (d.h. Drain und Gate des FiT Q2) verbundene parasitäre Kapazität Cs wird als das Speicher- (Ladungs-) Element verwendet.
  • Wie man aus der weiter unten folgenden Beschreibung erkennt, werden die Basis- und die Kollektorzonen des Bipolartransistors als gemeinsame Zonen mit den Drain- und Gate-Zonen des FET im Falle der Verwendung eines Sperrschicht-FET als Transistor Q2 ausgebildet. Wenn der Transistor Q1 oder Q2 als ein MOS FET ausgebildet ist, So ist dessen Gate-Elektrode mit t einer entsprechenden Zone des anderen Transistors verbunden.
  • Fig. 3 ist eine Draufsicht auf die erfindungsgemäße integrierte Halbleiterspeichervorrichtung. Die Fig. 4 und 5 sind Schnittansichten längs der Linie IV-IV bzw. V-V in Fig. 3. Bezugszeichen 10 bezeichnet ein P-Halbleitersubstrat mit einer Halbleiterlage.
  • Bezagszeichen 11 bezeichnet eine N-Halbleiterlage. Mit 12 ist eine N-Iialbleiterlage mit hohem Widerstandswert bezeichnet, während 13 und 14 P-Halbleiterlagen mit jeweils einem niedrigen Widerstandswert bezeichnen. Eine Isolierlage 15 ist beispielsweise aus einer Oxidlage ausgebildet. Die durch diese Isolatlonslage 15 definierte rechteckige Zone bildet eine individuelle Speicherzelle. Jede Speicherzelle besitzt eine in Fig. 2A gezeigte äquivalente Schaltung. Die entsprechender Halbleiteraugen 12, 13 und 14 bilder die Basiszone bzw. die Emitterzone bzw. die Kollektorzone eines PNP-Bipolarransistors Q1. Andererseits bilden der Teil der Halbleiterlage 12, der in der Nähe des unteren Teils der llalbleiterlage 14 angeordnet ist, die Halbleiterlage 14 und der obere Teil desjenigen Teils der Halbleiterlag 12, der von der Halbleiterlage 14 umgeben sind, die Drain-Zon e bzw. die Gate-Zone bz. die Source-Zone eines N-Kanal-Sperrsci ichtfeldeffekttransistors Q2. Mit 16 ist eine Emitterelektrode des Bipolartransistors Q1 bezeichnet 17 bezeic?net eine Source-Elektrode des Sperrschichtfelceffekttransistors Q2.
  • 18 bezeichnet eine N-Halbleiterlage mit einem niedrigen Widerstandswert, welche zur Herausführung der Source-Elektrode 17 mit ohmschem Kontakt dient. Die Abmessung und die Trägerkonzentration der entsprechenden Zonen sind in der Weise bestimmt, daß der Kanal des Feldeffekttransistors Q2 dadurch geöffnet und geschlossen werden kann, daß man das Gate-Potential im Bereich von Null Volt bis zur eingeprägten oder eingebauten Spannung von ungefähr 0,3 bis 0,6 Volt der Gate-Sperrschicht ändert. Mit Bezugszeichen 19 ist eine passivierende Oxidlage bezeichnet.
  • Wie in Fig. 3 gezeigt, sind die entsprechenden Speicherzellen elektrisch durch die Isolationsgitterlage 15 getrennt, und sie sind in einer Matrix aus Zeilen und Spalten angeordnet. Die Emitterelektrode 16 des Bipolartransistors Q1 und die Source-Elektrode 17 des Sperrschichtfeldeffekttransistors Q2 in einer Speicherzelle, angeordnet in einer Spalte, sind erfindungsgemäß gemeinsam mit der Emitterelektrode 16 des Bipolartransistors Q1 und der Source-Elektrode 17 des Sperrschichtfeldeffekttransistors in in der benachbarten Speicherzelle der gleichen Spalte verbunden, und zwar durch eine leitende Leitung Y bzw. eine leiterde Leitung X2, wobei diese Verbindungen in der gleichen Weise sich fortsetzen. Andererseits sind die Gate-Zonen 12 (Drain-Zone des Sperrschichtfeldeffekttransistors) des entsprechenden Bipolartransistors Q1, angeordnet in der gleichen Reihe, gemeinsam mit einer leitenden X1-Leitung 11 verbunden. Die Halbleiterlage 11, die als die X1 -Leitung dient, ist in einem Bandmuster ausgebildet, welches sich in wichtung der Matrixzeile erstreckt, wie man aus Fig. 4 erkennt.
  • Gemäß der Erfindung sind die Dimensionen und die Trägerkonzentrationen der entsprechenden Zonen der Vorrichtung derart ausgewähl: daß sie innerhalb bestimmter Wertbereiche liegen, um die beabsichtigtt Arbeitsweise sicherzustellen. Beim Ausführungsbeispiel gemäß Fig. 4 hat beispielswcise die Substratzone 1t eine Trägerkonzentration von 1020 bis 1022 Atome/m3 Die N# Zone 11 besitzt eine Dicke von 1 bis 2 Mikrome er und eine Trägerkonzentration von 1024 bis 1026 Atome/m³.Die N--Zone 12 besitzt eine Gesamttiefe von 2 bis 5 Mikrometer und eine Trägerkonzentration von 1018 bis 1020 Atome/m³.Die P+-Emitterzone 13 und die P+ Kollektorzone/Gate-Zone 14 haben eine Tiefe von 1 bis 3 Mikrometer und eine Trägerkonzentration von 1024 bis 1026 Atome/m3. Die N+-Source-llerausführzone 18 besitzt eine Tiefe von 0,2 bis 0,5 Mikrometer und eine Trägerkonzentration von 1025 bis 1027 Atome/m3. Der Teil der Zone 12, der sandwichartig zwischen den Zonen 13 und 14 liegt, besitz eine Horizontallange von ungefähr 1 bis 2 Mikrometer, um die Basis des PNE-Bipolartransistors Q1 zu sein. Der Abstand zwischen den Gate-Zonen 14 ist 1 bis 5 Mikrometer, um die Kanalbreite des Feldeffekttransistors Q2 zu definieren. Wenn die Kanalzone, d.h. der Teil der Zone 12, der sandwichartig zwischen den Gate-Zonen 14 liegt, aus einem einen hohen Widerstandswert aufweisenden b -Halbleiter mit der oben erwähnten Trägerkonzentration von 1018 bis 1020 Atome/m3 besteht, so erstrecken sich die Verarmuncslagen stark von den Gate-Zonen (p-n-Grenzschicht) aus, um im wesentlichen die Kanalzone bei der tate-Spannung Null zu schliessen oder abzuschnürçn (pinch off), und die Verarmungslagen schrumpfen dann und öffnen den Kanal, wenn das Gate-Potential erhöht wird, d.h. wenn die p-n-Sperrschicht in Durchlaßricftung vorgespannt wird.
  • Aus den oben angegebenen Zahlenwerten ergibt sich daß ein typisches Beispiel, welches realisierbar und mit derartiger Dimensionen und Trägerkonzentrationtn verfügbar ist, die ir die obtn angegebenen Wertbereiche falles, ein statischer Induktionstiansistor (SIT) ist, der von Jun-ichi NISIIIZAWA vorgeschlagen wurde, wobei dieser Transistor einen reduzierten Source-zuvirtuellen-Gate-Serienwiderstand und eine außerordentlich hohe Schaltgeschwindigkeit besitzt.
  • Als nächstes bei die Arbeitsweise der erfindungsgemäßen integrierten Halbleiterschaltung beschr eben.
  • a) Stand-by- oder Bereitschaftsbetrib Eine Spannung V1, die beispielsweise +3 Volt bttragen kann, wird an alle X1-leitenden Leitungen und die X2-leitenden Leitunger angelegt, wohingegen andererseits alle Y-leitenden Leitungen geerdet sind. In diesem Zustand wird der parasitäre Kondensator C5 (vgl. Fig. 2A) zwischen der Basis- und Kollektorzone des Bipolartransistors Q1 in derjenigen Speicherzelle, deren Speicherinhalt "1" ist, geladen, und die Spannung am Kondensator C5 ist annähernd +3 Volt, Ebenfalls wird der parasitare Kondensator CS derjenigen Speicherzelle, deren Speicherinhalt "0" ist, entladen, und die Spannung am Kondensator CS ist annähernd Null Volt.
  • b) Lesebetrieb Die x2-leitende Leitung und die Y -leitende Leitung derjenigen Speicherzelle, die ausgelesen werden soll, werden geerdet, woh ngegen eine Spannung von +3 Volt an die X1-leitende Leitung argelegt wird. Im Falle, daß der Speicherinhalt dieser Speicherzelle "1" ist, wird das Gate-Potential des Sperrschichtfelceffekttransistors Q2 annähernd gleich der Abschnürspannung (pinch-off-Spannung) des Transistors, und der letztere wirc "aus" geschaltet, so daß kein Strom durch die leitende X1-Leitunc fließt.
  • Wenn jedoch der Speicherinhalt dieser Speicherzelle "0" ist, so wird der Sperrschichtfeldeffekttransistor "ein'-geschaltet, wobei dessen Gate-Potential annähernd +3 Volt beträgt. Infoledessen wird ein Strom in die leitende X1-Leitung eingeführt, so daß das Potential dieser leitenden X1-Leitung abgesenkt wird.
  • Demgemäß ist es möglich, den Speicherinhalt aus diesem Potential der leitenden X1-Leitung auszulesen. Es sei benerkt, daß zur Zeit der "O"-Auslesung der Streukondensator CS aufgeladen wird.
  • D e Größe dieser Aufladung kann jedoch auf einen sehr kleinen Wert unterdrückt werden, und zwar durch entsprechende Einstellllng der Schaltungszeitkonstante unt anderer Faktoren (es sei auf die Auffr schungsoperation Bezug genommen, die später beschrieben wird) c) Einschreiboperation Wenn eine "1" in die Speicherzelle e@ngeschrieben werden soll, sc werden die eitende X2-Leitung und die leitende Y-Leitung de. betreffenden Speicherzelle geerdet, während eine Spannung von +3 Volt an die leitende X1-Leitung angelegt wird, um den Sperrschichtfeldeffecttransistor Q2 ein"-zuschalten , und um die parasitäre Kapazität C5 zu entladen. Im Falle, daß der Zustand der Speicherzelle bereits vor dem Einschreiben "1" ist, so wird der Speicher wieder aufgefrischt. Der SJerrschichtfeldeffecttransistor Q2 wird in de Augenblick ausgeschaltet, wo das Ga-e-Potential annähernd seine pinch-off-Spannung erreicht hat.
  • Zum Einschreiben einer "O" in die Speicherzelle wird eine Spannung von +3 Volt an die leitende X2-Leitung und die leitende Y-Leitung dieser betreffenden Speicherzelle angelegt, während eine Spannung V2, die +2 Volt betragen kann, an die leitende X1-leitung angelegt wird, um den Bipolartransistor einzuschalten nd den parasitären Kondensator CS zu entladen.
  • d) Wiederauffrischung "1' -Wiederauffrischung: Der Speicher wird gleichzeitig druch die "1"-Leseoperation wieder aufgefrischt.
  • "0"-Auffrischung: Wie oben erwähnt, wird die parasitäre Kapazität CS etwas zur Zeit der "O"-Leseoperation aifgeladen. Demgemäß ist es erforderlich, die Auffrischungsoperation des Spetchers zu entsprechenden Zeitintervailen durchzuführen. Demgemäß sind die Impedanzen der entsprechenden Zonen und die Zeitsteuerung derart bestimmt, daß die leiterde X1-Leitung auf ca. +2 Volt dann verriegelt ist, wenn ein Strom veranlaßt wird, durch diese X1-Leitung infolge des Lesens von "0" zu fließen, und zusammen danit wird eine Spannung von +3 Volt an die leitende Y-Leitung und die leitende X2-Leitung angelegt Im einzelnen wird die parasitäre Kapazität CS in einer Weise ähnlich wie für das "0"-Schreiben aufgeladen. Es sei bemerkt, daß diese "O"-Auffrisehungsoperation nicht für jede "0"-Leseoperation druchgeführt werden muß, sondern es reicht ats, diese ''Ot-Auffrisciungsoperatic 1 einmal unmittelbar nach einer n-ten "O"-Leseoperation auszufuhren.
  • Wie oben beschrieben, besteht erfindungsgemäß der Transistor jeder Speicherzelle, die die integrierte Halbleitervorrichtung bildet, aus einem Sperrschichtfeldeffekttransistor oder kann aus einem Feldeffekttransistor anderer Bauarten bestehen. Daher wlrd die Operationsgeschwindigkeit der Speicherzelle stark verbessert, ohne die Begleiterscheinung des unerwlnschten Lacungsspeichereffekts. Auch kann die Trennung der Gate--Zone in den Sperrschichtfeldeffekttransistoren auf mehrere Mikrometer erhöht werden Die Herstellung des Feldeffekttransistors und demgemäß die Herstellung der Speicherzelle ist leicht durkzuführen. Die Basis breite von in bekannten Speicherzellen verwendeten Bipolarttlnsistoren muß in der Größenordnung von 0,5 bis 1 Mikrometer l-egen, so daß die Herstellung solcher Speicherzellen außerosdentlich schwierig ist.
  • Zusammenfassend sieht die Erfindung aso eine C-Halbleiterspeichervorrichtung vor, welche eine Vielzahl von Speicherzellen aufweist, die in einem monolithischen Halbleiterplättchen (Wafer) ausgebildet sind, und zwar angeordnet in Matriwzeilen und Matrix spalten, wobei jede Zelle von den anderen Zellen durch ein Isolations- oder Trenngitter getrennt ist, wobei ober jede Zele mit den anderen Zellen und mit einer externen Schaltung über drei Signalleitungen in Verbindung steht, wobei zwei auf dem Plättchen und eine im Plättchen ausgebildet ist, und wobei die Zellen ferner einen Feldeffekttransistor und ein weiteres atJves Element aufweisen; der Feldeffekftransistor ist dabei vcrzugsweise ein statischer Inductienstransistor, der mit sehr hoher Geschwindigkeit betrieben werden kann.

Claims (10)

  1. Patentansprüche Hableiterspeicherzelle, g e k e n n z e i c h n e t durch einen Feldeffekttransistor mit einer Source-Zone, einer Drain-Zone, einer Kanalzone, verbunden zwischen der Source-Zone und der Drain-Zone, und einer Gate-Zone, vorgesehen benachbart zu der Kanalzone, wodurch eine p-n-Sperrschicht gebildet wird, welche eine Grenze der Kanalzone definiert und bewirkt, daß sich die Verarmungslagen in die Kanalzone von der Gate-Zone aus hineinerstrecken, und einen Bipolartransistor mit einer Emitterzone, einer Basiszone und einer Kollektorzone, wobei die Basiszone kontinuierlich mit der Drain-Zone ausgebildet ist, die Kollektorzone mit der Gate-Zone vereinigt (verschmolzen, merged) ist, und wobei die Drain-Zone eine erste Klemme, die Source-Zone eine zweite Klemme und die Emitterzone eine dritte Klemme bildet.
  2. 2. Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der Feldeffekttransistor ein Sperrschichtfeldeffekttransistor ist.
  3. 3. Halbleiterspeicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß die Speicherzelle in einem monolithischen Plättchen ausgebildet,ist, welches ein Halbleitersubstrat mit liner ersten Leitfähigkeitsart bildet, und wobei die Drain-Zone auf dem Substrat ausgebildet ist und eine zweite Leitfähigkeitstype entgegengesetzt zur ersten Leitfähigkeitsart besitzt, und wobei schließlich die Basiszone und die Kanalzone als eine gemeinsame kontinuierliche Halbleiterlage auf der Drain-Zone ausgebildet sind und eine zweite Leitfähigkeitsart aufweisen, und wobei ferner die Emitterzone und die Koliektor/Gate-Zone in der erwähnten Basiszone gebildet sind, und zwar an einem Oberflächenteil dieser Basiszone weiter weg angeordnet von der zur Drainzone hin weisenden Oberfläche, wobei der erwähnte Oberflächenteil der Basiszone zwischen diesen zwei Zonen sandwichartig angeordnet ist, und wobei schließlich die Source-Zone áuf aVrv Kanalzone ausgebildet ist, die von der Kollektor/Gate-Zone umgeben ist.
  4. 4. Halbleiterspeicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß die Kanalzone derartige Dimensionen und eine Trägerkonzentration derart aufweist, daß die Verarmungslagen (Raumladungszonen) dann im wesentlichen abschnüren, wenn die Spannung der Gate-Zone Null ist, und daß die Verarmungslagen schrumpfen und die Kanalzone leitend machen, wenn die Gate-Zone in Durchlaßrichtung vorgespannt ist.
  5. 5. Halbleiterspeicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß die Trägerkonzentration im Bereich von 1018 bis 1020 Atome/m3 ist, und daß die Dimensionen eine Kanalbreite von 1 bis 5 Mikrometern aufweisen.
  6. 6. Halbleiter-IC-Speichervorrichtung mit einer Vielzahl von Speicherzellen, ausgebildet in einem monolithischen Halbleiterplättchen mit einer ersten und einer zweiten Hauptoberfläche und angeordnet in einer Matrix aus Zeilen und Spalten, wobei jede Zelle von den anderen Zellen durch ein Isolationsgitter getrennt ist, dadurch gekennzeichnet, daß jede Zelle folgendes aufweist: einen Feldeffekttransistor mit einer Source-Zone, einer Drain-Zone, einer Kanalzone, verbunden zwischen Source-Zone und Drain-Zone und einer Gate-Zone, vorgesehen benachbart zu der erwähnten Kanalzone, wodurch eine p-n-Grenzschicht gebildet wird, welche eine Grenze für die Kanalzone bildet und bewirkt, daß sich Verarmungslagen in die Kanalzone von der Gate-Zone aus erstrecken und einen Bipolartransistor mit einer Emitterzone, einer Basiszone, einer Kollektorzone, wobei die Basiszone kontinuierlich mit der Drain-Zone ausgebildet ist, während die Kollektorzone mit der Gate-Zone verschmolzen ist, und wobei ferner die Drain-Zone eine erste Klemme, die Source-Zone eine zweite Klemme und die Emitterzone eine dritte Klemme bildet, und wobei schließlich die entsprechenden ersten Klemmen der entsprechenden Zellen in jeder Reihe gemeinsam verbunden sind, um eine erste kontinuierliche leitende Lage zu bilden, und wobei tieweM sprechenden zweiten und dritten Klemmen in jeder Spalte jeweils miteinander in entsprechender Weise verbunden sind, um eine zweite und dritte leitende Lage zu bilden.
  7. 7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Feldeffekttransistor ein Sperrschichtfeldeffekttransistor ist.
  8. 8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Speicherzelle in einem monolithischen Plättchen ausgebildet ist, welches auf einem Halbleitersubstrat mit einem ersten Leitfähigkeitstyp aufgebaut ist, und wobei die Drain-Zone auf dem Substrat ausgebildet ist und eine zweite Leitfähigkeitstype entgegengesetzt der ersten Leitfähigkeitstype aufweist, und wobei die Basiszone und die Kanalzone als eine gemeinsame kontinuierliche Halbleiterlage ausgebildet sind, und zwar auf der Drain-Zone und mit der erwähnten zweiten Leitfähigkeitstype, wobei schließlich die Emitterzone und die Kollektor/Gate-Zone in der Basiszone an einem Oberflächenteil dieser Basiszone ausgebildet sind, welches weiter von der Oberfläche weg angeordnet ist, welche zur Drain-Zone hinweist, wobei dieser Oberflächenteil der Basis zone zwischen diesen zwei Zonen sandwichartig angeordnet ist, und wobei die Source-Zone auf der erwähnten Kanalzone ausgebildet ist, die von der Kollektor/Gate-Zone umgeben ist.
  9. 9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Kanalzone eine derartige Abmessung und eine Trägerkonzentration besitzt, daß die Verarmungslagen im wesentlichen die Kanalzone dann abscnnüren, wenn die Spannung der Gate-Zone Null ist, und daß die Verarmungslagen schrumpfen und die Kanalzone leitend dann machen, wenn die Gate-Zone in Durchlaßrichtung vorgespannt ist.
  10. 10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Trägerkonzentration im Bereich von 1018 bis 1020 Atome/m3 liegt, und daß die Dimensionen eine Kanalbreite von 1 bis 5 Mikrometern aufweisen.
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