DE2621136C2 - Vorprogrammierter Halbleiterspeicher - Google Patents

Vorprogrammierter Halbleiterspeicher

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Description

Den mit der Entwicklung von Speichersystemen für Datenverarbeitungsanlagen befaßten Fachkreisen ist schon sehr lange die Möglichkeit bekannt, kleine Kondensatoren zur Speicherung von Binärinformationen zu benutzen. Die meisten der bisher beschriebenen kapazitiven Speichersysteme konnten jedoch die an sie gestellten wirtschaftlichen Erwartungen nicht befriedigen, weil bei diesen Systemen immer wieder beträchtliche Probleme bei ihrem Betrieb oder infolge ihres komplexen Aufbaus auftraten.
Aus der US-Patentschrift 28 28 447 ist eine Speichermatrixanordnung bekannt, deren Speicherzellen einen Kondensator und eine Neonröhre als symmetrisch leitfähiges Schaltelement umfassen. Die Information wird auf einer Vielzahl von Kondensatoren gespeichert, die direkt mit einer gemeinsamen Bit-Leseleitung gekoppelt sind. Jede derartige Röhre wirkt als schwellenwertabhängiges Schaltelement.
Die US-Patentschrift 31 96 405 betrifft ein kapazitives Speichersystem mit jeweils aus zwei Dioden und einem Kondensator aufgebauten Speicherzellen, Zwar ist dieser Speicher zerstörungsfrei auslesbar, dazu werden jedoch bipolare Steuersignale erfordert, und zusätzlich tritt beim Auslesen eine Invertierung der Speicherinformation auf. Auch die US-Patentschrift 35 53 658 betrifft einen derartigen kapazitiven Speicher mit jeweils zwei gegeneinander geschalteten Dioden. Eine weitere integrierte kapazitive Speicherzelle mit einer Einzeldiode sowie einem Kondensator ist aus dem IBM Technical Disclosure Bulletin, Februar 1973, Seiten 2887 bis 2889 bekannt. Die beiden letztgenannten Speichersysteme weisen den Nachteil auf, daß ein Avalanche- oder Durchbruchbetrieb des gleichrichtenden Diodenüberganges erforderlich ist, was zu Langzeitinstabilitäten und Zuverlässigkeitsproblemen führen kann, wenn das Verhältnis der Signalspannung zur erforderlichen Treiberspannung unter einen bestimmten Wert sinkt.
Ferner ist in der US-Patentschrift 33 87 286 eine Anordnung von Halbleiterspeicherzellen beschrieben, deren jede lediglich einen einzelnen mit einem Speicherkondensator gekoppelten Feldeffekttransistor (FET) umfaßt. Der FET wirkt als Schalter, wobei seine Drain-Elektrode mit einer Bit-Leseleitung und seine Gate-Elektrode mit einer Wortleitung verbunden ist. Der Speicherkondensator ist zwischen die Source-Elek-
trode des FET und ein Bezugspotential eingeschaltet Integrierte Halbleiterspeicher mit solchen Ein-Transistor-Kondensatorspeicherzellen können zwar heute schon mit hohen Packungsdichten hergestellt werden, verbesserungsbedürftig ist dabei jedoch stets ihre vergleichsweise geringe Arbeitsgeschwindigkeit verglichen mit konventionellen, aber weniger dicht integrierbaren Speicherzellen unter Verwendung von Bipolartransistoren.
Aus der US-Patentschrift 38 76 992 ist auch bereits ic eine integrierte Speicherzelle bekannt, die jeweils aus nur einem einzigen Bipolartransistor zusammen mit einem Kondensator besteht Obwohl jede Speicherzelle einen Bipolartransistor mit den dafür notwendigen Isolationsgebieten enthält, können dennoch gegenüber H früher bekannten bipolaren Speicherzellen bedeutende Verbesserungen hinsichtlich der Packungsdichte unter Beibehaltung der bipolaren Konzepten eigenen Geschwindigkeit erzielt werden.
Aus der US-Patentschrift 36 76 715 is', ein Speicherelement aus einer PN-Sperrschichtdiode mit einem veränderlichen Kondensator bekannt. Die gespeicherte Information wird durch dab Vorhandensein bzw. Fehlen von Ladungsträgern in dem durch eine Feldeffekt-Gate-Elektrode erzeugten Verarmungsbereich dargestellt. Um in die Speicherzelle Informationen in Form einer logischen »1« oder »0« einzuschreiben, ist eine zweistufige Betriebsweise erforderlich, welche in unerwünschter Weise die Zykluszeit verlängert.
Eine weitere Version einer FET-Kondensator- jo Speicherzelle ist aus der US-Patentschrift 37 05 391 bekannt, in der die Verwendung einer Vielzahl von unabhängig voneinander zugänglichen FET-Elementen beschrieben ist, die über Speicherkondensatoren in Reihe mit einer gemeinsamen Eingabe/Ausgabe-Leitung liegen. Das Speichersystem ist ähnlich dem in der genannten US-Patentschrift 33 87 286 beschriebenen organisiert und betreibbar mit Ausnahme der Tatsache, daß eine der FET-Elektroden mit einer Referenzspannungsquelle verbunden ist.
Bei all den zahlreichen Ausführungen derartiger kapazitiver Speicherelemente nach dem Stand der Technik bestehen demnach zusammenfassend jeweils Einschränkungen, die ihren wirkungsvollen Einsatz in Datenverarbeitungsanlagen noch nicht als optimal erscheinen lassen, und obwohl jede der oben genannten Lösungen lediglich ein einzelnes aktives Schaltelement sowie einen einzelnen Kondensator für die Speicherzelle benutzt, um eine maximale Packungsdichte zu erreichen, sind die in Bipolartechnik ausgelegten Konzepte hinsichtlich des mit ihnen verbundenen Isolationserfordernisses und die in FET-Technologie ausgeführten Konzepte hinsichtlich ihrer Leistungsfähigkeit verbesserungsbedürftig. Die weiterhin genannten Dioden-Kondensatorspeicherzellen bedeuten wegen der Anwendung des ^valanche-Durchbrucns ein gewisses Zuverlässigkeitsproblem.
Es ist deshalb Aufgabe der Erfindung, einen wortorganisierten Halbleiterspeicher anzugeben, der hinsichtlich der Leistungsfähigkeit und Packungsdichte bo insofern verbessert ist, als die Leistungsfähigkeit und insbesondere Geschwindigkeit, die mit Bipolarkonzepten erreichbar ist, mit den Vorteilen der extrem hohen Packungsdichte bei FET-Konzepten verbunden ist. Zur Lösung dieser Aufgabe sieht die Erfindung einen wortorganisierten Halbleiterspeicher der im Patentanspruch 1 gekennzeichneten Art vor. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet Zusammengefaßt ist nach der Erfindung ein einzelner Multiemitter-Bipolartransistor als Schaltvorrichtung für eine Mehrfachbit-Speicherzelle vorgesehen, wobei diese Schaltvorrichtung in wesentlichen Teilen für entsprechend der Anzahl von Einzelemittern vorhandene Speicherstelien nur einmal (gemeinsam) vorgesehen zu werden braucht. Durch die strukturmäßig vertikale Anordnung der Speicherkondensatoren und der Schaltvorrichtung wird eine größtmögliche Packungsdichte erzielbar. Die Speicherzellen nach der vorliegenden Erfindung können dabei systemmäßig zu verschieden organisierten größeren Speicheranordnungen zusammengefaßt werden. Solche Organisationsformen können sein 2 D, 2'/2 D, 3 D und N-dimensional.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt
Fig. 1 eine teilweise schematische Systemdarstellung für ein Ausführungsbeispiel der Erfindung mit zwei-dimensionaler Dekodierung;
Fig.2 eine ausschnittsweise Querschnittsdarstellung einer integrierten Sclialtungsversion für die Speicherzellen nach Fig. 1, woraus die vertikale Anordnung eines einzelnen bipolaren Schaltelementes sowie mehrerer kapazitiver Speicherelemente deutlich wird;
^ig. 3 eine schemetische Darstellung eines elektrischen Ersatzschalibilds der Speicherzelle nach der Erfindung;
F i g. 4 ein Schaltbild für die Speicherzelle von F i g. 3 mit einem Bipolartransistor;
F i g. 5 ein Blockschaltbild eines 2'.S D organisierten Speichersystems mit Speicherzellen nach F i g. 4;
F i g. 6A u. 6B eine ausschnittsweise Draufsicht sowie Querschnittsdarstellung einer integrierten Ausbildung des Speichersystems von F i g. 5 vor der Ausbildung der Speicherkondensatoren;
F i g. 7 einige Spannungsverläufe, die zum Betrieb des Speichersystems von F i g. 5 eingesetzt werden können,
Fig. 8 u. 9 schematische Darstellungen einer Draufsicht und Querschnittsdarstellung eines weiteren Ausführungsbeispiels der Erfindung, bei dem eine Halbleiter-auf-Isolator-Technologie benutzt wird, wobei die abwechselndeil P- und N-Typ Bereiche jeweils mit einem Speicherkondensator zusammenhängen;
Fig. 1OA, B, C Querschnittsdarstellungen durch weitere Integrationsstrukturen, die für die Herstellung der Speicherzelle nach der Erfindung eingesetzt werden können,
Fig. HA und B eine Draufsicht sowie Querschnittsdarstellung durch ein weiteres Ausführungsbeispiel der Erfindung, das für eine drei-dimensionale Speicherorganisation unter Anwendung der Prinzipien der sogenannten Injektionslogik geeignet ist und
Fig. 12 das der Anordnung nach Fig. 11 entsprechende elektrische Ersatzschaltbild.
In Fig. 1 ist schematisch ein Speichersystem dargestellt, das die Speicherzellen nach der vorliegenden Erfindung in einer hinsichtlich der Dekodierung zwei-dimensionalen Organisationsform verwendet. Obwohl die Speicherzellenanoranung in der Darstellung auf einem diskreten Halbleiterchip 10 gezeigt ist, ist für den Fachmann auf diesem Gebiet klar, daß die Hilfsschaltungen, wie Dekodierer, Treiber und Leseverstärker, normalerweise zusammen mit dem ganzen Speichersystem auf einem gemeinsamen Halbleiterchip untergebracht sein können. Die Speicherorganisation sieht eine Anzahl von Zeilenleitungen vor, die einem
X-Adreßeingang (XADR) entsprechen, sowie eine Anzahl von Spalten- oder Bit-Leseleitungen B/S, die einer V-Adresse (YADR) zugeordnet sind. Der besseren Übersichtlichkeit wegen sind in der Zeichnung lediglich vier Bil-Leseleitungen vorgesehen, die Erfindung ist darauf jedoch keineswegs beschränkt. Durch das Anlegen einer X-Adresse an den X-Dekodierer 12 wird einer der A/-Treiber 14 selektiert und liefert ein Auswahlpotential auf die Zeilenauswahl- oder Wortleitung λ" 1 ... XN. Die Aktivierung einer einzigen Wortleitung erlaubt den Zugriff zu allen damit zusammenhängenden Speicherzellen in dem jeweiligen Speicherfeld. Während eines Lesevorgangs werden die Daten dieser Zeile über die Leseverstärker 16 festgestellt und auf ein K-Adreßsignal über den V'-Dekodierer Ϊ8 zum Eingabe/Ausgabe-Anschiuß E/A gesteuert. Zum Einspeichern oder Einschreiben wird eine Eingangsinformation an den E/4-Anschluß angelegt und über den V-Dekodierer 18 einem der Verstärker 16 zugeführt, der eine ausgewählte Bit-Leseleitung auf einen vorbestimmten Spannungspegel bringt. Daten, die mit unselektierten Leseverstärkern verbunden sind, werden dabei zur Durchführung einer Auffrisch-Operation an ihre entsprechende Bit-Leitung zurückgegeben. Es ist festzustellen, daß die Verwendung eines K-Dekodierers 18 nicht in jedem Fall nötig ist und statt dessen mehrere Eingabe/Ausgabe-Anschlüse vorgesehen werden können.
Unter Bezugnahme auf die Fig. 1 und 2 sollen im folgenden die strukturellen Aspekte der Speicherzelle beschrieben werden. Das eigentliche Speicherelement der Speicherzelle ist ein Kondensator, der mit einem von mehreren Emittergebieten verbunden ist. welche letzteren mit einem einzigen Basis-Kollektor-Übergang eines Bipolartransistors zusammenhängen. Der für das Speicherfeld vorgesehene Teil des Halbleiterchips 10 umfaßt eine vergrabene N+ Subkollektorzone 20. die aus Isolations- und Trägerkörpergesichtspunkten auf einem P-Typ Substrat 22 ausgebildet sein kann. Über der Zone 20 befindet sich ein N-Typ Halbleiterbereich 24, der als Kollektorgebiet des Bipolartransistors der Speicherzelle dient. Innerhalb des N-Bereichs 24 ist ein P-Typ-Bereich 26 ausgebildet, der die Basiszone des Transistors darstellt. Eine Anzahl unabhängiger N + Emitterbereiche 28 ist innerhalb des Basisbereiches 26 vorgesehen. Über jeder Emitterzone 28 und davon durch die dielektrische Schicht 30 getrennt ist eine leitfähige Bit-Leseleitung 32 vorgesehen. Jedes durch ein N + Gebiet 28 und eine Bit-Leseleitung 32 gebildete Paar stellt ein kapazitives Speicherelement dar. Ein mit dem Basisgebiet 26 verbundener elektrischer Kontakt Kollektor erforderlich. Über dem Kollektor 24 vorgesehene einzeln über separate X-Treiberleitungen auswählbare Basisgebiete beeinflussen die Basis-Kollektor-Übergangseigenschaften jedes Transistors in der Vorwärts- und Rückwärtsrichtung. Wie aus F i g. 1 und 2 hervorgeht, ist jedes Emittergebiet 28 innerhalb eines einzelnen Basisgebietes mit einer anderen Bit-Leseleitung 32 verbunden, wobei der n-ie Emitterbereich innerhalb jeder Transistorstruktur mit der n-ten
H) Bit-Leseleitung zusammenhängt.
In Fig. 3 ist in einem schematischen Schaltbild einer Speicherzelle nach der Erfindung das Ladungsspeicherprinzip der Speicherzelle illustriert. Mit jeder Bit-Leseleitung ist ein Speicherkondensator Cs 1 bis Csn verbunden. Dabei ist die obere Elektrode jedes Speicherkondensälors mit einer Bil-Leseieitung verbunden, die ihrerseits mit einem Leseverstärker gekoppelt ist, der während eines Lesevorgangs das Bitleitungspotential abzufühlen gestattet oder zum Einschreiben von Daten in die Speicherzelle ein entsprechendes Potential liefern kann. Die untere Elektrode jedes Speicherkondensators liegt an einem Anschluß einer Gruppe von einpoligen und einen Stromfluß in beiden Richtung erlaubenden Schaltern Sw 1 bis Swn. Der andere Schalteranschluß ist jeweils mit einer gemeinsamen Referenzspannungsquelle Vref verbunden, z. B. Massepotential. Die Schalterstellung wird von einem X-Eingangssignal gesteuert, das normalerweise von den X-Treiberschaltungen geliefert wird. Das Vorliegen eines A"-Signales bewirkt, daß die Schalter Sw gleichzeitig ihren Leitzustand annehmen. Wenn das an die Bit-Leseleitungen anliegende Potential während der Zeit, in der die Schalter geschlossen sind, von Vref abweicht, werden die Speicherkondensatoren Cs aufgeladen. Wird das X-Eingangssignal entfernt, d. h. werden die Schalter erneut geöffnet, bleibt die vorher auf die Speicherkondensaloren aufgebrachte Ladung erhalten und infolge Fehlens eines Entladepfades selbst dann, wenn die Potentiale an den Bit-Leseleitungen entfernt
to oder auf einen anderen Wert geändert werden. Obwohl sich das zwischen den Schaltungsknoten A und B vorgesehene elektrische Netzwerk aus einem Speicherkondensator Cs 1 und einem dazu in Reihe liegenden Schale· Sw 1 elektrisch nicht danach unterscheidet, ob der Schalter oder der Kondensator direkt mit der Bezugsspannung Vref gekoppelt ist, ist es im Rahmen der vorliegenden Erfindung jedoch außerordentlich wichtig, daß einer der Schalteranschlüsse direkt mit Vref verbunden ist.
F i g. 4 ist ein elektrisches Ersatzschaltbild in schematischer Form, das die Speicherzellen der F i g. 2 und 3
34 iiefert Steuersignale vor. den X-Trcibcrschaltur.ger, zeigt und einer. Multierp.itter-Bipolartransistor umfaßt.
14. um eine bestimmte Speicherzelle auszuwählen. Die vergrabene Subkollektorzone 20 ist normalerweise mit einem Referenzpotential zur geeigneten Vorspannung des Basis-Kollektor-Übergangs 36 verbunden.
Die Herstellung einer solchen Speicherzelle kann im wesentlichen auf dieselbe Weise wie bei einem konventionellen vertikalen NPN Bipolartransistor erfolgen. Dabei können zur gezielten Halbleiterdotierung Diffusions- oder Ionenimplantationsverfahren eingesetzt werden.
Die dielektrische Schicht 30 kann homogen oder aus mehreren Schichten oder Materialien aufgebaut sein; die entsprechende Wahl richtet sich nach den unter dem Gesichtspunkt der Leistungsfähigkeit erforderlichen kapazitiven Eigenschaften. Zum Aufbau des Speicherfeldes auf dem Halbleiterchip 10 ist lediglich ein einziger wobei jeder Emitter unabhängig über einen Speicherkondensator Cs mit einer Bit-Leseleitung B/S gekoppelt ist. Durch Anlegen eines positiven Spannungsimpulses an die ausgewählte X-Treiberleitung für den im Beispiel gezeigten N PN-Transistor wird wegen der inversen Stromverstärkung (ß) des Multiemitter-Transistors jeweils eine Elektrode aller Kondensatoren auf wenige
«J Millivolt genau auf das Potential der an Vref liegenden Kollektorelektrode gebracht und festgehalten. Um einen überhöhten Stromfluß durch die selektierten Bauelemente zu verhindern, kann ein Strombegrenzungswiderstand vorgesehen sein. An die Bitleitungen B/S können hohe oder niedrige Potentiale angelegt werden, um den Speicherkondensatoren Cs den logischen Bedeutungen »1« und »0« entsprechende Ladungszustände aufzuprägea Bevor das Potential an
den Bitleitungen wieder auf den Ausgangswert zurückgenommen wird, wird der Basis-Kollektoriibergang durch einen entsprechenden Zustand des X-Eingangssignals wieder in Sperrichtung vorgespannt, so daß der Transistor den Zustand der Sättigungsleitung verlassen ί kann. Danach wird das Potential der Bitleitungen auf den Ausgangswert im Ruhezustand zurückgenommen. Um die in einem Speicherkondensator Cs enthaltene Information abzufühlen, wird der Basis-Kollektor-Übergang erneut in Durchlaßrichtung vorgespannt, indem to ein entsprechendes Treibersignal auf den X-Eingang des Basisbereichs gegeben wird. Dadurch wird veranlaßt, daß sich die Speicherkondensatoren je nach ihrem Vorzustand aufladen oder nicht. Wenn die Basis-Emitter-Kapazität Cbe mit dem Wert des Speicherkondensators Cs eine vergleichbare Größe aufweist, tritt ein unterstützendes Phänomen auf. Speicherkondensatoren, die auf den hohen Spannungswert aufgeladen sind, zeigen ein positives Abfühlsignal; umgekehrt zeigen Kondensatoren, die auf den niedrigen Spannungswert 2« aufgeladen sind, ein negatives Abfühl- bzw. Lesesignal. Je nach dem verwendeten Leseverstärker können zusätzliche Ladungskopplungseffekte über Cbe auftreten, die auf der Bit-Leitung andere Potentialübergänge verursachen.
F i g. 5 zeigt ein Speichersystem, in dem die Speicherzellen nach der vorliegenden Erfindung in einer 2V2 D Organisationsform angeordnet sind. Das System umfaßt eine Anzahl Mehrfachbit-Speicherzellen 40, die im wesentlichen identisch mit den Speicherzellen der in den F i g. 3 und 4 gezeigten Art sind und von denen jede individuell durch ein koinzident auftretendes X- und V-Treibersignal von den entsprechenden Treiber- und Dekodierschal Lungen 42 bzw. 44 adressierbar ist. Die mit 42 und 44 bezeichneten Schaltkreise sind konventio- »■> nell ausgelegt und brauchen nicht im Detail beschrieben zu werden. Um zu gewährleisten, daß der Basis-Kollektor-Übergang des Bipolartransistors im Sperrzustand gehalten wird, ist jede V-Treiberleitung mit einer Vorspannungsschaltung verbunden, die z. B. aus der Vorspannungsquelle Vb und dem Widerstand R1 bestehen kann. Um die Bit-Leseleitungen B/S zum Schreiben von Daten in eine Speicherzelle auf verschiedene Potentiale bringen zu können, ist es notwendig, die mit den unselektierten V-Treiberleitungen zusammenhängenden Bit-Leseleitungen zu isolieren. Dies wird im beschriebenen Ausführungsbeispiel durch Verwendung zweier Gruppen von Lese/Auffrisch-Verstärkern 46 und 48 erreicht Es kann jedoch festgestellt werden, daß verschiedene Multiplex- oder Taktschaltkreise verwendet werden können, um mit einer V-Treiberleitung zusammenhängende ausgewählie Bii-Leiiung^eri mit einem einzigen Mehrfächbii-Lese/ Auffrisch-Verstärker zu betreiben.
Die F i g. 6A und 6B zeigen in einer ausschnittsweisen schematischen Draufsicht sowie einer Querschnittsdarstellung eine typische integrierte Ausführungsform der für das Speichersystem nach Fig.5 verwendbaren Speicherzellen. Aus Vereinfachungsgründen sind die Bit-Leseleitungen, die parallel zu den V-Leitungen verlaufen, nicht dargestellt Für jede Spalte von adressierbaren Speicherzellen ist ein isolierter vergrabener N+Subkollektorstreifen 50 vorgesehen. Direkt über den Streifen 50 und in Spalten und Zeilen organisiert sind eine Anzahl von P-Typ-Halbleiterbereichen 52 vorgesehen, die die Basisgebiete für einen jeden Bipolartransistor als Schaltelement bilden. Jedes derartige Gebiet 52 ist mit einer Anzahl voneinander isolierter N + Emitterzonen 54 ausgestattet. Die Isolation zwischen den Speicherzellenspalten ist durch ein P-Typ Gebiet 56 vorgenommen.
Die in den Fig.6A und 6B gezeigte integrierte Speicheranordnung kann unter Benutzung konventioneller Bipolarprozesse, ausgehend z. B. von einem P-Typ Halbleiterkörper 58 hergestellt werden. Die vergrabenen Subkollektorbereiche 50 werden zunächst in den Halbleiterkörper 58 durch Niederschlagen oder Diffusion eingebracht, worauf man darauf eine N-Typ Epitaxieschicht 60 aufwachsen läßt. Die Isolationsgebiete 56 können gleichzeitig mit den Gebieten 50 und der Schicht 60 gebildet werden, sie können aber auch später und beispielsweise mittels Ionenimplantation hergestellt werden. Die Basisbereiche 52 sowie die Emitterbereiche 54 können dann noch mittels Diffusion oder entsprechender Herstellungsverfahren erzeugt werden.
Die Arbeitsweise der Speicherzelle nach den F i g. 6A und 6B ist ähnlich zu den Fig.3 und 4 mit der Ausnahme, daß zur Koinzidenz-Selektion die Durchlaß- und Sperrpotentiale für die Basis-Kollektorbereiche hier sowohl über die X- als auch die V-Treiberleitungen im Gegensatz zur Verwendung der A"-Treiberleitungen allein geliefert werden.
F i g. 7 zeigt einen typischen Satz von Betriebsspannungsverläufen zum Betrieb der Speicherzelle nach den F i g. 6A und 6B. Während des Ruhezustandes bzw. im unselektierten Zustand wird die A"-Treiberleitung auf einem Potential von z. B. 0 Volt und die V-Treiberleitung sowie die Bit-Leseleitungen auf einem Vorspannungspotential Vb von beispielsweise + 1,5 Volt gehalten. Unter diesen Spannungsbedingungen ist ersichtlich, daß der Basis-Kollektor-Übergang des bipolaren Schalttransistors in Sperrichtung vorgespannt ist. Im aktiven bzw. ausgewählten oder adressierten Zustand, d. h. für den Lese- oder Schreibbetrieb, wird der Basis-Kollektor-Übergang in Durchlaßrichtung vorgespannt, um eine Transistor-Wirkungsweise zu veranlassen, indem an die X-Treiberleitung die Vorspannung Vb und an die V-Treiberleitung ein Auswahlpotential Vs von beispielsweise etwa 0,8 Volt angelegt wird. Zur Bereitstellung des Selektionspotentials Vs ist keine separate Spannungsquelle erforderlich, da diese Spannung durch einen Spannungsteiler abgeleitet werden kann. Diese Spannungsbedingungen bewirken eine Transistoraktion und machen den Transistor für den Lese- und Schreibbetrieb leitend. Um eine logische »1« zu schreiben, wird die selektierte Bit-Leseleitung B/S auf dem Potential Vb gehalten. Da das Emitterpotential im wesentlichen auf Vs festgehalten ist wird sich der Speicherkondensator Cs auf etwa —0,7 Volt gegenüber dem Potential auf der ß/S-Leitung aufladen. Dieser Ladungszustand wird aufrechterhalten, wenn der Basis-Kollektor-Übergang erneut gesperrt wird, nachdem das Potential der X-Treiberleitung wegen der Isolation des Emitterbereichs auf 0 Volt zurückgeht Um eine logische »0« einzuschreiben, wird die ausgewählte fi/S-Leitung auf 0 Volt gebracht, so daß der Speicherkondensator Cs relativ zur ß/5-Leitung eine positive Aufladung entsprechend einer Spannung von etwa 0,8 Volt erfährt Während einer Leseoperation wird über die X- und l^Treiberleitungen erneut der DurchlaBzustand für den Basis-Kollektor-Übergang hergestellt, während die ß/S-Leitung auf etwa Vb schwimmend (floating) gelassen wird. Wenn zuvor eine logische »1« in die Speicherzelle eingeschrieben war, d. h. der Speicherkondensator Cy war auf —0,7 Volt aufgeladen, wird durch das Anlegen der Durchlaßspan-
nung an den Basis-Kollektor-Übergang erneut etwa 018 Volt an den isolierten Emitter gelangen. Da der Speicherkondensator bereits aufgeladen ist, erfolgt im wesentlichen kein Auf- oder Entladevorgang. Der positive Übergang des X-Signals kann jedoch ein kleines positives Ausgangssignal zur Folge haben, das über die Basis/Emitter-Kapazität sowie die Speicherkapazität Cs auf die Bitleitung gekoppelt wird. Wenn zuvor eine logische »0« in den Speicherkondensator eingeschrieben war, wird das Anlegen von Vb an die Bitleitung während des Ruhezustandes bewirkt haben, daß der Emitterbereich potentialmäßig auf etwa 2,2 Volt angehoben worden ist. Nachdem der Basis-Kollektor-Übergang durch die X- und V-Treiber in Durchlaßrichtung vorgespannt ist, wird der betreffende Emitterbereich auf etwa 0,8 Volt entladen, wodurch ein negativer Potentialübergang an der offenen bzw. potentialmäßig »schwimmenden« ß/S-Leitung auftritt. Diese Spannungsdifferenz Δ Vkann von einem Leseverstärker abgefühlt werden, der dann die ß/S-Leitung entweder auf Vb oder 0 Volt treibt, wodurch ein Rückschreiben oder Auffrischen der in der Speicherzelle gespeicherten Dateninformation veranlaßt wird. Obwohl die Potentialabfühlung der ß/S-Leitung (Bit-Leseleitung) bevorzugt bei einem nicht fixierten Potential (bei potentialmäßig schwimmender Leseleitung) erfolgt, ist jedoch davon auszugehen, daß auch ein Stromabfühien sowie verschiedene Lese/Schreib-Zeitzyklen vorgesehen werden können.
Obwohl konventionelle bipolare Integrationstechniken vorzugsweise zur Herstellung eingesetzt werden, kann die Erfindung auch mittels anderer Technologien verwirklicht werden, was anhand der folgenden Beispiele erläutert werden soll.
In den F i g. 8 und 9 ist eine schematische Draufsicht sowie eine Querschnittsdarstellung durch eine Ausführungsform der Erfindung dargestellt, bei dem von einem isolierenden Substrat ausgegangen wird. Das isolierende Substrat 62 sei beispielsweise Saphir, auf dem eine Anzahl von abwechselnden N- und P-Typ Halbleiterbereichen vorgesehen ist. Die N-Typ Bereiche 64 sowie die P-Typ Bereiche 66 bilden den Basis-Kollektor-Übergang 65 eines NPN-Transistors mit einem Emitter, der durch den N-Typ Bereich 68 dargestellt wird. An den Emitterbereich 68 ist kapazitiv angekoppelt eine von mehreren ersten Bit-Leseleitungen 70. An den Emitterbereich 68 angrenzend und einen weiteren PN-Übergang bildend ist ein zweites P-Typ Gebiet 72 vorgesehen. Für den Fachmann ist ersichtlich, daß beim Anlegen einer Durchlaßspannung an den Basis-Kollektor-Übergang 65 auch die Durchlaßbedingungen für jeden der anderen PN-Übergänge in der Längsrichtung der gezeigten Struktur gegeben sind. Die leitfähige Bit-Leseleitung 74 ist kapazitiv mit dem P-Emitterbereich 72 des durch die Bereiche 66,68 und 72 gebildeten PNP-Bipolartransistors gekoppelt In ähnlicher Weise sind weitere kapazitive Speicherelemente erzeugt indem zusätzliche kapazitiv angekoppelte fl/S-Leitungen über jedem der P- und N-Typ Bereiche außer dem P-Typ Bereich 75 angeordnet sind, welcher letztere vorzugsweise über einen Lastwiderstand RL mit einer Bezugsvorspannung Vb gekoppelt ist Wegen der Verwendung von abwechselnd mit unterschiedlichen Leitfähigkeiten angeordneten Zonen als Emitter von abwechselnd vorgesehenen NPN- und PNP-Bipolartransistoren ist es nötig, Treiber- und Referenzpotentiale von entgegengesetzter Polarität für die beiden Gruppen von B/S-Leitungen 70 und 74 zu verwenden.
Bei der Herstellung der in den Fig. 8 und 9 dargestellten Struktur besteht eine bevorzugte Möglichkeit darin, zwei verschiedene Leitfähigkeitsebenen zur Bildung der ß/S-Leitungen 70 und 74 vorzusehen. Die ß/S-Leitung 70 kann dabei aus einem elektrisch leitfähigen Material, z. B. aus Silizium, gebildet sein, das zur Bildung einer selbst-isolierenden Leitung oxydiert wird. Die ß/S-Leitung 74 mag aus irgendeinem leitfähigen Material, z. B. Aluminium, bestehen und in
ίο die ß/S-Leitung 70 übergreifender Art aufgebracht sein. Es ist festzustellen, daß bei der vorgeschlagenen Speicherzellenanordnung eine maximale Packungsdichte erreicht werden kann, weil praktisch alles Halbleitermaterial direkt für die Speicherstellen bzw. Speicherknoten benutzt wird. Weiterhin ist festzuhalten, daß auch viele andere Strukturen statt auf halbleitenden ebenso auf isolierenden Substraten gebildet werden können.
In den Fig. 10A, B und C sind Querschnittsdarstellungen eines weiteren Ausführungsbeispiels zur bevorzugten Integration der erfindungsgemäßen Speicherzellen dargestellt. Die hier beschriebene Speicherzelle gleicht der im Zusammenhang mit den Fig.6A und 6B beschriebenen und kann ebenfalls in einer 2V2 D Selektionsorganisation von F i g. 5 eingesetzt werden. Für gleiche Elemente sind demzufolge dieselben Bezugszeichen benutzt. In Fig. 1OA und IOC liegt ein P-Typ Halbleitersubstrat 58 vor, auf das nachfolgend die folgenden Schichten bzw. Zonen aufgebracht sind: Das
w N + Subkolüektorgebiet 50, das N-Kollektorgebiet 60, die P-Basis Zone 52 und eine Menge von N + Emitterbereichen 54. Um eine elektrische Isolation zwischen benachbarten Speicherzellen zu gewährleisten ist, ist eine Schicht 76 aus einem dielektrischen Material, z. B.
Siliziumdioxid, vorzugsweise durch eine Reoxydationstechnik hergestellt, dazwischen vorgesehen. Über dieser dielektrischen Schicht 76 befindet sich eine zweite Isolierschicht 78, von der ein Teil jeweils als Kondensator-Dielektrikum für jeden Speicherkondensator dient. Wie bereits beschrieben wurde, bildet jeder N + Emitterbereich 54 eine Plattenseite eines Speicherkondensators, während eine elektrisch leitfähige Bitleitung (Bi bis ß4) die andere Kondensatorelektrode darstellt. Über den Bitleitungen befindet sich eine dritte Isolierschicht 80, die zur Isolierung der Bitleitungen von der .Y-Treiberleitung 82 dient, welche in einer zweiten Leitungsebene über ein Kontaktloch in ohnVschem Kontakt mit der Basiszone 52 steht. Fi g. 1OB stellt eine Schnittansicht durch Fig. 1OA entlang der angezeigten Schnittlinie dar und zeigt die einzelnen Emittergebiete 54, die gemeinsame P-Typ Basiszone 52 sowie die ohm'sche Kontaktstelle zwischen der Basis 252 und der X-Treiberleitung 82. Fig. IOC zeigt eine weitere Schnittansicht, aus der der zusammenhängende Subkol- lektorbereich 50 besser hervorgeht der für mehrere verschiedene Speicherzellen entsprechend den A"-Treiberleitungen XX, X2 und X3 gemeinsam vorgesehen ist
In den F i g. 11A und 11B ist eine weitere strukturelle Ausbildung der vorliegenden Erfindung dargestellt die zur Bildung einer drei-dimensional ansteuerbaren Speicheranordnung verwendet werden kann. In der US-Patentschrift 37 36 477 ist ein Logikkonzept in bipolarer Technologie mit gemischter Verwendung von lateralen und vertikalen Transistoren beschrieben. Diese Technologie wird häufig auch als MTL- oder I2L-Konzept bezeichnet und liefert erhöhte Packungsdichten gegenüber konventionellen Bipolartechnolo-
gien. Die in den F i g. 11A und 11 B gezeigte Speicherzelle ist demzufolge in solcher MTL-Technologie aufgebaut. Eine Mehrfachbit-Speicherzelle, die im wesentlichen mit der in Fig. 2 dargestellten gleich ist, ist in einem P-Typ Halbleiterbereich 26 des N-Typ Halbleitermaterials 24 zur Bildung des NPN-Transistors Π vorgesehen. Ein lateraler PNP-Transistor wird dadurch gebildet, daß man ein isoliertes P-Typ Gebiet 84 beabstandet vom P-Typ Bereich 26 verwendet. Der zwischen den beiden P-Bereichen liegende N-Typ Bereich 24 bildet die Basiszone des lateralen Transistors T2. Durch Anlegen eines X-Treibersignals an das isolierte P-Typ Gebiet 84 wird ein Treiber- bzw. Speisestrom für den Transistor Ti für den Fall geliefert, daß eine der Dioden Di oder D 2 nicht in Durchlaßrichtung vorgespannt ist. Eine solche Mehrfachbit-Speicherzelle wird selektiert beim Auftreten eines X-Eingangssignales und wenn keines der Y- und Z-Eingangssignale vorliegt.
Fig. 12 zeigt ein schematisches Ersatzschaltbild mit dem NPN-Multiemittertransistor Ti und dem lateralen PNP-Transistor Tl.
Zusammenfassend ist festzustellen, daß durch die in allen beschriebenen Ausführungsbeispielen vorkommende Verwendung eines Bipolartransistors als Schaltelement nicht nur eine Schaltgeschwindigkeitserhöhung erzielt werden kann, sondern daß damit auch eine r> Anordnung zugelassen wird, bei der ein gemeinsames Schaltelement zur Steuerung einer ganzen Reihe von separat adressierbaren Speicherkondensatoren ausreicht. Zusätzlich sind die Vereinfachung der an die Betriebsspannungen zu stellenden Bedingungen zum
ίο Betrieb der Speicherzelle nach der Erfindung sowie die Tatsache zu nennen, daß nur zwei Spannungsquellen zum Betrieb der Speicherzelle erforderlich sind. Durch die Vermeidung nachteiliger, auf dem Avalanche- oder Durchbrucheffekt beruhender Phänomene wird eine zudem hinsichtlich der Zuverlässigkeit gegenüber früher beschriebenen Dioden-Kor.densator-Speicherzellen verbesserte Anordnung möglich. Neben anderen offensichtlichen Modifizierungen der Erfindung können natürlich auch hinsichtlich ihrer Leitfähigkeitstypen
-'0 komplementäre Bipolartransistoren benutzt werden, ohne über den Rahmen vorliegender Erfindungen hinauszugehen.
Hierzu 4 Blatt Zeichnungen

Claims (13)

Patentansprüche:
1. Wortorganisierter Halbleiterspeicher, dessen Speicherzellen in Kreuzungspunkten von Bit- und Wortleitungen angeordnet sind, die mit Decodierschaltungen und Eingabe-ZAusgabeschaltungen zum Schreiben und Lesen verbunden sind, wobei die Speicherzellen aus bipolaren Transistoren und Kondensatoren bestehen, dadurch gekennzeichnet, daß zur Speicherung von π Bits in einer Speicherzelle (40) η Speicherkondensatorelemente (Cs) angeordnet sind, deren eine der beiden Elektroden über eine zugehörige Auswahlleitung (B/S) mit den Eingabe/Ausgabevorrichtungen (E/A) verbunden sind und deren jeweils andere Elektrode an einem gemeinsamen, schaltbaren Referenzpotential (Vref) liegt.
2. Speicher nach Anspruch 1, dadurch gekennreichnet, daß die Schaltbarkeit des Reflexenspotentials ein Multiemitter-Bipolartransistor bewerkstelligt.
3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die mehreren Emitter je eine Elektrode eines Speicher-Kondensatorelementes darstellen.
4. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der pro Mehrfachbit-Speicherzelle als Schaltvorrichtung vorgesehene Multiemitter-Bipolartransistor eine Basiszone aufweist, die direkt mit einer Auswahlsignalquelle verbunden ist.
5. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der pro Mehrfachbit-Speicherzelle als Schaltvorrichtung vorgesehene Multiemitter-Bipolartransistor eine Kollektorzone aufweist, die mit einer Auswahlsignalquelle verbunden ist.
6. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der als Schaltvorrichtung vorgesehene Bipolartransistor sowie die Speicher-Kondensatorelemente strukturmäßig vertikal angeordnet sind.
7. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Sperrschichtkapazität zwischen Basis und jedem der mehreren Emitter im wesentlichen gleich mit der Kapazität eines Speicher-Kondensatorelementes ist.
8. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schaltvorrichtung eine Vielzahl von Halbleiterbereichen umfaßt, die abwechselnd von einem ersten und zweiten Leitfähigkeitstyp sind und eine Vielzahl isolierter Sperrschichtübergänge bilden, daß die Bit-Auswahlleitungen mindestens mit mehreren der Halbleiterbereiche vom ersten Leitfähigkeitstyp gekoppelt sind, und daß das weitere Auswahlsignal an zwei benachbarte Halbleitergebiete angelegt wird, um alle Sperrschichtübergänge in Durchlaßrichtung vorspannen zu können.
9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß zumindest einige der Auswahlleitungen mit Halbleitergebieten des zweiten Leitfähigkeitstyps gekoppelt sind (F i g. 8 u. 9).
10. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Auswahleinrichtung zur Selektion einer Mehrfachbit-Speicherzelle mit dem Basis- und Kollektorgebiet des als Schaltvorrichtung vorgesehenen Transistors verbunden sind, um zur Adressierung der Speicher
zelle die Transistorfunktion zu veranlassen.
11. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß als Auswahlsignal für die gemeinsame Ansteuerung der Schaltvorrichtung ein aus zwei oder mehreren Auswahlsignale verknüpftes bzw. zusammengesetztes Signal vorgesehen ist.
12. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit der Basis des als Schaltvorrichtung vorgesehenen Transistors ein lateraler Bipolartransistor vom dazu komplementären Typ angeordnet ist, über den der Basisstrom zur Verhinderung der Transistorwirkung im unselektierten Zustand abgeleitet wird.
13. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die die Schaltvorrichtung bildenden Halbleiterzonen auf einem isolierenden Substrat angeordnet sind.
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