DE2363089A1 - Speicherzelle mit feldeffekttransistoren - Google Patents

Speicherzelle mit feldeffekttransistoren

Info

Publication number
DE2363089A1
DE2363089A1 DE2363089A DE2363089A DE2363089A1 DE 2363089 A1 DE2363089 A1 DE 2363089A1 DE 2363089 A DE2363089 A DE 2363089A DE 2363089 A DE2363089 A DE 2363089A DE 2363089 A1 DE2363089 A1 DE 2363089A1
Authority
DE
Germany
Prior art keywords
fet
substrate
memory cell
cell according
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2363089A
Other languages
English (en)
Other versions
DE2363089C3 (de
DE2363089B2 (de
Inventor
Fritz Heinrich Gaensslen
Paul John Krick
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2363089A1 publication Critical patent/DE2363089A1/de
Publication of DE2363089B2 publication Critical patent/DE2363089B2/de
Application granted granted Critical
Publication of DE2363089C3 publication Critical patent/DE2363089C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

Böblingen, den 12. Dezember 1973 moe - zi
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: YO 972 044
Speicherzelle mit Feldeffekttransistoren
Die Erfindung betrifft eine Speicherzelle mit einem über einen Feldeffekttransistor aufladbaren Speicherkondensator, dessen mindestens zwei unterschiedliche Ladungszustände die vorzugsweise binäre Speicherinformation repräsentieren.
Speicherzellen mit Feldeffekttransistoren lassen sich einteilen in statische Speicherzellen, die im wesentlichen auf dem Prinzip des bistabilen Flipflops beruhen, und in dynamische Speicherzellen, die auf der Ladungsspeicherung in Kondensatoren basieren. Die Erfindung betrifft solche dynamischen Speicherzellen. Der Vorteil dynamischer Speicherzellen liegt in der kleineren Zellfläche bei ihrer Ausführung in monolithischer-Technik sowie in der regelmäßig niedrigeren Verlustleistung, so daß sich Speicher sehr großen Fassungsvermögens integriert aufbauen lassen, deren Speicherinformation allerdings aufgefrischt, d.h. regeneriert werden muß. ·
Aus der US-Patentschrift 3 387 286 ist bereits eine solche dynamische Speicherzelle bekannt, die mit nur einem einzigen Feldeffekttransistor (FET) sowie einer Kapazität aufgebaut werden kann. Der Speicherzustand bestimmt sich durch das Vorhandensein oder Fehlen von Ladung auf den Kondensator. Zum Schreiben wird
409827/0715
der Kondensator über den FET je nach der zu speichernden Information aufgeladen oder nicht. Das Auslesen geschieht einmal zerstörungsbehaftet durch Entladung des Kondensators über den genannten FET. Nach einem weiteren Ausführungsbeispiel wird in der genannten Patentschrift statt eines diskreten Kondensatorbauelementes ein zweiter FET benutzt, dessen Kapazität zwischen Gate und Substrat als Speicherkondensator ausgenutzt wird. Zum Auslesen einer derart aufgebauten Speicherzelle wird die Eigenschaft ausgenützt, daß je nach dem Ladungszustand dieser Gate-Substrat-Kapazität des zweiten Feldeffekttransistors, dieser zweite FET einen leitenden Kanal aufweist, durch den ein Lesestrom fließen bzw. nicht fließen kann.
Der Erfindung liegt die Aufgabe zugrunde, derartige dynamische Speicherzellen weiter zu verbessern. Insbesondere soll als Lesestrom ein Gleichstrom erzielbar sein. Ferner soll die anzugebende Schaltung in einer noch weiter flächenverminderten monolithisch integrierten Speicherzelle ausführbar sein. Zur Lösung dieser Aufgabe sieht die Erfindung eine Speicherzelle der im Patentanspruch 1 gekennzeichneten Art vor. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Ein Hauptgesichtspunkt der Erfindung besteht darin, daß der über den Schreibtransistor erzielte Ladungszustand des Speicherkondensators direkt die Substratspannung des als Lesetransistor vorgesehenen Feldeffekttransistors und damit dessen Schwellenspannung bestimmt. Entsprechend den mindestens zwei unterschiedlichen Ladungszuständen, die die jeweiligen binären Informationszustände kennzeichnen, weist der Lesetransistor demnach zwei unterschiedliche Schwellenspannungen auf. Wird an die Gate-Elektrode des Lesetransistors eine Spannung, z.B. über die Wortleitung, angelegt, die größer ist als die untere Schwellenspannung, jedoch kleiner als die obere Schwellenspannung, wird in dem einen Fall dieser Lesetransistor leitend sein, bzw. im anderen Fall (hoher Schwellenspannungswert) gesperrt bleiben. Das Auslesen der gespeicherten Information ist damit zerstörungsfrei
YO 972 044
409827/0715
mm "3 —
möglich. Als besonders vorteilhaft ist es anzusehen, daß der Schreib- und der Lese-Transistor zueinander komplementär ausgelegt werden können, so daß die Gate-Elektroden beider Transistoren mit derselben Wortleitung und damit mit demselben Wortleitungspotential verbunden werden können, wodurch gewährleistet ist, daß z.B. beim Einschreiben einer Information der Lesetransistor sicher gesperrt ist bzw. beim Auslesen nur der Lesetransistor leitend ist. Bezüglich der monolithischen Realisierung dieser Speicherzelle lassen sich die beiden zum Schreiben bzw. Lesen vorgesehenen Feldeffekttransistoren unter Ausnutzung gemeinsamer HaIbleitergebiete sehr flächensparend realisieren. So stellt das mit dem Speicherkondensator in Verbindung stehende Drain-Gebiet des Schreibtransistors gleichzeitig das Substrat des komplementären Lesetransistors dar. Insgesamt wird somit eine mit komplementären Feldeffekttransistoren aufgebaute dynamische Speicherzelle erhalten, ohne bei der Herstellung zu den ansonsten erforderlichen komplizierten Verfahrenschritten greifen zu müssen, die normalerweise zur Herstellung komplementärer FET-Schaltungen erforderlich sind.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 das elektrische Schaltbild einer Speicher
zelle mit einem Paar komplementärer Feldeffekttransistoren, von denen einer Ladung auf eine Kapazität schaltet und der andere als Abfühlelement benutzt wird, dessen Schwellenspannung von dem auf der Kapazität gespeicherten Ladungsbetrag abhängig ist;
Fig. 2 einige Spannungsverlaufe für den Schreib- und
Lesebetrieb der Speicherzelle von Fig. 1;
Fig. 3 eine Draufsicht auf die topologische Auslegung
der Speicherzelle von Fig. 1 und
YO 9 72 044
409827/0715
Fig. 4 eine Querschnittsdarstellung entlang der
Linie 4-4 in Fig. 3, aus der die gegenseitige Anordnung der Gate-, Diffusions- und Kanalzonen der komplementären Feldeffekttransistoren hervorgeht .
Die in Fig. 1 dargestellte Speicherzelle 1 enthält die beiden zueinander komplementären Feldeffekttransistoren Tl und T2. Eine Wortleitung (WL) 2 ist parallel mit den Gate-Elektroden 3 bzw. 4 der FET's Tl bzw. T2 verbunden. Wegen der komplementären Charakteristik der Transistoren Tl und T2 wird ein auf der Wortleitung 2 auftretender Spannungsimpuls entsprechend der Polarität Tl ein- und gleichzeitig T2 ausschalten. Ein Impuls von entgegengesetzter Polarität wird entsprechend T2 ein- und gleichzeitig Tl ausschalten. Eine Schreibleitung (SL) 5 ist mit einem Diffusionsgebiet 6 des Transistors Tl verbunden, während eine Leseleitung (LL) 7 mit einem Diffusionsgebiet 8 des Transistors T2 verbunden ist. Das Diffusionsgebiet 9 von Tl ist mit dem Substrat 10 des Transistors T2 gekoppelt. Eine Kapazität 11, die, wie später näher erläutert, sich als parasitäre Kapazität aus den Übergangs- und Oxydkapazitäten zusammensetzt, ist an das Diffusionsgebiet 9 des Transistors Tl und das Substrat 10 des Transistors T2 angeschlossen. Der Kondensator 11, das Substrat von Tl sowie das Diffusionsgebiet 13 von T2 liegen miteinander parallel zum Masseanschluß 14.
Betrieben wird die Speicherzelle von Fig. 1 von den in Fig. 2 dargestellten Spannungsverlaufen, bzw. Impulsen. Die Speicherung von Information in der Form einer binären "1" oder "0" wird in der Speicherzelle 1 derart dargestellt, daß auf dem Kondensator 11 entweder eine Ladung gespeichert ist oder nicht. Der Kondensator 11 stellt demnach das eigentliche Speicherelement der Speicherzelle 1 dar. Der Transistor Tl kann als Schalttransistor eingestuft werden, der je nach den Signalen auf der Wortleitung 2 und der Schreibleitung 5 die Ladungsspeicherung im Kondensator 11 zuläßt oder nicht. Der Transistor T2 kann als
YO 9 72 044 m ,
409827/07 15
_ c —
Abfühlelement angesehen werden, durch den in Abhängigkeit vom Potential seines Substrates IO entweder ein Gleichstrom fließen kann oder nicht, wobei das Substratpotential seinerseits wiederum abhängig ist vom Potential des Kondensators 11. Der Transistor T2 kann demnach durch Anlegen geeigneter Signale an die Wortleitung 2 und die für den.Lesebetrieb vorgesehene Bitleitung 7 eingeschaltet werden. Die Stromleitung durch den Transistor T2 hindurch nach Masse 14 hängt von der Schwellenspannung von T2 ab, die je nach dem Potential auf dem Kondensator 11 einen hohen oder einen niedrigeren Wert aufweisen kann. Ist die Schwellenspannung von T2 hoch, wird T2 solange nicht leitend, wie das über die Wortleitung 2 an die Gate-Elektrode angelegte Potential diese hohe Schwellenspannung nicht überschreitet. Im Zustand der niedrigen Schwellenspannung wird dasselbe über die Wortleitung 2 an die Gate-Elektrode 4 von T2 angelegte Potential dazu führen, daß T2 leitend wird und ein Gleichstrom durch T2 hindurch zum Masseanschluß 14 fließt, solange das an die Gate-Elektrode 4 angelegte Potential aufrechterhalten wird.
Unter der Annahme, daß sich auf dem Kondensator 11 keine Ladung befindet, wird zum Einschreiben einer binären "1" oder "0" an die Wortleitung 2 ein in Fig. 2 mit 20 bezeichneter negativer Spannungsimpuls angelegt. Gleichzeitig wird entweder eine negative Spannung zur Darstellung einer binären "0" (vgl. 21 in Fig. 2) oder Nullpotential zur Darstellung einer binären "1" (vgl. 22) an die Schreibleitung 5 angelegt, so daß Tl entweder leiten oder nicht leiten wird. Das gleichzeitige Anlegen einer negativen Spannung an die Wortleitung 2 und an die Schreibleitung 5 bewirkt, daß der P-Kanal-FET Tl leitend wird und dem Kondensator 11 Ladung zuführt. Bekanntermaßen werden durch das Anlegen einer negativen Spannung an die Gate-Elektrode eines P-Kanal-FET's Elektronen von der Oberfläche eines Substrats 12 verdrängt, wodurch sich ein P-leitfähiger-Kanal bildet der die P-Typ-Diffusionsgebiete 6 und der Transistorstruktur Tl verbindet, so daß ein Strom über Tl in den Kondensator 11 fließen kann. Liegen die in Fig. 2 mit
ΪΟ972044 409827/0715
20 und 22 bezeichneten Spannungen an der Gate-Elektrode 3, bzw. dem Diffusionsgebiet 6 von Tl an, tritt trotz des im Substrat 12 durch ein negatives Potential der Gate-Elektrode 3 gebildeten Kanals kein Stromfluß durch Tl auf, weil ein negatives Potential am Diffus ions gebiet 6 erforderlich ist, um bei einem Nullpotential am Kondensator 11 einen Stromfluß zu bewirken. Wenn jedoch der Kondensator 11 bereits auf das Potential der Schreibleitung 5 aufgeladen ist und an die Schreib leitung 5 wird Nullpotential angelegt, entlädt sieb, der Kondensator 11 über Tl und nimmt so den gewünschten anderem Ladungszustand ein. In ähnlicher Weise kommt kein Stromfluß zustande, wenn der Kondensator 11 auf das durch den Impuls 21 in Fig. 2 repräsentierte Potential aufgeladen ist und wenn ein ähnliches Potential an die Schreibleitung 5 angelegt wird, so daß der Kondensator 11 auf seinen anfänglichen Wert aufgeladen bleibt.
Während eines solchen Sclireibvorganges ist der Feldeffekttransistor T2 vom Transistor Tl und vom Kondensator 11 abgetrennt mit der einzigen Ausnahme, daß das Potential des Substrats 10 von T2 in jedem Zeitpunkt denselben Wert aufweist, wie das Potential des Kondensators 11. In jedem Fall verhindert das während eines Schreibvorganges an die Wortleitung 2 angelegte negative Potential ein Leitendwerden von T2, da ein N-Kanal-FET ein positives Gate-Potential benötigt, um leitend zu werden. Bekanntermaßen werden bei einem negativen Potential an der Gate-Elektrode 4 des Transistors T2 Elektronen von der Oberfläche des Substrats 10 verdrängt, so daß der Kanalbereich stärker P-Typ-Eigenschaften bekommt. Auf der anderen Seite werden durch ein positives Gate-Potential Elektronen im Oberflächenbereich von T2 angesammelt, so daß sich ein Kanal zwischen den Diffusionsgebieten 8 und 13 ausbildet. Dadurch kann T2 leitend werden, wenn das Potential an der Gate-Elektrode 4 die Schwellenspannung überschreitet. Wie bereits erwähnt wurde, ist die Schwellenspannung eine Funktion des Substratpotentials, daß seinerseits durch-den Ladungszustand des Kondensators 11 bestimmt wird.
YO 972 044
409827/0715
Unter der Annahme, daß der Kondensator 11 sich im geladenen Zustand oder im Zustand einer binären "O" befindet, liegt an Substrat 10 von T2 ein negatives Potential. Um diesen Ladungszustand des Kondensators 11 abzufühlen, wird ein in Fig. 2 mit 2 3 bezeichneter positiver Spannungsimpuls beim Lesevorgang an die Wortleitung 2 angelegt. Gleichzeitig wird ein positiver Impuls 24 an das Diffusionsgebiet 8 über die Leseleitung 7 angelegt, um T2 einzuschalten. Die an die Wortleitung 2 angelegte Spannung (vgl. 23 in Fig. 2) weist einen solchen Wert auf, daß die vom Kondensator 11 herrührende negative Spannung am Substrat 10 etwa die Schwellenspannung von T2 ausmacht, so daß kein Stromfluß zustandekommt. Wenn jedoch die vom Kondensator 11 an das Substrat 10 gelegte Spannung Null ist, bewirkt dasselbe Potential an der Wortleitung 2, daß T2 leitend wird, da das an die Gate-Elektrode 4 von T2 angelegte Potential nunmehr die Schwellenspannung von T2 überschreitet. Das während des Lesevorgangs auf der Wortleitung 2 und damit auch an der Gate-Elektrode 3 von Tl anstehende positive Potential hält den Transistor Tl gesperrt, so daß beim Abfühlen des Speicherzustandes über T2 der Schalttransistor Tl abgetrennt ist.
Im Zusammenhang mit der Beschreibung der Wirkungsweise des Abfühlt ransistors T2 ist weiter festzustellen, daß über die Leseleitung 7 ein Strom durch T2 zum Massenanschluß 14 fließt, und daß dieser Strom solange aufrechterhalten wird, wie die Wortleitung 2 mit dem Spannungsimpuls 23 beaufschlagt ist. Deshalb sind keine Leseverstärker zum Verstärken des resultierenden Signals erforderlich, weil bereits durch die Wahl der Transistorcharakteristiken von T2, z.B. dessen Widerstandswert, ein Stromfluß im Bereich einiger hundert Milliampere eingestellt werden kann.
Wegen der internen Leckströme bezüglich des potentialmäßig nicht fixierten Substrates wird die Information lediglich dynamisch gespeichert und muß deshalb periodisch regeneriert werden. Ein solcher Regenerier- bzw. Nachladevorgang kann beispielsweise von
YO 972 044
409827/0715
- 8 dem Abfühltransistor T2 gesteuert werden.
In den Fig. 3 und 4 sind eine Draufsicht und ein Querschnitt eines bevorzugten praktischen Ausführungsbeispiels der Erfindung dargestellt. Soweit möglich sind in den Fign. 3 und 4 dieselben Bezugszeichen wie in Fig. 1 gewählt. In den Fign. 3 und 4 ist die Schreibleitung 5 von Fig. 1 elektrisch identisch mit dem Diffusionsgebiet 6 und folglich als P-Diffusionsgebiet mit der Bezeichnung SL 6 (Schreibleitung) in einem N-Substrat 30 dargestellt. Das N-Substrat 30 entspricht elektrisch dem Substrat 12, dem Diffusionsgebiet 13, dem masseseitigen Anschluß des Kondensators 11 sowie dem Masseanschluß 14 von Fig. 1. Das P-Diffusionsgebiet 9 von Tl sowie das P-Substrat 10 von T2 sind in den Fign. 3 und 4 durch ein P-Diffusionsgebiet 31 dargestellt, daß gleichzeitig mit dem Diffusionsgebiet 6 ausgebildet ist. Dieses Diffusionsgebiet 31 bildet weiterhin die andere Seite des Kondensators 11 von Fig. 1, der zusammen mit dem Substrat 30 die Sperrschichtkapazität bildet, die ein Teil der gesamten vom Kondensator 11 repräsentierten Schaltkreiskapazität ist. Das Diffusionsgebiet 31 kann andererseits auch als "Substrat-im-Substrat" oder als (potentialmäßig) "schwimmender" Bereich (floating region) charakterisiert werden. Die Leseleitung 7 umfaßt in den Fign. 3 und 4 das Diffusionsgebiet 8. Die Wortleitung 2 ist in den Fign. 3 und 4 als ein quer über die Schreibleitungen 6 verlaufender Leiterzug dargestellt, der von der Oberfläche des Substrats 30 durch dicke und dünne dielektrische Schichten beabstandet ist. Wo die Wortleitung 2 vom Substrat 30 bereichsweise durch eine nur dünne dielektrische Schicht getrennt ist, wirken diese Bereiche als Gate-Elektroden 3 und 4 (vgl. Fig. 1), die sich über unterschiedlich leitfähigen Kanalbereichen 32 bzw. 33 befinden, wie aus den Fign. 3 und 4 hervorgeht. Bezüglich der Diffusionsgebiete 6, 31, 8 und des Substrats 30 ist den Fign. 3 und 4 zu entnehmen, daß die Gate-Elektroden 3 und 4 nebeneinander angeordnet sind. Es ist deshalb ersichtlich, daß bei gleichzeitiger Beaufschlagung der Gate-Elektroden mit demselben Potential in Abhängigkeit von der Polarität der Spannung an der Wortleitung 2 unterschiedliche
YO 972 044
A09827/0715
"~ 9 —
Kanalbereiche 32 bzw. 33 erzeugt bzw. verhindert werden. Wenn beispielsweise an der Wortleitung 2 ein negatives Potential anliegt, kann sich ein Kanal 32 unter der Gate-Elektrode 3 ausbilden, der einen Stromfluß zwischen der Schreibleitung 6 und dem P-Diffusionsgebiet 31 zuläßt. Zur gleichen Zeit ist dasselbe negative Potential über die Gate-Bereiche 4 der Wortleitung 2 bezüglich des Kanalgebiets 33 vorhanden, so daß weiterhin T2, das im Substrat 30 aus dem P-Diffusionsgebiet 31 und dem N-Diffusionsgebiet 8 gebildet ist, gesperrt ist.
Die in Fig. 3 mit LL7 bezeichnete Leseleitung 7 erstreckt sich von einem Diffusionsgebiet 8 zum nächstfolgenden Diffusionsgebiet, so daß der in Fig. 2 mit 24 bezeichnete Spannungsimpuls parallel an alle Diffusionsgebiete 8 angelegt wird, wenn solche Speicherzellen 1 zu einer Speicheranordnung in einem Halbleitersubstrat zusammengefaßt sind. Es fließt demnach ein Lese-Gleichstrom zwischen dem Substrat 30 über den Karialbereich 33 unterhalb der Gate-Bereiche 4 und dem Diffusionsgebiet 8, das seinerseits mit der Leseleitung 7 verbunden ist. Während eines Schreibvorgangs wird an die Wortleitung 2 ein negativer Spannungsimpuls, z.B. 20 in Fig. 2, und an das Diffusionsgebiet 6 über die Schreibleitung 5 je nach dem zu speichernden Zustand entweder ein Spannungsimpuls 21 oder 22 angelegt, wodurch über den Kanalbereich 32 dem schwimmenden Bereich 31 entweder Ladung zugeführt wird oder nicht.
Die in den Fign. 3 und 4 dargestellte Anordnung kann in konventioneller Weise hergestellt werden, ohne zu besonderen für komplementäre Anordnungen ansonsten erforderliche Herstellungstechniken greifen zu müssen. So wird eine Maskierschicht, z.B. aus Siliziumdioxyd, über einem geeigneten Halbleitersubstrat, z.B. aus Silizium, Germanium oder Galliumarsenid unter Einsatz bekannter Fotolithographie-, Maskierungs- und Ätztechniken aufgebracht. Soweit erforderlich können in dieser Maskierschicht öffnungen ausgebildet werden, um P- bzw. N-Dotierstoffe einzubringen. Ein möglicher Weg besteht darin, die freigelegten Halb-
ΪΟ972044 409827/07 15
- IO -
leiterbereiche mit einem geeigneten Dotierungsstoff, z.B. Bor, zu belegen und unter Einsatz bekannter Diffusions- und sogenannter drive-in-Schritte die Diffusionsgebiete 6 und 31 gleichzeitig auszubilden. Wenn ein N-Diffusionsgebiet 8 gleichzeitig mit den P-Diffusionsgebieten 6 und 31 ausgebildet werden soll, kann ein N-Dotierstoff, z.B. Arsen, gleichzeitig auf den freigelegten Halbleiterbereich aufgebracht und mit den P-Dotierstoffen eindiffundiert werden. Die erwünschte Diffusionsstruktur wird dann erreicht aufgrund der verschiedenen Diffusionsgeschwindigkeiten der P- und N-Dotierungsstoffe, die nach entsprechenden Gesichtspunkten auszuwählen sind. Eine weitere Möglichkeit besteht darin, das N-Gebiet 8 mittels Ionenimplantation zu dotieren. Nach diesen Dotierungsschritten wird wiederum ein dickes Oxyd über den öffnungen mittels bekannter Maßnahmen erzeugt. Anschließend werden in diesem Oxyd über den Kanalbereichen 32 und 33 öffnungen vorgesehen, um in diesen ein dünnes Oxyd vorzusehen. Nachdem über den Kanalbereichen 32 und 33 ein dünnes Oxyd thermisch aufgewachsen ist, wird eine Schicht Aluminium oder eines anderen geeigneten leitfähigen Materials auf den dicken und dünnen Oxydbereichen niedergeschlagen. Das gewünschte Metallisierungsmuster für die Wortleitungen 2 und die Verbindungen der Leseleitungen zwischen den Diffusionsgebieten 8 wird schließlich mittels bekannter Fotolithographie- und Ätztechniken ausgebildet.
Aus den vorhergehenden Ausführungen ist ersichtlich, daß die in den Fign. 3 und 4 dargestellte Anordnung in einfacher Weise hergestellt werden kann, ohne zu Herstellungsverfahren greifen zu müssen, die für derartige komplementäre Strukturen ansonsten erforderlich sind, wobei gleichzeitig jedoch eine Speicherzelle erhalten wird, die aus komplementären Bauelementen mit all den damit in Verbindung stehenden Vorteilen erhalten wird. Bei einer aus solchen Speicherzellen aufgebauten Speicheranordnung stellt es einen besonderen Vorteil dar, daß ein Gleichstrom als Lesestrom erhalten wird, so daß keine aufwendige Leseverstärker zusätzlich erforderlich sind. Als Folge davon können auf einem Halbleiterplättchen nunmehr die früher für derartige Lesever-
YO 972 044
409827/0715
stärker benötigten Flächenbereiche freigesetzt werden. Typische Potentialwerte für den Schreibvorgang sind 8 bis 10 V auf der Schreibleitung 5 und 10 bis 12 V auf der Wortleitung 2. Zum Lesen reicht im wesentlichen eine Spannung von etwa 3 bis 4 V auf der Wortleitung, um einen auswertbaren Lesestrom zu erzielen. Die Spannungs- und Stromwerte hängen natürlich von einer Anzahl unabhängiger Parameter, z.B. der Oxyddicke, der Substratdotierung usw. ab.
Bei der Beschreibung des Ausführungsbeispiels wurde für Tl ein PNP-Transistor und T2 ein NPN-Transistor angenommen. Dabei ist die Erfindung jedoch nicht auf diese spezielle Ausführung beschränkt t sondern die komplementären Transistoren können gegeneinander vertauscht werden. In diesem Fall müßten in gleicher Weise die Signalspannungen (Fig. 2) in ihrer Polarität umgekehrt werden. Bezüglich der Herstellung müßte dann ein N-Dotierungsstoff gewählt werden, der gegenüber dem P-Material eine höhere Diffusionsgeschwindigkeit aufweist.
10972044 409827/0715

Claims (8)

PATENTANSPRÜCHE
1. Speicherzelle mit einem über einen ersten Feldeffekttransistor aufladbaren Speicherkondensator, dessen mindestens zv7ei unterschiedliche Ladungszustände die vorzugsweise binäre Speicherinformation repräsentieren, dadurch gekennzeichnet, daß mindestens ein zweiter FET (T2) vorgesehen ist, dessen Substrat (10) mit dem Speicherkondensator (11) derart gekoppelt ist, daß sich entsprechend der jeweiligen Speicherinformation unterschiedliche Schwellenspannungswerte für den zweiten FET (T2) ergeben, und daß zum Auslesen der Speicherinformation an die Gate-Elektrode (4) des zweiten FET (T2) eine Spannung anlegbar ist, die in Abhängigkeit von dessen jeweiliger Schwellenspannung einen Stromfluß durch den zweiten FET (T2) zur Folge hat.
2. Speicherzelle nach Anspruch 1 dadurch gekennzeichnet, daß der Speicherkondensator (11) durch die sehaltungsinternen Kapazitäten der Feldeffekttransistoren dargestellt ist.
3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß der Speicherkondensator (11) durch die Kapazität des Halbleiterübergangs zwischen dem Drain-Gebiet (31 in Fig. 4) des ersten FET (Tl) und dessen Substrat (30) dargestellt ist.
4. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Drain-Gebiet (9 in Fig. 1) des ersten FET (Tl) und das Substrat (10) des zweiten FUT (T2) durch eine gemeinsame Halbleiterzone (31 in Fig. 4) gebildet ist.
5. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste FET (Tl) zum Einschreiben der Speicherinformation sowie der zweite FET (T2) zum Auslesen zueinander komplementäre Feldeffekttiansistoren sind.
044 409827/07 15
INSPECTED
6. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einer Matrix-Speicheranordnung die Gate-Elektroden (3, 4) des ersten und zweiten FET's (Tl, T2) eines Wortes mit einer gemeinsamen Wortleitung (WL2) in Verbindung stehen, daß die dem Speicherkondensator (11) abgewandten gesteuerten Elektroden (6) der ersten FET's (Tl) mit einer Schreibleitung (SL5) und jeweils eine (8) der beiden gesteuerten Elektroden (8, 13) der zweiten FET's (T2) mit einer Leseleitung (LL7) verbunden sind, und daß das Substrat (12) der ersten FET's (Tl), die eine Seite der Speicherkondensatoren (11) sowie die jeweils verbleibenden gesteuerten Elektroden (13) der zweiten FET's (T2) miteinander auf einem festen Bezugspotential (Masse) liegen (Fig. 1).
7. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Halbleitersubstrat (30 in Fig. 4) zwei zueinander komplementäre Feldeffekttransistoren (Tl, T2) derart ausgebildet sind, daß das Drain-Gebiet (31) des ersten FET's (Tl) das Substrat eines zweiten FET's (T2) und das Substrat des ersten FET's (Tl) das Source-Gebiet des zweiten FET's (T2) bildet.
8. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Halbleitersubstrat (30 in Fign. 3, 4) vom ersten Leitfähigkeitstyp (N) mindestens zwei Dotierungsgebiete (SL6, 31) vom dazu entgegengesetzten Leitfähigkeitstyp (P) als Source und Drain in einem Abstand angeordnet sind, der die Länge des Kanalbereiches (32) des ersten FET's (Ti) bestimmt, daß in dem einen (31) dieser Dotierungsgebiete (SL6, 31) ein weiteres Dotierungsgebiet (8) vom gleichen Leitfähigkeitstyp (N) wie das Substrat (30) vorgesehen ist, das zusammen mit dem Substratmaterial im Kanalbereich (32) des ersten FET's (Tl) sowie dem einen Dotierungsgebiet (31) den zweiten FET (T2) vom zum ersten FET (Tl) komplementären
YO 9 72 044
409827/0715
Typ darstellt, und daß vom Halbleitergrundkörper durch
eine Isolierschicht getrennt eine gemeinsame Metallisierung (WL2) die Kanalbereiche (32, 33) der komplementären FET-Strukturen (Tl, T2) als deren Gate-Elektroden (3, 4) bedeckt.
4098 2 7/0715
Leerseite
DE2363089A 1972-12-29 1973-12-19 Speicherzelle mit Feldeffekttransistoren Expired DE2363089C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US319402A US3919569A (en) 1972-12-29 1972-12-29 Dynamic two device memory cell which provides D.C. sense signals

Publications (3)

Publication Number Publication Date
DE2363089A1 true DE2363089A1 (de) 1974-07-04
DE2363089B2 DE2363089B2 (de) 1980-12-18
DE2363089C3 DE2363089C3 (de) 1981-08-06

Family

ID=23242108

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2363089A Expired DE2363089C3 (de) 1972-12-29 1973-12-19 Speicherzelle mit Feldeffekttransistoren

Country Status (7)

Country Link
US (1) US3919569A (de)
JP (1) JPS5320353B2 (de)
CA (1) CA998769A (de)
DE (1) DE2363089C3 (de)
FR (1) FR2212608B1 (de)
GB (1) GB1436439A (de)
IT (1) IT1001109B (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151610A (en) * 1976-03-16 1979-04-24 Tokyo Shibaura Electric Co., Ltd. High density semiconductor memory device formed in a well and having more than one capacitor
JPS5313319A (en) * 1976-07-22 1978-02-06 Fujitsu Ltd Semiconductor memory unit
US5359562A (en) * 1976-07-26 1994-10-25 Hitachi, Ltd. Semiconductor memory having polycrystalline silicon load resistors and CMOS peripheral circuitry
JPS586234B2 (ja) * 1977-11-17 1983-02-03 富士通株式会社 半導体記憶装置
US4395723A (en) * 1980-05-27 1983-07-26 Eliyahou Harari Floating substrate dynamic RAM cell with lower punch-through means
JPS572563A (en) * 1980-06-05 1982-01-07 Nec Corp Semiconductor memory cell
JPS57152592A (en) * 1981-03-17 1982-09-20 Nec Corp Semiconductor integrated memory
JPS57157560A (en) * 1981-03-23 1982-09-29 Nec Corp Semiconductor integrated memory and using method thereof
US4706107A (en) * 1981-06-04 1987-11-10 Nippon Electric Co., Ltd. IC memory cells with reduced alpha particle influence
JPS5864694A (ja) * 1981-10-14 1983-04-18 Nec Corp 半導体メモリセル
JPS5894191A (ja) * 1981-11-30 1983-06-04 Nec Corp Ｍｏｓトランジスタ回路及びその使用方法
US4910709A (en) * 1988-08-10 1990-03-20 International Business Machines Corporation Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell
DE4041260A1 (de) * 1990-12-21 1992-07-02 Messerschmitt Boelkow Blohm Ausleseschaltung fuer eine statische speicherzelle
JP3243146B2 (ja) 1994-12-08 2002-01-07 株式会社東芝 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3543052A (en) * 1967-06-05 1970-11-24 Bell Telephone Labor Inc Device employing igfet in combination with schottky diode
US3609479A (en) * 1968-02-29 1971-09-28 Westinghouse Electric Corp Semiconductor integrated circuit having mis and bipolar transistor elements
US3770988A (en) * 1970-09-04 1973-11-06 Gen Electric Self-registered surface charge launch-receive device and method for making
US3729719A (en) * 1970-11-27 1973-04-24 Ibm Stored charge storage cell using a non latching scr type device
US3721839A (en) * 1971-03-24 1973-03-20 Philips Corp Solid state imaging device with fet sensor
US3794862A (en) * 1972-04-05 1974-02-26 Rockwell International Corp Substrate bias circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NICHTS ERMITTELT *

Also Published As

Publication number Publication date
GB1436439A (en) 1976-05-19
USB319402I5 (de) 1975-01-28
CA998769A (en) 1976-10-19
JPS4998976A (de) 1974-09-19
US3919569A (en) 1975-11-11
JPS5320353B2 (de) 1978-06-26
FR2212608B1 (de) 1976-06-25
FR2212608A1 (de) 1974-07-26
DE2363089C3 (de) 1981-08-06
IT1001109B (it) 1976-04-20
DE2363089B2 (de) 1980-12-18

Similar Documents

Publication Publication Date Title
DE69914746T2 (de) Halbleiter-schaltsstromvorrichtung mit betriebsverstärker und verfahren zur herstellung
DE2632036C2 (de) Integrierte Speicherschaltung mit Feldeffekttransistoren
DE3029125C2 (de) Halbleiterspeicher
DE2235801A1 (de) Monolithischer festwertspeicher und verfahren zur herstellung
DE3736387A1 (de) Nicht-fluechtige halbleiterspeichervorrichtung
DE2708126A1 (de) Speicherschaltung mit dynamischen speicherzellen
DE2621136C2 (de) Vorprogrammierter Halbleiterspeicher
DE2363089C3 (de) Speicherzelle mit Feldeffekttransistoren
DE3031748A1 (de) Elektrisch loeschbares und wiederholt programmierbares speicherelement zum dauerhaften speichern
DE2751592C2 (de) Halbleiter-Speicherschaltung
DE2655999C2 (de) Speicheranordnung
DE2156805B2 (de) Monolithischer speicher mit speicherzellen aus zwei halbleiterbauelementen
DE2755953A1 (de) Speicher mit beliebigem zugriff mit sperrschichtfeldeffekttransistoren
DE1959744A1 (de) Monolithische Halbleiteranordnung
DE2142721A1 (de) Integrierte bistabile Speicherzelle
DE2242332B2 (de) Zelle für eine integrierte Speicherschaltung mit wahlfreiem Zugriff
DE2532594A1 (de) Halbleiterspeicher
DE2309616C2 (de) Halbleiterspeicherschaltung
DE2318550C3 (de) Speicheranordnung
DE2359153C2 (de) Integrierte Treiberschaltung
DE2431079A1 (de) Dynamischer halbleiterspeicher mit zwei-tranistor-speicherelementen
EP0004871B1 (de) Monolithisch integrierte Halbleiteranordnung mit mindestens einer I2L-Struktur, Speicherzelle unter Verwendung einer derartigen Halbleiteranordnung sowie integrierte Speichermatrix unter Verwendung einer derartigen Speicherzelle
DE2128536C3 (de) Halbleiteranordnung aus zwei Feldeffekttransistoren von gleichem Aufbau
DE2702830C2 (de)
DE2430947C2 (de) Halbleiterspeichereinheit

Legal Events

Date Code Title Description
OD Request for examination
C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee