JPS5894191A - Ｍｏｓトランジスタ回路及びその使用方法 - Google Patents
Ｍｏｓトランジスタ回路及びその使用方法Info
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- JPS5894191A JPS5894191A JP56192540A JP19254081A JPS5894191A JP S5894191 A JPS5894191 A JP S5894191A JP 56192540 A JP56192540 A JP 56192540A JP 19254081 A JP19254081 A JP 19254081A JP S5894191 A JPS5894191 A JP S5894191A
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- mos
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２つのＭＯＳ）ランジスタを組合わせ＄１１；
２Ｍ０８）ランジスタのドレイン電位とゲート電位との
相関を、適当に選ぶことにより、第１Ｍ０８）ランジス
タの基板領域の電位を、あらかじめセットできるようＫ
Ｌ、このセットの仕方によって嬉ＩＭＯ８）ランジスタ
のオン抵抗を任意に変化させ得るようＫした新規な回路
およびこの回路の特異な使用方法に関するものである。
２Ｍ０８）ランジスタのドレイン電位とゲート電位との
相関を、適当に選ぶことにより、第１Ｍ０８）ランジス
タの基板領域の電位を、あらかじめセットできるようＫ
Ｌ、このセットの仕方によって嬉ＩＭＯ８）ランジスタ
のオン抵抗を任意に変化させ得るようＫした新規な回路
およびこの回路の特異な使用方法に関するものである。
制御信号によや回路の状態をセットし、メモリーとして
利用できる回路としては、ブリップフロツブ回路が、従
来からよく知られており、真空管回路の時代から今日の
Ｌ８Ｉ回路に至るまで、変電なる脱皮を〈抄返し力から
活用されてきている。
利用できる回路としては、ブリップフロツブ回路が、従
来からよく知られており、真空管回路の時代から今日の
Ｌ８Ｉ回路に至るまで、変電なる脱皮を〈抄返し力から
活用されてきている。
今日使われている通常の７リツププロツプは、５〜６個
のトランジスタあるいは抵抗等で構成されているが、こ
れらを集積して大規模メモリー等を構成しようとした場
合には、より素子数が少ないことが望ましい。単なるメ
モリーとしてであればトランジスタとキャパシタンスと
を１を個ずつ使用したセルを用いることができ、最も単
純な構成であるが、読み出しが破壊的であるという欠点
がある。読み出しが非破壊的に行え、かつ、選択的に書
き込みと読み出しとが可能なセルとして、現在、最１素
子教が少ないのは、トランジスタを３個使用したダイナ
ミックタイプの７リツプ７０ツブ構成である・ 本発明の目的は、これら従来の回路構成に比べて、より
少ない素子数で構成され、制御信号により、任意に回路
の状態を設定出来、かつ、その状態を非破壊的に読み出
すことの出来る回路を提供することであり、さらに１そ
れに適した新らたな使用方法を提供するととくある。
のトランジスタあるいは抵抗等で構成されているが、こ
れらを集積して大規模メモリー等を構成しようとした場
合には、より素子数が少ないことが望ましい。単なるメ
モリーとしてであればトランジスタとキャパシタンスと
を１を個ずつ使用したセルを用いることができ、最も単
純な構成であるが、読み出しが破壊的であるという欠点
がある。読み出しが非破壊的に行え、かつ、選択的に書
き込みと読み出しとが可能なセルとして、現在、最１素
子教が少ないのは、トランジスタを３個使用したダイナ
ミックタイプの７リツプ７０ツブ構成である・ 本発明の目的は、これら従来の回路構成に比べて、より
少ない素子数で構成され、制御信号により、任意に回路
の状態を設定出来、かつ、その状態を非破壊的に読み出
すことの出来る回路を提供することであり、さらに１そ
れに適した新らたな使用方法を提供するととくある。
本発明によるＭＯＳ）ランジスタ回路は、チャネル導伝
聾が相異なる第１Ｍ０８）ランジスタと第２Ｍ０８）ラ
ンジスタとから成シ、第１Ｍ０８トランジスタのＪ［領
域と第２Ｍ０８）ランジスタノソースとを接続し、しか
も、両トランジスタのグーＦを互いに接続して構成され
ている。
聾が相異なる第１Ｍ０８）ランジスタと第２Ｍ０８）ラ
ンジスタとから成シ、第１Ｍ０８トランジスタのＪ［領
域と第２Ｍ０８）ランジスタノソースとを接続し、しか
も、両トランジスタのグーＦを互いに接続して構成され
ている。
本発明の構成によれば、第２Ｍ０８）ランジスタのドレ
イン電位とｙ−Ｆ電位との相関を適当に選ぶこ七で、第
１Ｍ０８）ランジスタの基板領域の電位をあらかじめセ
ットできるようにし、このセットの仕方によって＠ＩＭ
Ｏ８）ランジスタのオン抵抗を任意に変化させることが
可能どなる。
イン電位とｙ−Ｆ電位との相関を適当に選ぶこ七で、第
１Ｍ０８）ランジスタの基板領域の電位をあらかじめセ
ットできるようにし、このセットの仕方によって＠ＩＭ
Ｏ８）ランジスタのオン抵抗を任意に変化させることが
可能どなる。
本発明において、第１Ｍ０８）ランジスタの方をｎチャ
ネル型にするか、あるいは’Ｊ２ＭＯ８）ランジｌスー
タの方を鳳チャネル型にするかは選択の問題であす、い
ずれでも可能である。第ｌＭＯＳトランジ・スｆｔｎチ
ャネル型とし第２Ｍ０８）ランジスタをＰチャネル型と
すれば、ホールを使りて基菓電位ヲセットしエレクトロ
ンを使りてセットした電位に対応した電流を取や出すこ
とになべし、ｆａ１ＭＯ８）ランジスタをＰチャネル型
とし第ｚＭＯ８）ランジスタをｎチャネル型とすればエ
レクトロンを使って基板電位をセットし、ホールを使っ
てセットした電位に対応した電流を取や出すことになる
。
ネル型にするか、あるいは’Ｊ２ＭＯ８）ランジｌスー
タの方を鳳チャネル型にするかは選択の問題であす、い
ずれでも可能である。第ｌＭＯＳトランジ・スｆｔｎチ
ャネル型とし第２Ｍ０８）ランジスタをＰチャネル型と
すれば、ホールを使りて基菓電位ヲセットしエレクトロ
ンを使りてセットした電位に対応した電流を取や出すこ
とになべし、ｆａ１ＭＯ８）ランジスタをＰチャネル型
とし第ｚＭＯ８）ランジスタをｎチャネル型とすればエ
レクトロンを使って基板電位をセットし、ホールを使っ
てセットした電位に対応した電流を取や出すことになる
。
第１図に示したのは、本発明の基本的な回路構成の一例
であり、第１Ｍ０８）ランジスタをｎａｈネル型として
構成したものである。ｎチャネル型ＭＯＳ）ランジスタ
１のゲートはＰチャネル型ＭＯ８）ランジスタ２のゲー
トと接続されており、ノード１３を層成している。ｎチ
ャネル型ＭＯＳ）ランジスタ１の基板領域はＰチャネル
型ＭＯ８）ランジスタ２のソースと接続されており、ノ
ード２１を形成している。ｎチャネル型ＭＯ８）ランジ
スタ１のソース１１とドレイン１２とは入出力端子であ
り、Ｐチャネル型ＭＯ８）ランラスタ２０ドレイン２２
は制御端子である。Ｐチャネル型ＭＯＳトランジスタの
基板領域２４は、この例では接地しであるが、これはフ
ロート状態にしておいてもよい・ 本発明において、ｔＩＳ２ＭＯＳトランジスタの基板領
域を、どういう構成にするかは広い選択の幅があや、特
にそれを限定するものではない。
であり、第１Ｍ０８）ランジスタをｎａｈネル型として
構成したものである。ｎチャネル型ＭＯＳ）ランジスタ
１のゲートはＰチャネル型ＭＯ８）ランジスタ２のゲー
トと接続されており、ノード１３を層成している。ｎチ
ャネル型ＭＯＳ）ランジスタ１の基板領域はＰチャネル
型ＭＯ８）ランジスタ２のソースと接続されており、ノ
ード２１を形成している。ｎチャネル型ＭＯ８）ランジ
スタ１のソース１１とドレイン１２とは入出力端子であ
り、Ｐチャネル型ＭＯ８）ランラスタ２０ドレイン２２
は制御端子である。Ｐチャネル型ＭＯＳトランジスタの
基板領域２４は、この例では接地しであるが、これはフ
ロート状態にしておいてもよい・ 本発明において、ｔＩＳ２ＭＯＳトランジスタの基板領
域を、どういう構成にするかは広い選択の幅があや、特
にそれを限定するものではない。
たとえば、ディジタル的なメモリーのような用途であれ
ば、フロートさせることにより ５０Ｍ及び■すに対応
する読み出し電流の差を大きくとれるし、ＦｔＭＯ８ト
ランジスタのオン抵抗をアナログ的に制御する用途であ
れば、接地することによって制御性を良くするような利
点がある。
ば、フロートさせることにより ５０Ｍ及び■すに対応
する読み出し電流の差を大きくとれるし、ＦｔＭＯ８ト
ランジスタのオン抵抗をアナログ的に制御する用途であ
れば、接地することによって制御性を良くするような利
点がある。
第２図に示したのは、両トランジスタのゲート同志をダ
イオード３を介して接続し、抵抗４と外部直流電［５を
併屓した本発明の他の実施例である。この場合り第２Ｍ
０８）ランジスタのゲート電位が第１ＭＯｓトランジス
タのゲート電位に対して、つねに０．６〜０．７Ｖ梅度
低いために第２Ｍ０８）ランジスタがエンへンスメント
型であり、ｂつ、第１Ｍ０８）ランジスタの基板電位を
セットする際のノード１３とノード２２の電位が同じで
あっても、／−ド２１の電位をノード２２と同じにする
ことができる。
イオード３を介して接続し、抵抗４と外部直流電［５を
併屓した本発明の他の実施例である。この場合り第２Ｍ
０８）ランジスタのゲート電位が第１ＭＯｓトランジス
タのゲート電位に対して、つねに０．６〜０．７Ｖ梅度
低いために第２Ｍ０８）ランジスタがエンへンスメント
型であり、ｂつ、第１Ｍ０８）ランジスタの基板電位を
セットする際のノード１３とノード２２の電位が同じで
あっても、／−ド２１の電位をノード２２と同じにする
ことができる。
本発明による第１の使用方法は、チャネル導伝型が異な
る第１Ｍ０８）ランジスタと第２Ｍ０Ｓトランジスタと
を、第１Ｍ０８）ランジスタの基板領域と第２Ｍ０８）
ランジスタのソースを接続シ、シかも両トランジスタの
互いのゲートを相接続したＭＯＳトランジスタの回路に
関するものである。すなわち、前記ゲート及び第２Ｍ０
８）う１ンジスタのドレインに第１Ｍ０８）ランジスタ
ｄソース電位を基準電位としたとき、第ｚ Ｍ’Ｄ ８
）ランジスタを導通させる極性及び振巾を有する信号
電位を、それぞれ与え、しかる後に１先ず前記ゲージ電
位のみを変化させて第１Ｍ０８）ランジスタのソース電
位を基準電位とした時に、前記・信号電位とは反対の極
性を有して第２Ｍ０８）ランジスタをオフ状態とし、し
かも第１Ｍ０８）ランジスタを導通させる振巾の信号電
位とすることによって、その後、第２Ｍ（’）８）ラン
ジスタのドレイン電位を、Ｉ／’かに変化させたとして
も、当初第２Ｍ０Ｓトランジスタのドレインに与えた（
１電電位により°（，１１Ｍ０８）ランジスタのオン抵
抗を制御することを特徴としている・ 本発明にＬる第２の使用方法は、チャネル導伝型が異々
るｔＪｌＩＭＯｓトランジスタと第２ＩシＯＳシラン１
スタのソースとを接続し、ＬＴｈも両トランジスタの互
いのゲートを相接続したｒシＯ８）ランジスタ回路の使
用方法に関するものである。
る第１Ｍ０８）ランジスタと第２Ｍ０Ｓトランジスタと
を、第１Ｍ０８）ランジスタの基板領域と第２Ｍ０８）
ランジスタのソースを接続シ、シかも両トランジスタの
互いのゲートを相接続したＭＯＳトランジスタの回路に
関するものである。すなわち、前記ゲート及び第２Ｍ０
８）う１ンジスタのドレインに第１Ｍ０８）ランジスタ
ｄソース電位を基準電位としたとき、第ｚ Ｍ’Ｄ ８
）ランジスタを導通させる極性及び振巾を有する信号
電位を、それぞれ与え、しかる後に１先ず前記ゲージ電
位のみを変化させて第１Ｍ０８）ランジスタのソース電
位を基準電位とした時に、前記・信号電位とは反対の極
性を有して第２Ｍ０８）ランジスタをオフ状態とし、し
かも第１Ｍ０８）ランジスタを導通させる振巾の信号電
位とすることによって、その後、第２Ｍ（’）８）ラン
ジスタのドレイン電位を、Ｉ／’かに変化させたとして
も、当初第２Ｍ０Ｓトランジスタのドレインに与えた（
１電電位により°（，１１Ｍ０８）ランジスタのオン抵
抗を制御することを特徴としている・ 本発明にＬる第２の使用方法は、チャネル導伝型が異々
るｔＪｌＩＭＯｓトランジスタと第２ＩシＯＳシラン１
スタのソースとを接続し、ＬＴｈも両トランジスタの互
いのゲートを相接続したｒシＯ８）ランジスタ回路の使
用方法に関するものである。
すなわち、第１Ｍ０８）ランジスタのソース電位を基準
とした時に、第２Ｍ０８）ランジスタを導通させる極性
及び振巾を有する信号電位、前記グートモしくは第２ト
ランジスタのドレイン又ハソれら双方に与え、しかる後
に前記ゲートの１ｇ号電位を変化させて第１Ｍ０８）ラ
ンジ゛スタのソース電位を基準電位としたときにシ記信
号電位とは反対の極性を有して９２Ｍ０８）ランジスタ
をオフ状砂とし、しかも、嬉ＩＭＯ８トランジスタを導
通させる極性及び振巾の所定の電位となすことによって
前記信号電位をゲートもしくは第２ Ｍ ＯＳトランジ
スタのドレインに与えた場合には、＠１Ｍ０８）ランジ
スタのオン抵抗が充分低い状−を保ち、ゲート及び９２
Ｍ０８）ランジスタのドレインに共に与えた場合のみに
ＭＩＭＯ８）ランジスタのオン抵抗を充分高くするよう
にしたことを特徴としている。
とした時に、第２Ｍ０８）ランジスタを導通させる極性
及び振巾を有する信号電位、前記グートモしくは第２ト
ランジスタのドレイン又ハソれら双方に与え、しかる後
に前記ゲートの１ｇ号電位を変化させて第１Ｍ０８）ラ
ンジ゛スタのソース電位を基準電位としたときにシ記信
号電位とは反対の極性を有して９２Ｍ０８）ランジスタ
をオフ状砂とし、しかも、嬉ＩＭＯ８トランジスタを導
通させる極性及び振巾の所定の電位となすことによって
前記信号電位をゲートもしくは第２ Ｍ ＯＳトランジ
スタのドレインに与えた場合には、＠１Ｍ０８）ランジ
スタのオン抵抗が充分低い状−を保ち、ゲート及び９２
Ｍ０８）ランジスタのドレインに共に与えた場合のみに
ＭＩＭＯ８）ランジスタのオン抵抗を充分高くするよう
にしたことを特徴としている。
次に、本発明のＭｌの動作方決について説明する。ここ
でも第１Ｍ０８）ランジスタをｎチャネル、第２Ｍ０８
）ランジスタをＰチャネルと仮定する。先ず、ノード１
１とノード１２’を接地し、第３図に示す様にノード１
３ＫＰチヤネルＭＯ８）ランジスタの両値（ＶＴＰ）よ
りも充分な大きさの負電圧Ｖ （Ｖ＜Ｖｙｐ）を印加
する。次に７−ド２２に所望の負電圧Ｖ ｃｏｎを加え
る。すると第３図に示すごとく、ノード２１は若干遅れ
てＶ ｃｏｎに等しい電圧になる。その後、ノード１３
に正電位Ｖ＋を加える。もし、■＋がｎチャネルトラン
ジスタの閾値Ｖｔｎよシも大吉ければ（Ｖ＋＞Ｖ丁ｎ）
ｎチャネルトランジスタにはチャネルが形成され、これ
の基板はシールドされる。又、この時、Ｐチャネルトラ
ンジスタはオフ状態になるので、第３図に示すごとく、
ノード２１はノード２２の電圧にかかわらずＶｃ伽に保
たれる。
でも第１Ｍ０８）ランジスタをｎチャネル、第２Ｍ０８
）ランジスタをＰチャネルと仮定する。先ず、ノード１
１とノード１２’を接地し、第３図に示す様にノード１
３ＫＰチヤネルＭＯ８）ランジスタの両値（ＶＴＰ）よ
りも充分な大きさの負電圧Ｖ （Ｖ＜Ｖｙｐ）を印加
する。次に７−ド２２に所望の負電圧Ｖ ｃｏｎを加え
る。すると第３図に示すごとく、ノード２１は若干遅れ
てＶ ｃｏｎに等しい電圧になる。その後、ノード１３
に正電位Ｖ＋を加える。もし、■＋がｎチャネルトラン
ジスタの閾値Ｖｔｎよシも大吉ければ（Ｖ＋＞Ｖ丁ｎ）
ｎチャネルトランジスタにはチャネルが形成され、これ
の基板はシールドされる。又、この時、Ｐチャネルトラ
ンジスタはオフ状態になるので、第３図に示すごとく、
ノード２１はノード２２の電圧にかかわらずＶｃ伽に保
たれる。
一方、ｔｌチャネルトランジスタのオン抵抗Ｒｏｎは、
ノード１１と１２の差ＶＤが小さい時には、で表わされ
る。ここでＬ：チャネル長、Ｗ：チャネル巾ＣＧＸ：ゲ
ート容量である。又、ｎチャネルＭＯ８）？”；ジスタ
Ｏ閾値ＶｒｎはＶｃｏｎの関数であり、次の様にあられ
せる。
ノード１１と１２の差ＶＤが小さい時には、で表わされ
る。ここでＬ：チャネル長、Ｗ：チャネル巾ＣＧＸ：ゲ
ート容量である。又、ｎチャネルＭＯ８）？”；ジスタ
Ｏ閾値ＶｒｎはＶｃｏｎの関数であり、次の様にあられ
せる。
Ｖｙｎ −−２ｇ５１ｑ ｃｏｎ＋２呵／Ｃｏｘこ
こで” ＄１’シリコンの誘電率、７８単位電荷、Ｎ！
基板濃度、９１Ｆ１基板０７８ｋｌペルである。
こで” ＄１’シリコンの誘電率、７８単位電荷、Ｎ！
基板濃度、９１Ｆ１基板０７８ｋｌペルである。
従って、ＲＩＯＩＩは、ノード２１の電位Ｖｃｏｎで制
御される丸めに、ノード２２の電位Ｋかかわらず、ノー
ド２１かリークで、その電位を変えるまでは、Ｒｏｎは
Ｖｃｏｎの値でフントロールされるととＫなる。
御される丸めに、ノード２２の電位Ｋかかわらず、ノー
ド２１かリークで、その電位を変えるまでは、Ｒｏｎは
Ｖｃｏｎの値でフントロールされるととＫなる。
次に、本発明の第２の動作方法について説明する。先ず
、ノード１１と１２を接地する。
、ノード１１と１２を接地する。
ノー°ド１３とノード２２に関しては、゛それぞれ接地
されている”いずれか一方が接地され、他方に負電位が
与えられる”、１両方共、負電位が与見られている”と
いう状態とがある。そこで先ずノード１３を接地した場
合を考える１１４図（ａＪＫ示すごと〈ノード１３が接
地され本と、Ｐチャネルトランジスタはオフ状態なので
、ノード２２の電位にかかわらず、ノード２１の電位は
、ノード１３が接地される前に定ってψた状態を保つ、
ｆ知ち、ノーＦ２２ ｔｚ ’１１：、（Ｌ−Ｌ、９’
ｌ ＋・従って、次にノード１３を■＋にすれば、第１
の動作方法で説明し九通９．１１チヤネルトランジスタ
のオン抵抗はノード２１の電位（保持され九電位）Ｋよ
って制御されることになる。一方、第４図（ｂ）ｋ示す
ごとく、ノード１３がＶｔｐよりも、より大吉な負電位
にセット】れた場合（Ｖ□−Ｖ＜Ｖｐ）は、Ｐチャネル
トランジスタがオンするので、ノード２１の電位はノー
ド２２の電位ｆｆｃｏｎ）に従かう。
されている”いずれか一方が接地され、他方に負電位が
与えられる”、１両方共、負電位が与見られている”と
いう状態とがある。そこで先ずノード１３を接地した場
合を考える１１４図（ａＪＫ示すごと〈ノード１３が接
地され本と、Ｐチャネルトランジスタはオフ状態なので
、ノード２２の電位にかかわらず、ノード２１の電位は
、ノード１３が接地される前に定ってψた状態を保つ、
ｆ知ち、ノーＦ２２ ｔｚ ’１１：、（Ｌ−Ｌ、９’
ｌ ＋・従って、次にノード１３を■＋にすれば、第１
の動作方法で説明し九通９．１１チヤネルトランジスタ
のオン抵抗はノード２１の電位（保持され九電位）Ｋよ
って制御されることになる。一方、第４図（ｂ）ｋ示す
ごとく、ノード１３がＶｔｐよりも、より大吉な負電位
にセット】れた場合（Ｖ□−Ｖ＜Ｖｐ）は、Ｐチャネル
トランジスタがオンするので、ノード２１の電位はノー
ド２２の電位ｆｆｃｏｎ）に従かう。
このため次にノード１３をＶ＋にすれば、Ｐチャネルト
ランジスタはオフ状態になり、ノード２１はオフ状態に
なる直前の値ｆｆｃｏｎ）に保たれる。
ランジスタはオフ状態になり、ノード２１はオフ状態に
なる直前の値ｆｆｃｏｎ）に保たれる。
そして、この値によってｎチャネルトランジスタのオン
抵抗が決定される。この様にノード１３の電位をＶ＋に
する前のノード１３とノード２２の電位の与え方の！ｌ
！み合せによって、ｎチャネルトランジスタのオン抵抗
を変化させることができる。
抵抗が決定される。この様にノード１３の電位をＶ＋に
する前のノード１３とノード２２の電位の与え方の！ｌ
！み合せによって、ｎチャネルトランジスタのオン抵抗
を変化させることができる。
以上のように本発明の回路を用φて、本発明の拳作方法
を使用する仁とにより、わずか２ケのＭＯＳ）ランジＸ
りのみで、ＩＩＩＭＯ８）ランジスタのオン抵抗を制御
信号の大きさ、あるいは！１ｍ信号与え方の組み合わせ
によって設定することができる。し必屯、１１１ＭＯ８
）ランジスタのソース・ドレインに電位差を与え、オン
電流として信号を取抄出せば、設定した状態を全く非破
壊で読み出すことができる。
を使用する仁とにより、わずか２ケのＭＯＳ）ランジＸ
りのみで、ＩＩＩＭＯ８）ランジスタのオン抵抗を制御
信号の大きさ、あるいは！１ｍ信号与え方の組み合わせ
によって設定することができる。し必屯、１１１ＭＯ８
）ランジスタのソース・ドレインに電位差を与え、オン
電流として信号を取抄出せば、設定した状態を全く非破
壊で読み出すことができる。
本発明での説明では、説明の便宜上、＠１Ｍ０８）ラン
ジスタをｎチャネル第２Ｍ０８）ランジスタをＰチャネ
ルと仮定し九が、各々の導伝型が逆の場合でも、印加す
る電圧の正負を逆にすれば全く同じであり、これも当然
本発明に含まれる。
ジスタをｎチャネル第２Ｍ０８）ランジスタをＰチャネ
ルと仮定し九が、各々の導伝型が逆の場合でも、印加す
る電圧の正負を逆にすれば全く同じであり、これも当然
本発明に含まれる。
第１図は本発明の回路のｔｓｌの実施例を示している。
第２図は、本発明回路の第２の実施例である。
第３図は本発明の第１の使用方法を説明するた゛めの信
号のタイミングチャートであり、第４図は本発明の第２
の使用方法を説明するための信号のタイミングチャート
である６図中の記号は、それぞれ次のものに対応する。 ｌ・・・・−・・・第１Ｍ０８）ランジスタ、２・・・
・−−−−ＩＩ ２ Ｍ ＯＳトランジスタ、１１・・
・・・・・・・ｌのソース、１２・・・・・・−１のド
レイン、１３−・・・・・・・・共通グー）、２１−・
・・・・・２のソース及び１０基板の節点、２２・−・
・・・・・２のドレイン、２４・・・・・・−２の基板
ｊ １１３・・・・−・・ラード１３の電位変化１２
１−・・−・−ノード２１の電位変化、１２２・・・・
−・・ラード２２の電位変化 漬Ｉ（２） ３ 第 ２図 ノラ 偽 ＝＝ 凹
号のタイミングチャートであり、第４図は本発明の第２
の使用方法を説明するための信号のタイミングチャート
である６図中の記号は、それぞれ次のものに対応する。 ｌ・・・・−・・・第１Ｍ０８）ランジスタ、２・・・
・−−−−ＩＩ ２ Ｍ ＯＳトランジスタ、１１・・
・・・・・・・ｌのソース、１２・・・・・・−１のド
レイン、１３−・・・・・・・・共通グー）、２１−・
・・・・・２のソース及び１０基板の節点、２２・−・
・・・・・２のドレイン、２４・・・・・・−２の基板
ｊ １１３・・・・−・・ラード１３の電位変化１２
１−・・−・−ノード２１の電位変化、１２２・・・・
−・・ラード２２の電位変化 漬Ｉ（２） ３ 第 ２図 ノラ 偽 ＝＝ 凹
Claims (1)
- 【特許請求の範囲】 １、チャネル導伝型が相異なる第１Ｍ０．８）ランジス
タと第２Ｍ０Ｓトランジスタとを、第ｌＭＯＳトランジ
スタの基板領域と＠！ＭＯｆ９）ランジスタのソースと
を接続し、しかも両トランジスタの互いのゲートを相接
続したこと誉特徴とするＭＯＳトランジスタ回路・ １チヤネル導伝型が相異なる嬉ＩＭＯ８）ランジスタと
ＩＨＭＯ８トランジスタとを、第ｌＭｏ５トランジスタ
の基板領域と第２Ｍ０８）ランジスタのソースとを接続
し、しかも両トランジスタの互−ノグージを相接続した
Ｍｏ８）ラングスタ回路の使用方法において、前記ゲー
トおよび８２Ｍ０８）ランジスタのドレイン＆ｃ＠ｔＭ
Ｏ８）ランジスタのソース電位を基準電位としたときに
第２Ｍ０８）ランジスタを導通させる極性および振幅を
有する信号電位をそれだれ与え、しかる後Ｋまず前記ゲ
ート電位のみを変化さぜ第１Ｍ０８）ランジスタのソー
ス電位を基準電位としたときに前記信号電位とは反対の
極性を有して嬉２Ｍ０８）ランジスタをオフ状態とし、
ｌ、＋６一本１１１１−ＭＯ８）ランジスタを導通させ
る振幅の信号電位となすことによって、その後前に第２
Ｍ０８）ランジスタのドレインに与えた電位をい−ｂｈ
Ｋ変化させたとしても、当初Ｊ１１２ＭＯ８）ランジス
タのドレインに与えた信号電位によって第１Ｍ０８）ラ
ンジスタのオン抵抗を制御するようにしたことを特徴と
するＭｏ８）ラレジスタ回路の使用方法。 し、しかも両トランジスタの互φのグー）を相接続した
Ｍｏ８）ランジスタ回路の使用方法において第１Ｍ０８
）ランジスタのソース電位を基準電位としたときに９２
ＭＯ８＞ランジスタを導通させる極性および振幅を有す
る信号電位を、前記ゲ−ト４しくは第２Ｍ０８）ランジ
スタのドレインま九はそれら双方に与え、しかる後に前
記ゲートの信号電位を変化させて第１Ｍ０８）ランジス
タのソース電位を基準電位としたときに前記信号電位と
は反対の極性を有して嬉２ＭＯ８）ランジスタをオフ状
態とし、しかも第１Ｍ０８）ランジスタを導通させる極
性および振幅の所定の電位となすことＫよって、前記信
号電位をゲージもしくは第１Ｍ０８トランジスタのドレ
インに与えた場合にはＩＩＭｘＭＯ８トランジスタのオ
ン抵抗が充分低い状態を保ち、ゲートおよび１１２Ｍ０
８）ランジスタのドレインに共に与えた場合のみに第ｌ
ＭＯＳトランジスタのオン抵抗を充分に高くするようＫ
したことを特徴とするＭＯＳ）ランジスタ回路の使用方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192540A JPS5894191A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓトランジスタ回路及びその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192540A JPS5894191A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓトランジスタ回路及びその使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5894191A true JPS5894191A (ja) | 1983-06-04 |
Family
ID=16292968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192540A Pending JPS5894191A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓトランジスタ回路及びその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5894191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283457A (en) * | 1989-10-02 | 1994-02-01 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998976A (ja) * | 1972-12-29 | 1974-09-19 |
-
1981
- 1981-11-30 JP JP56192540A patent/JPS5894191A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998976A (ja) * | 1972-12-29 | 1974-09-19 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283457A (en) * | 1989-10-02 | 1994-02-01 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| US5399519A (en) * | 1989-10-02 | 1995-03-21 | Texas Instruments Incorporated | Method of manufacturing semiconductor on insulator transistor with complementary transistor coupled to the channel |
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