JPS59917B2 - 記憶読取り電圧回路 - Google Patents

Description

【発明の詳細な説明】 本発明は消去及び再書込み可能なリードオンリーメモリ
、即ちＥＰＲＯＭの技術分野におけるもので、特に、従
来のＭＯＳ集積回路マイクロプロセツサ一等の如く基体
バイアス電圧を使用する回路と同一の回路チツプ上にＥ
ＰＲＯＭを使用することを可能とした記憶読取り電圧回
路に関するものである。

既して、殆んど全てのｎ−チヤンネルＭＯＳ型大規模集
積回路を操作する場合には基体バイアス電圧を使用する
。

最近の動向は、回路チツプにバイアス発生器を組み込み
、バイアス電圧を色々な要因に応じ可変にするというも
のである。この様な要因として挙げられるものは、例え
ば種々のトランジスタのスレツシユホールド電圧、印加
される電源供給電圧ＶＣＣｌ温度、経年変化等がある。
適切に設計された基体バイアス電圧発生器では５Ｖの供
給電圧Ｖｃｃを印加し、−１乃至−７Ｖの範囲の出力電
圧を発生可能である。しかしながら、ＥＰＲＯＭトラン
ジスタでは最良のプログラム性能を得る為には２乃至５
Ｖの範囲のスレツシユホールド電圧を持たねばならない
。

通常のスレツシユホールド電圧１．５乃至２．５Ｖを有
するＥＰＲＯＭトランジスタに基体バイアス電圧を与え
ると、そのスレツシユホールド電圧は約７Ｖに迄上昇す
る。しかし、その上昇度は勿論基体物質の抵抗値及び基
体バイアス電圧の値に依存する。従つて、５Ｖの供給電
圧Ｃｃでは５Ｖより大きなスレツシユホールド電圧を有
するトランジスタをオンすることは不可能である。更に
、仮に基体バイアス電圧がかけられているＥＰＲＯＭト
ランジスタの全スレツシユホールド電圧が供給電圧レベ
ルの５Ｖより小さい、例えば４Ｖであつたとした場合、
そのトランジスタはオンされるがこの場合には数時間又
は数日と言う様な長時間を必要とする可能性がある。上
述の如き困難性がある為に、従来、単一チツプマイクロ
プロセツサ一等の回路設計をする場合に、ＥＰＲＯＭを
回路チツプ上に組み込んで基体バイアス技術の全ての効
果を断念するか、又は基体バイアス技術を使用してＥＰ
ＲＯＭ以外の記憶素子を組み込むか、の就れか一方を選
択せねばならなかつた。

本発明の目的とする拠は上述の如き従来技術の問題点を
解決することであり、基体バイアス電圧の変化から影響
を受けずにＥＰＲＯＭトランジスタの適切な読取り電圧
を発生可能な記憶読取り電圧回路を提供することである
。

本発明の回路には基準電圧発生器が設けられており、該
基準電圧発生器は同一チツプ土に設けられ、同一の基体
バイアス電圧、温度、経年変化、その他記憶用トランジ
スタに影響を与えるいかなる要因も受ける如くされ、内
容が記憶されていないＥＰＲＯＭ制御トランジスタのス
レツシユホールド電圧を常時測定する。この基準電圧発
生器からの出力電圧はＥＰＲＯＭトランジスタのスレツ
シユホールド電圧と同じであり、この出力電圧は高電圧
発生器に印加される。そこにおいて基準電圧に所定レベ
ルの電圧を付加して電圧を増加させ所望のアクセス時間
を得ることを可能としている。以下、本発明の具体的実
施の態様に付き図面を参考に説明する。

第１図は回路図で、ＥＰＲＯＭのマトリツクス１０の１
部とマトリツクス１０に接続されたＸ列選択回路１２及
びＹ列選択回路１４を示している。Ｘ列選択回路１２は
通常のデコーダ回路で良く、動作されると１６，１８，
２０の如きＥＰＲＯＭのゲート導線に接続された横方向
導線の一つを選択し、かつ選択された特定のＸ列線に接
続された全てのメモリセルにＥＰＲＯＭ読取り電圧を供
給する。同様に、Ｙ列選択回路１４は適当なＹ列デコー
ダから入力信号を受けて２２，２４，２６，２８等で示
した複数個の縦列線の１つを選択してプリチヤージする
。従つて、選択されたＸ列線とＹ列線との交点にあるメ
モリセルは読取り信号によつてチエツクされ、その結果
オンかオフかの２進状態を表わすセルの導通か遮断かの
状態を増幅器３０の如き出力バツフアアンプで検出する
。集積回路チツプ上に構成されをＥＰＲＯＭのメモリセ
ルは通常二重ゲートトランジスタで形成され、例えばＹ
列線２２とＸ列線１６の交点にあるトランジスタ３８が
その１例である。

二重ゲートトランジスタは基本的にはシリコンゲートＭ
ＯＳトランジスタで、ｎ−チヤンネルと制御ゲートとの
間にそれらから絶縁されて設けられたフローテイングゲ
ートを有する。この中間のフローテイングゲートは電子
電荷を保持しない限りトランジスタの導通状態に関し何
等影響を与えるものではない。従つて、ＥＰＲＯＭトラ
ンジスタに内容を記憶するには、通常の操作電圧より大
きな電圧をゲートとドレインに印加してフローテイング
ゲートに小量の電子電荷を吸収保持させる。この様にフ
ローテイングゲートに電荷を与えることにより制御ゲー
トトランジスタの導通スレツシユホールドは吸収した電
荷量に応じ低い場合には約２から１０ノのレベル又はそ
れ以上に上昇する。

従つて、複数個のチヤージされた又はチヤージされてい
ない二重ゲートトランジスタを有するＥＰＲＯＭマトリ
ツクスにチヤージされていない、即ち内容が記憶されて
いないトランジスタのスレツシユホールド電圧以上でチ
ヤージされた、即ち内容が記憶されたトランジスタのス
レツシユホールド電圧より小さなレベルの読取り電圧を
印加して記憶内容を読取ることが可能である。前述した
如く、従来はここに記載する二重ゲートトランジスタの
マトリツクスの如きＥＰＲＯＭを負の基体バイアス電圧
が印加される同一の回路チツプ上に組み込むことは不可
能であつた。

何故ならば、この様なバイアス電圧はその電圧レベルに
応じＥＰＲＯＭトランジスタのスレツシユホールド電圧
をかなり増加させるからである。第１図に示した回路に
は基準電圧発生器４０が設けられている。この基準電圧
発生器４０は同一基体上に設けられ同一の基体バイアス
電圧が印加され、しかも内容が記憶されていないテスト
用ＥＰＲＯＭトランジスタのスレツシユホールド電圧を
測定する。而して、基準電圧発生器４０は内容が記憶さ
れていないＥＰＲＯＭトランジスタのスレツシユホール
ド電圧に等しい直流出力基準電圧を発生する。又、内容
が記憶されていない他の全ての同一チツプ上のＥＰＲＯ
Ｍトランジスタは同一の基体バイアス電圧の影響を受け
る。高電圧発生器４２は前記基準電圧を受け、例えば２
．５Ｖの様に所定量だけ電圧レベルを土げてメモリのア
クセス時間を約２００ナノ秒程度として高速化を図つて
いる。高電圧発生器４２の出力側の導線４４は複数個の
ゲートトランジスタ、４６，４８，５０等、の夫々のド
レイン電極に接続されている。一方これらゲートトラン
ジスタの夫々のゲートは低デプリシヨン型トランジスタ
を介してマトリツクス１０の横方向Ｘ列線に接続されて
いる。更に、これらゲートトランジスタの夫々のソース
電極はそれと関連した列にあるＥＰＲＯＭトランジスタ
の制御ゲートに直接に接続されている。尚、前記トラン
ジスタ４６，４８，５０の制御ゲートはＸ列選択回路１
２の出力側に設けられた夫々のＸ列線に接続されている
。第２図は第１図に示した基準電圧発生器４０及び高電
圧発生器４２の詳細を図示した回路図である。第２図に
は種々の記号を付したトランジスタやインバータ回路が
含まれている。これらの記号の意味を説明する為に記号
とそれに対応する回路構成を第３図に示してある。第３
Ａ図乃至第３Ｄ図は第２図に示した種々のインバータ回
路を例示するものである。

第３Ａ図の記号は小さな三角形印を付したインバータを
示してあり、その記号の下に示す対応の回路構成におい
ては、供給電圧Ｃｃと出力端子間に接続きれて低デプリ
シヨン負荷トランジスタ５２が設けられている。トラン
ジスタ５２のゲ゛一トは出力端子及びトランジスタ５３
のドレインに接続されており、一方トランジスタ５３の
ソースは接地電位に接続されそのゲートは回路の入力端
を提供している。第３Ｂ図は第３Ａ図と殆んど同じであ
るが、角形印が黒く塗りつぶされている。

この黒三角形印は高デプリシヨン負荷を意味しており、
従つてデプリシヨン型トランジスタ５４は常時オンして
おり、供給電圧Ｖｃｃと出力電子間に電圧降下が無いこ
とを示している。第３Ｃ図はインバータ内に英文字「Ｅ
」を付したものを示しており、これは供給電圧Ｖｃｃと
出力端子間にエンハンスメント型トランジスタ５６を接
続し、そのゲートを供給電圧Ｖｃｃに接続した構成を表
わす。従つて、トランジスタ５６は常にオンしているが
、供給電圧Ｖｃｃと出力端子間には１個分のスレツシユ
ホールド電圧降下が存在する。第３Ｄ図は図示の回路構
成を有するゲートを表わする記号を示しており、その高
又は低出力は入力Ａ，ｂによつて決定される。尚、第３
Ｄ図のトランジスタ５８は英文字「Ｅ」を表示してエン
ハンスメント型としても良いし、中空三角形を表示して
低デプリシヨン負荷トランジスタとしても良いし、又黒
三角形を表示して高デプリシヨン型トランジスタとして
も良い。第２図において、点線４０内の基準電圧発生器
は１個以上のチヤージされていない、即ち内容が記憶さ
れていない、ＥＰＲＯＭトランジスタ６０，６２を有し
、夫等は交点６４と接地電位間に接続して設けてある。
基準電圧制御トランジスタ８８は供給電圧Ｖｃｃよりか
なり高いゲート電圧を必要とするので、電圧増加回路が
設けられている。通常５の供給電圧Ｖｃｃを端子６６に
印加すると、直列接続したトランジスタ６８，７０，７
２から構成される電圧増加回路により約７，５Ｖの電圧
に増加される。トランジスタ６８のゲートとドレインと
を接続し、そのソースはトランジスタ７０のゲート及び
ドレインに接続してある。トランジスタ７０のゲートは
コンデンサを介しコンピユータ２相クロツク回路の１相
に接続させる。トランジスタ７０のソースはトランジス
タ７２のゲート及びドレインに接続し、そのゲートはコ
ンデンサを介し前記２相クロツク回路の他の相に接続し
ている。クロツタの２相による電圧増加作用により供給
電圧Ｖｃｃより高い高周波の交流半波信号を発生する。
そしてこの半波信号は接地電位トランジスタ７２のソー
スとの間に接続されたコンデンサ７４により整流される
。従つて、トランジスタ７２のソースに現われる電圧は
供給電圧Ｖｃｃよりかなり高い直流電圧となり、通常は
約７．５Ｖである。始動時に回路に迅速に電力を供給す
る為に、基準電圧発生器に供給電圧Ｖｃｃ端子と導線７
８との間に接続したトランジスタ７６を有する始動回路
を設けると良い。

トランジスタ７６のゲートはインバータ８０の出力端に
接続されており、インバータ８０の入力端は交点６４に
接続されている。従つて、交点６４の電圧がゼロ電位レ
ベルにあると、インバータ８０はトランジスタ７６のゲ
ートに正信号を印加し、その結果供給電圧Ｖｃｃは最初
に導線７８に供給される。その後、交点６４の電圧が上
昇すると、インバータ８０はトランジスタ７６をオフさ
せる。電圧増加回路中のトランジスタ７２のソースから
導線８２を通し増加された電圧が導線８２と７８間に接
続された高デプリシヨン負荷トランジスタ８４に印加さ
れる。

トランジスタ８４のゲ゛ートは導線７８に接続されてい
るので、トランジスタ８４は導線７８の電圧レベルに応
じて変化する抵抗として機能する。導線７８はエンハン
スメント型トランジスタ８６を介して交点６４に接続さ
れており、トランジスタ８６のゲートは導線７８に接続
されている。故に、トランジスタ８６は常にオン状態に
あり、そのスレツシユホールド電圧に相当する小さな電
圧降下を導入している。交点６４と接地電位間の電圧は
ＥＰＲＯＭトランジスタ６０又は６２のスレツシユホー
ルド電圧によつて決定される。従つて、高電圧用導線８
２と接地電位間に分圧器が構成され、その構成要素はト
ランジスタ８４の直列抵抗、エンハンスメント型トラン
ジスタ８６のスレツシユホールド、及びＥＰＲＯＭトラ
ンジスタ６０又は６２のスレツシユホールドである。

故に、交点６４は内容が記憶されていないＥＰＲＯＭト
ランジスタのスレツシユホールドと常に同じ電圧レベル
にあることになる。導線７８はＥＰＲＯＭトランジスタ
のスレツシユホールドにエンハンスメント型トランジス
タ８６のスレツシユホールドを付加した電圧レベルにあ
る。エンハンスメントトランジスタ８８のゲートは導線
７８に接続されており、そのソースは供給電圧Ｖｃｃ端
子６６に接続されている。トランジスタ８８のドレイン
に現われる電圧はそのゲートに印加された電圧からトラ
ンジスタ８８のスレツシユホールド電圧を差し引いた値
である。導線７８はＥＰＲＯＭトランジスタ６０又は６
２のスレツシユホールド電圧にトランジスタ８６のスレ
ツシユホールド電圧を加えた電圧状態にあるので、トラ
ンジスタ８８の出力側における電圧は導線７８上の電圧
より１個のスレツシユホールド電圧分を差引いた値か、
又は内容が記憶されていないＥＰＲＯＭトランジスタ６
０又は６２のスレツシユホールド電圧と全く同じ値であ
るかの就れかである。

図示した基準電圧発生器４０には、更に、交点６４と接
地電位間にＥＰＲＯＭトランジスタ６０，６２と並列に
接続され、互に直列接続された一対のトランジスタ９０
，９２が設けられている。

これらのトランジスタはＥＰＲＯＭトランジスタ６０，
６２と同様に二重ゲートトランジスタであるが、各トラ
ンジスタにおける２つのゲートは短絡されている。従つ
て、各トランジスタのスレツシユホールド電圧はフロー
テイングゲートを有するＥＰＲＯＭトランジスタ６０，
６２のスレツシユホールド電圧の約半分である。直列接
続してトランジスタ９０及び９２を設ける目的は、若し
何等かの理由によりＥＰＲＯＭトランジスタ６０，６２
の両方がチヤージされて交点６４に適切なＥＰＲＯＭの
スレツシユホールド電圧を確立できなくなつた場合に、
交点６４に所望値と実質的に同一の電圧レベルを供給す
るということである。従つて、トランジスタ９０，９２
は本回路の操作上必要なものではないが、操作の確実性
を期す為に所望により設けられるものである。上述した
如く、基準電圧発生器４０からの出力は内容が記憶され
ていないＥＰＲＯＭトランジスタのスレツシユホールド
電圧と全く同じレベルの電圧である。

もし、このレベルの電圧を第１図に示したマトリツクス
１０内のＥＰＲＯＭトランジスタに印加した場合には、
内容が記憶されていないメモリ用トランジスタは出力を
出すであろうが、メモリのアクセス時間は数時間を要す
る。従つて、アクセス時間を実際的な値とする為に、読
取り用、即ちＥＰＲＯＭトランジスタのゲート電圧を内
容が記憶されていないＥＰＲＯＭトランジスタのスレツ
シユホールド電圧レベル以上に上げる必要がある。しか
し、この場合に、もし読取り用電圧が不必要に高いと、
内容が記憶されているＥＰＲＯＭトランジスタから誤つ
て出力が発生される可能性があり、又、この様な誤動作
を避ける為に読取り用電圧を十分に下げたとしても、メ
モリマトリツクスを読取るのに必要な電圧よりも高い電
圧で行なうということはそのうち記憶内容を破壊する危
険性がある。従つて、内容が記憶されていないＥＰＲＯ
Ｍトランジスタのスレツシユホールド電圧より大きなレ
ベルの所定の電圧を正確に発生することが必要になる。
この様に読取り用電圧を大きくすることによりメモリの
アクセス時間を短縮できるわけであるが、２００ナノ秒
のアタセス時間とするには、ＥＰＲＯＭのスレツシユホ
ールド電圧に２．５Ｖ付加した値を読取り用電圧として
使用せねばならないことが判明した。もし、より長時間
のアクセス時間としたい場合には、上記の付加電圧を小
さくすれは良い。基準電圧発生器４０で発生されたＥＰ
ＲＯＭトランジスタスレツシユホールド基準電圧は高電
圧発生器４２に印加される。

高電圧発生器４２にはゲートトランジスタ９６が設けら
れており、そのドレインは出力導線４４に接続されてい
る。出力導線４４は第１図に関し説明したトランジスタ
４６の如きＸ列選択ゲートトランジスタの全てのソース
に接続されている。トランジスタ９６のドレインはゲー
トトランジスタ９８を介して接地電位に接続されており
、一方トランジスタ９８の制御ゲートは連動するコンピ
ユータ回路からの低値レベルにて作動状態とさせる読取
りモード信号が印加される入力端子１００に接続されて
いる。従つて、接地電位にて読取りモードとする読取り
モード信号が入力端子１００に印加される迄、トランジ
スタ９８はオン状態にあつて導線４４を接地電位とし、
読取りモード信号が印加されると、トランジスタ９８は
オフされて導線４４を接地電位から遮断する。第２図に
示した高電圧発生器４２の回路動作を理解する一助とし
て第４図に典型的な電圧の時間的変化曲線を示してあり
、第４図の各曲線に付した英文字は第２図に額当する英
文字で示した各部に対応する。

第４図の曲線Ａは第２図の端子１００に印加される接地
電位にて読取りモードとする読取りモード信号を表わし
ている。この読取りモード信号はトランジスタ９８のゲ
ートに印加され、トランジスタ９８をオフする。又、こ
の読取リモート信号はＮＯＲゲート１０２の入力端の１
つにも印加される。このＮＯＲゲート１０２は接地電位
になる読取りモード信号が印加される迄は低出力を出し
ており、この低出力はトランジスタ１０４を介してトラ
ンジスタ９６のゲートに印加されている。トランジスタ
１０４のゲートは供給電圧Ｖｃｃに直接接続されている
ので、高電圧が印加されてトランジスタ９６を完全にオ
ン状態としている。端子１００に印加される読取りモー
ド信号は遅延回路にも接続されている。

遅延回路は、高デプリシヨンインバータ１０６とそれに
直列接続されたＲＣ回路とを有し、そのＲＣ回路はゲー
トと入力側ソースとが接続され抵抗として機能するトラ
ンジスタ１０８及び一端を接地されたコンデンサ１１０
より構成されている。このＲＣ回路からの出力は第４図
の曲線Ｂで示されており、その出力は通常低値状態にあ
るが接地電位となる読取り信号が端子１００に印加され
た後約２５０ナノ秒経過すると高値状態となる。又、遅
延回路はエンハンスメント型のインバータ１１２を有し
、このインバータ１１２の出力電圧レベルは第４図曲線
Ｂで表わされる如くトランジスタ１０８の信号出力によ
つて制御される。従つて、インバータ１１２の出力も第
４図の曲線Ｂによつて表わされ、この出力信号はＮＯＲ
ゲート１０２の第２の入力端子に印加されてその出力側
に第４図の曲線Ｃで表示された信号を発生する。而して
、高電圧発生器４２のトランジスタ９６は曲線Ｃに表わ
される如く約２５０ナノ秒の期間だけオンされる。イン
バータ１１２の出力は低負荷デプリシヨン型インバータ
１１４の入力側に印加される。

又、インバータ１１４へは端子１００から第２の入力が
印加される。インバータ１１４への入力信号Ｂが高値状
態にあると、その出力は接地電位とされ、一方、入力信
号が低値状態になると、インバータ１１４は動作されて
端子１００からの信号Ａを受ける。その結果、第４図の
曲線Ｄで示した信号が構成され、この信号はインバータ
１１６の入力側に印加される。インバータ１１６はイン
バータ１１８及びトランジスタ１２０を有する回路によ
つて分岐されており、トランジスタ１２０のゲートは供
給電圧Ｖｃｃに接続されている。従つて、トランジスタ
１２０のドレイン出力は全供給電圧Ｖｃｃでインバータ
１１６を制御し、インバータ１１６は第４図の曲線Ｅで
表わした出力信号を構成する。インバータ１１６からの
出力信号はコンデンサ１２２の一端に印加され、一方、
コンデンサ１２２の他端は導線４４及びゲートトランジ
スタ９６のドレインに接続されている。

前述した如く、端子１００に読取りモード信号を印加す
るとトランジスタ９６はオンされ、トランジスタ９８は
オフされる。而して、約２５０ナノ秒後にトランジスタ
９６はオフされるがトランジスタ９８はオフのままであ
る。第４図の曲線Ｆで示す如く、トランジスタ９６がオ
フされる瞬間にインバータ１１６の出力信号はコンデン
サ１２２に印加される。その結果、導線４４土の電圧は
、コンデンサ１２２の容量とＥＰＲＯＭマトリツクス１
０の選択されたＸ列線の全回路容量１２４との比に応じ
た値だけ上昇する。好適実施例としては、トランジスタ
９６のドレイン端子におけるＥＰＲＯＭトランジスタの
スレツシユホールド電圧を供給電圧Ｖｃｃの半分の値だ
け上昇させることが好ましい。コンデンサ１２２を慎重
に選択し、その容量がＸ列線の全回路容量１２４と等し
くなる様にする。回路中の点Ｆに現われる信号は第４図
の曲線Ｆで示してあり、その曲線の第１の段部はＥＰＲ
ＯＭトランジスタのスレツシユホールド電圧を示し、第
２の丸くなつた段部は供給電圧Ｖｃｃの半分の値を示す
。明らかに、端子１００での読取り信号が終了すると曲
線Ｆの電圧は低値レベルに復帰し、トランジスタ９８を
オンさせる。導線４４に印加されているＥＰＲＯＭのゲ
ート、即ち読取り電圧はゲートトランジスタ４６を介し
て選択されたＥＰＲＯＭトランジスタの制御ゲートへ付
与される。

Ｘ列選択回路１２がＸＯ線１６を選択したとすると、５
Ｖの供給電圧Ｖｃｃが回路１２（第４図の曲線Ｇ）から
低デプリシヨン型トランジスタ１２６を介してトランジ
スタ４６のゲ゛一トに印加される。トランジスタ１２６
のゲ゛ートは供給電圧Ｖｃｃに接続されており、トラン
ジスタ４６のゲートは全供給電圧Ｖｃｃを受ける。高電
圧発生器４２がその後導線４４に出力を与えると、この
増加された出力電圧の１部は、第２図に回路間の寄生容
量を意味するものとして点線で示したコンデンサ１２８
から明らかな如く、寄生コンデンサを介してトランジス
タ４６のゲートに接続されている。この為に、トランジ
スタ４６のゲート電圧は、第４図の曲線Ｈで示した如く
、その通常の供給電圧Ｖｃｃレベルより付加分だけ高く
なる。この付加分は容量１２８と、容量１２８とトラン
ジスタ４６のゲート及び接地間の容量１３０との合成容
量に対する比に比例する。トランジスタ４６は高ゲート
電圧が印加されて完全にオンされ、第４図の曲線Ｊで示
す如く、Ｘ列線１６に接地されたＥＰＲＯＭトランジス
タのゲートに必要とされる高読取り電圧を供給する。

【図面の簡単な説明】

図面は本発明の具体的実施の１例を示すもので、第１図
は本発明の基準電圧発生器と高電圧発生器とを典型的な
ＥＰＲＯＭマトリツクスの一部に接続した状態を示す回
路図、第２図は第１図にプロツクとして示した基準電圧
発生器及び高電圧発生器の回路図、第３Ａ図乃至第３Ｄ
図は第２図の回路中に使用した種々の記号及びそれに該
当する回路の説明図、第４図は第２図の回路中の各点に
おける電圧の経時的変化状態を示す説明図、である。

Claims (1)

1. 【特許請求の範囲】 １ 基体バイアス電圧用の回路と共に設けられメモリ内
   の二重ゲートＥＰＲＯＭトランジスタに読取り電圧を供
   給する読取り電圧回路において、基準電圧発生器を設け
   て該基準電圧発生器内に配設され基体バイアス電圧を印
   加された内容が記憶されていないＥＰＲＯＭトランジス
   タのスレッシュホールド電圧を測定して該スレッシュホ
   ールド電圧に等しい出力基準電圧を発生せしめ、又前記
   基準電圧発生器に接続して高電圧発生器を設けて前記出
   力基準電圧に応答して前記スレッシュホールド電圧に所
   定の負荷電圧を加えた値に等しい出力信号を発生せしめ
   、更に前記高電圧発生器の出力側と複数個のＥＰＲＯＭ
   トランジスタの各ゲートとの間にゲートトランジスタを
   設けて該ゲートトランジスタのゲート電極を前記メモリ
   に接続したＸ列選択回路の出力側に接続した読取り電圧
   回路。 ２ 前記高電圧発生器によつて発生される全出力電圧が
   、内容が記憶されていないＥＰＲＯＭトランジスタのス
   レッシュホールド電圧より大きく、しかも内容が記憶さ
   れているＥＰＲＯＭトランジスタのスレッシュホールド
   電圧よりも小さい上記第１項記載の回路。 ３ 前記高電圧発生器は外部から印加される第１パルス
   期間の読取りパルスに応答し、且つ前記読取りパルスを
   受け取つて前記基準電圧発生回路から受け取つた前記出
   力基準電圧を前記第１パルス期間より短い第２パルス期
   間の基準電圧パルスへ変換させる遅延回路を有している
   上記第２項記載の回路。 ４ 前記高電圧発生器がその出力導線と前記遅延回路の
   出力側との間に接続されたコンデンサを有し、該コンデ
   ンサは前記第２期間を有する基準電圧パルスによつて第
   １レベルに荷電され、前記第２パルス期間の基準電圧パ
   ルス終了と共に前記遅延回路が前記コンデンサに付加的
   電荷を供給する上記第３項記載の回路。 ５ 前記付加的電荷は、供給電圧Ｖｃｃと、前記コンデ
   ンサの容量と前記高電圧発生器の出力導線の回路容量と
   の比、との積に比例する上記第４項記載の回路。 ６ 前記基準電圧発生器が内容が記憶されていない少な
   くとも１個の二重ゲートＥＰＲＯＭトランジスタを有す
   る上記第２項記載の回路。 ７ 前記基準電圧発生器が前記二重ゲートＥＰＲＯＭト
   ランジスタと並列接続した少なくとも２個の直列に接続
   された内容が記憶されることのない二重ゲートトランジ
   スタを有し、該直列接続され内容が記憶されることのな
   い二重ゲートトランジスタは前記ＥＰＯＲＭトランジス
   タと実質的に同じくスレッシュホールド電圧を提供する
   上記第６項記載の回路。 ８ 前記基準電圧発生器からの出力基準電圧は供給電圧
   Ｖｃｃと基準電圧発生器の出力導線との間に接続した制
   御トランジスタによつて制御し、該制御トランジスタの
   電圧制御電極は前記ＥＰＲＯＭトランジスタに接続し、
   前記ＥＰＯＲＭトランジスタのスレッシュホールド電圧
   に応答して前記基準電圧発生器の出力レベルを電圧制御
   電極の電圧から前記制御トランジスタのスレッシュホー
   ルド電圧を差引いたレベルに制御する上記第６項記載の
   回路。 ９ 前記ＥＰＲＯＭトランジスタに直列して前記制御ト
   ランジスタのスレッシュホールド電圧と同じスレッシュ
   ホールド電圧を有する第１トランジスタを接続して、測
   定したＥＰＲＯＭトランジスタのスレッシュホールド電
   圧を前記制御トランジスタのスレッシュホールド電圧降
   下分だけ増加せしめ、その際前記制御トランジスタが前
   記ＥＰＲＯＭトランジスタのスレッシュホールド電圧に
   等しい出力電圧を発生する上記第８項記載の回路。 １０ 前記基準電圧発生器は電圧が供給電圧Ｖｃｃレベ
   ル以上に増加させる電圧増加手段を有し、かく増加され
   たレベルの電圧は前記第１トランジスタ及びＥＰＲＯＭ
   トランジスタによつて前記制御トンジスタの制御電極に
   印加される上記第９項記載の回路。 １１ 前記基準電圧発生器は、前記電圧増加手段の低出
   力に応答して供給電圧Ｖｃｃを直接に前記制御トランジ
   スタの制御電極に印加する始動回路を有する上記第１０
   項記載の回路。 １２ 前記ゲートトランジスタの制御ゲートはゲートが
   供給電圧Ｖｃｃに接続されているトランジスタを介して
   前記Ｘ列選択回路に接続されている上記第６項記載の回
   路。 １３ 前記ゲートトランジスタの制御ゲート上の電圧レ
   ベルは前記高電圧発生器の出力レベル及び前記ゲートト
   ランジスタのソース・ゲート間容量に比例した量だけ供
   給電圧Ｖｃｃレベルより増加され、又前記ソース・ゲー
   ト間容量とゲート・接地間容量との和に反比例する上記
   第１２項記載の回路。