JPH0519240B2

JPH0519240B2 -

Info

Publication number: JPH0519240B2
Application number: JP6139383A
Authority: JP
Inventors: Hiroshi Iwahashi; Masamichi Asano; Eishin Minagawa
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1983-04-07
Filing date: 1983-04-07
Publication date: 1993-03-16
Also published as: JPS59186197A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は不揮発性メモリ素子をメモリセルと
して用いた不揮発性半導体記憶装置に関する。〔発明の技術的背景〕不揮発性半導体記憶装置、特に浮遊ゲート構造
を有する二重ゲート型の不揮発性メモリ素子をメ
モリセルとして用いるものは、データの再書込み
が可能であるために、マイクロコンピユータシス
テムを始めとする種々のシステムに利用されてい
る。上記二重ゲート型の不揮発性メモリ素子はよ
く知られているように、浮遊ゲートとその上に設
けられる制御ゲートとの２つのゲート構造を有す
る。そして浮遊ゲートに電子が注入されている状
態であればそのしきい値電圧が高くなつているた
めに、制御ゲートに高レベル信号たとえば5Vを
印加してもそのメモリ素子は導通しない。一方、
浮遊ゲートに電子が注入されていず元の中性状態
のままである場合、そのしきい値電圧は元の低い
ままであり、このときに制御ゲートに高レベル信
号を印加すればそのメモリ素子は導通する。この
ように制御ゲートに高レベル信号を印加したとき
のメモリ素子の導通、非導通状態をデータの
“１”レベル、“０”レベルに対応させることによ
つてデータの記憶がなされる。また、浮遊ゲート
に電子を注入するには、制御ゲートとドレインの
両方に高電位たとえば5Vよりも十分に高い20な
いし25Vを印加する。するとドレイン近傍のチヤ
ネル領域で生じるインパクトアイオニゼーシヨン
（Impact Ionization）により発生した電子・正孔
対のうちの電子が浮遊ゲート中に注入される。そ
して、いつたん浮遊ゲートに注入された電子は消
去されない限り浮遊ゲートに残つているため、記
憶データは不揮発的に保持される。第１図は上記不揮発性メモリ素子をメモリセル
として用いた従来の半導体記憶装置の回路構成図
である。この装置では、メモリセルにおけるデー
タ書込み量を少なくしかつ読出し速度を高めるた
めに、センスアンプとして差動型のものが用いら
れている。図において、R₁〜Rmは図示しない行
デコーダの出力が与えられる行線、C₁〜Cnは図
示しない列デコーダの出力が与えられる列選択線
であり、この各列選択線C₁〜Cnによつてｎ個の
各列線選択用のMOSトランジスタG₁〜Gnが駆動
される。上記列線選択用のMOSトランジスタG₁
〜Gnの各一端は回路点Aaに共通接続され、各他
端は上記行線R₁〜Rmと交差するように設けられ
ているｎ本の各列線COL₁〜COLnに接続される。
上記行線R₁〜Rmと列線COL₁〜COLnとの交差点
位置には、浮遊ゲートおよび制御ゲートを有する
二重ゲート型のMOSトランジスタからなるメモ
リセルM₁₁〜Mmnが設けられる。そしてこれら
メモリセルM₁₁〜Mmnの制御ゲートは対応する
行線Ri（１≦ｉ≦ｍ）に、ドレインは対応する列
線COLj（１≦ｊ≦ｎ）にそれぞれ接続され、さら
にすべてのソースは接地電位Vs（0V）印加点に
接続される。上記回路点Aaには、しきい値電圧が略0Vに設
計されているMOSトランジスタ（以後真性型と
称す）１ａ〜５ａからなる負荷回路LOaが設けら
れる。この負荷回路LOaでは、ゲートがともに
Vc（電源電位）印加点に接続され、Vc印加点と
Vs印加点との間に直列挿入されたMOSトランジ
スタ４ａ，５ａによつてVcよりも低い電位を作
り、ソースが回路点Aaに接続されているMOSト
ランジスタ１ａのゲートにこの電位を与えること
によつて回路点Aaの電位がVcよりも低くなるよ
うに設定している。さらに負荷回路LOaでは、上
記MOSトランジスタ４ａ，５ａによつて作られ
る電位をMOSトランジスタ２ａのゲートにも与
えることにより、MOSトランジスタ３ａにより
Vcに設定される回路点Baを上記回路点Aaと分
離するようにしている。上記２つの回路点Aaと
Baとを分離するのは、データ読出し時にメモリ
セルM₁₁〜Mmnのドレイン電位（回路点Aaの電
位に対応）が高いと、長時間の使用により中性状
態であつた浮遊ゲートに電子が順次注入されてデ
ータの反転が起こる恐れがあるからである。した
がつて回路点AaはVc以下に保ち、回路点Baは
MOSトランジスタ２ａで回路点Aaと分離し、回
路点Aaの信号の振幅を回路点BaでVcまで増幅
している。 MOSトランジスタ６ａ，６ｂ，９，１０ａ〜
１２ａ，１０ｂ〜１２ｂ，１３およびデイプレツ
シヨン型のMOSトランジスタ７ａ，７ｂ，８か
ら構成されるセンスアンプSAは、信号CE，
によるチツプセレクト機能を有するよく知られて
いる差動型のものであり、比較検出すべき信号電
位として上記回路点Baの電位が入力段のMOSト
ランジスタ６ａのゲートに与えられる。また、第１図において破線で囲まれた部分は、
前記センスアンプSAに与えるべき比較電位を発
生する比較電位発生回路１４である。この回路１
４では、前記回路点Baの信号電位を検出するた
めにこの回路点Baに対応した回路点Bbの電位
が、前記メモリセルM₁₁〜Mmnから“１”レベ
ル、“０”レベルのデータがそれぞれ読出される
ときの回路点Baの信号振幅の中間電位に設定さ
れる。このような電位を発生するため、この比較
電位発生回路１４は、ドレインが前記回路点Aa
に対応した回路点Abに接続されかつゲートがVc
印加点に接続され、前記列線選択用のMOSトラ
ンジスタG₁〜Gnそれぞれと等価なMOSトランジ
スタGb、このMOSトランジスタGbのソースと
Vs印加点との間に挿入される前記メモリセル
M₁₁〜Mmnそれぞれと等価でかつ浮遊ゲートが
中性状態に設定された二重ゲート型のMOSトラ
ンジスタMb、このMOSトランジスタMbの制御
ゲートにVcよりも低いバイアスを与えるための、
Vc印加点とVs印加点との間に直列接続された２
個のデイプレツシヨン型のMOSトランジスタ１
５，１６からなるバイアス発生回路１７、および
前記MOSトランジスタ１ａ〜５ａと等価なMOS
トランジスタ１ｂ〜５ｂからなる負荷回路LObか
ら構成されている。すなわち、この比較電位発生
回路１４内にメモリセルM₁₁〜Mmnと等価な
MOSトランジスタMbを設けることによつて、メ
モリセルM₁₁〜Mmnのしきい値電圧の変動によ
るセンスアンプSAの比較電位（回路点Bbの電
位）の変動の影響をキヤンセルするようにしてい
る。なお、特に型を指定していないMOSトラン
ジスタはすべてエンハンスメント型のものであ
る。このような構成でなる装置において、いまそれ
ぞれ１つの行線R₁と列線COL₁が選択されたとす
ると、その交差点位置にあるメモリセルM₁₁が選
択される。そしてこの選択されたメモリセルM₁₁
の浮遊ゲートが中性状態にあり、しきい値電圧が
元の低いままになつていれば、このメモリセル
M₁₁は導通し、列線COL₁は放電されて回路点
Aa，BaはVsに近い所定の低い電位となる（以
下、このデータ読出し状態を“１”レベルのデー
タ読出し状態と称す）。他方、選択されたメモリ
セルM₁₁の浮遊ゲートに電子が注入されておりし
きい値電圧が高くなつていれば、このメモリセル
M₁₁は非導通となり、回路点Baの電位はほぼVc
となる（以下、このデータ読出し状態を“０”レ
ベルのデータ読出し状態と称す）。ところでメモ
リセルM₁₁〜Mmnからのデータ読出しの際、セ
ンスアツプSAの比較電位として上記回路点Baに
おける信号の振幅の中間電位に設定された比較電
位発生回路１４の回路点Bbの電位が与えられて
おり、センスアツプSAは回路点Ba，Bbにおけ
る両電位を比較することによりデータを検出し、
この検出データを図示しない出力バツフアへ出力
する。またさらに従来では、比較電位発生回路１４内
のMOSトランジスタMbの制御ゲートにVcより
も低いバイアスを与えるためのバイアス発生回路
１７を設ける代りに、第２図に示すようにVc印
加点とVs印加点との間に２つの抵抗R₁，R₂を直
列挿入し、抵抗分割によつてVcよりも低い電位
を発生しこれをMOSトランジスタMbの制御ゲー
トに与えるようにしたり、また第３図に示すよう
にMOSトランジスタMbの代りにこれよりも導通
抵抗が大きいMOSトランジスタMb′を設け、そ
の制御ゲートにVcを印加するようにしたりする
場合もある。〔背景技術の問題点〕ところで、第１図に示す従来の装置において電
源電位Vcが変化した場合に、比較電位発生回路
１４内の回路点Bbの電位すなわちセンスアンプ
SAの比較電位がどのように変化するかを検討し
てみる。いま一般的なMOSトランジスタに流れ
る電流は、５極管領域では次式で与えられる。Ｉ＝β（V_G−V_TH）² …(1) ここで、V_Gはゲート電位、V_THはしきい値電
圧、βはε_OX・μ・Ｗ／２・tox・Ｌで表わされ、
さらにＷとＬはチヤネル幅、チヤネル長、μは移
動度、ε_OXはゲート絶縁膜の誘電率、toxはその厚
さである。いまメモリセルM₁₁〜Mmnのうちその浮遊ゲ
ートが中性状態であるものが選択されたとき、そ
こに流れる電流I_Maは次式で与えられる。 I_Ma＝β（0.6Vc−V_TH）² …(2) ここでゲート電位をVcの６割としたのは、実
質的なゲート電極である浮遊ゲートには、制御ゲ
ートとの容量結合により略６割の電位が与えられ
るように設計しているためである。一方、比較電位発生回路１４内のMOSトラン
ジスタMbの制御ゲート電位をVc−αとすれば、
ここに流れる電流はI_Mbは次式で与えられる。 I_Mb＝β｛0.6（Vc−α）−V_TH｝² …(3) ここでI_MaとI_Mbとの比を求めると次式が得られ
る。 I_Ma／I_Mb＝（0.6Vc−V_TH）²／｛0.6（Vc−α）−V_TH
｝²…(4) いま、αを2Vに設定し、またV_THを1Vとする
と、Vcが4Vの時に(4)式の比は49／１となる。次
にVcが上昇して6Vになると、(4)式の比は3.5／１
になる。すなわち、第１図の装置において電源電
位Vcが上昇すると、浮遊ゲートが中性状態にあ
るメモリセル（仮にMaとする）に、選択時に流
れる電流の増加分は、比較電位発生回路１４内の
MOSトランジスタMbに流れる電流の増加分より
も少なくなる。このことは、Vcが上昇すると、
回路点Bbの電位が回路点Baの電位に順次接近す
ることを意味する。第４図はVcに対する回路点
Ba，Bbの電位変化を示す特性図である。図にお
いてVBa₁は浮遊ゲートが中性状態のメモリセル
が選択されたときの回路点Baの電位、VBa₂は浮
遊ゲートに電子が注入されているメモリセルが選
択されたときの回路点Baの電位、VBbは回路点
Bbの電位をそれぞれ示す。上記したようにVcの
上昇に伴ないVBbはVBa₁に接近している。第４
図から明らかなように、第１図の装置でVcを高
くして使用すると、“１”レベルのデータ読出し
状態の際の読出し、マージンが悪化してしまう。また第１図中のバイアス発生回路１７の代りに
第２図あるいは第３図に示すような手段を用いる
場合、今度は第５図の特性図に示すように、Vc
の上昇に伴ないVBbはVBa₂に接近して（最終的
には交差して）、“０”レベルのデータ読出しの際
の読出しマージンが悪化してしまう。このように、従来の半導体記憶装置ではセンス
アンプSAの比較電位の電源電位変化に伴ない変
化が一定であるため、“１”レベルあるいは“０”
レベルのデータ読出し状態の際にいずれか一方の
マージンが悪化し、センスアンプSAで誤まつた
データを検出してしまう欠点がある。〔発明の目的〕この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、メモリ
セルから“１”レベル、“０”レベルのデータ読
出しを行なう際の読出しマージンが電源電位に依
存せず共に十分高い不揮発性半導体記憶装置を提
供することにある。〔発明の概要〕この発明は、“０”レベルあるいは“１”レベ
ルのデータを記憶しているメモリセルからデータ
を読出する際、そのデータ検出点における“０”
レベルデータおよび“１”レベルデータに対応す
る電位と等価な電位をそれぞれ発生する電位発生
回路を設け、両電位の中間電位をセンスアンプに
比較電位として入力するようにしたものである。〔発明の実施例〕以下図面を参照してこの発明の一実施例を説明
する。この発明による不揮発性半導体記憶装置
は、第１図に示す従来装置の比較電位発生回路１
４の代りに第６図に示すような比較電位発生回路
２０を設け、この回路の出力電位を比較電位とし
て前記センスアンプSAの入力段のMOSトランジ
スタ６ｂのゲートに与えるようにしたものであ
る。上記比較電位発生回路２０は２つの電位発生回
路３０，４０を備えている。一方の電位発生回路
３０は、ドレインが回路点Acに接続されかつゲ
ートがVc印加点に接続され、第１図中の列選択
用のMOSトランジスタG₁〜Gnそれぞれと等価な
MOSトランジスタGc、このMOSトランジスタ
GcのソースとVs印加点との間に挿入される前記
メモリセルM₁₁〜Mmnそれぞれと等価でかつ浮
遊ゲートが中性状態に設定された二重ゲート型の
MOSトランジスタMc、前記MOSトランジスタ
１ａ〜５ａそれぞれと等価でかつ負荷回路LOaと
等価な回路構成を持つMOSトランジスタ１ｃ〜
５ｃによつて構成された負荷回路LOcから構成さ
れる。そして上記電位発生回路３０内のMOSト
ランジスタMcの制御ゲートには、選択時に前記
行線R₁〜Rmに印加される電位Vcと等価な電位
が印加される。他方の電位発生回路４０は、上記
一方の電位発生回路３０と等価な回路構成であ
り、一方の電位発生回路３０と対応する箇所には
その符号の末尾に付されている英文字のｃの代り
にｄを付してその説明は省略する。この他方の電
位発生回路４０内のMOSトランジスタMdの制御
ゲートには、後述するバイアス発生回路５０から
出力され、電源電位Vcよりも所定電位αだけ常
に低いバイアスVc−αが印加される。この所定
電位αは、MOSトランジスタMdの浮遊ゲートが
中性状態でありしきい値電圧が元の低いままであ
つて“１”レベルのデータを記憶している状態で
あるのにかかわらず、高いしきい値電圧であり
“０”レベルのデータを記憶しているのと等価な
状態を作り出すように設定される。上記一方の電位発生回路３０の電位出力点であ
るMOSトランジスタ２ｃと３ｃとの共通接続点
Bcには、真性型のMOSトランジスタ６ｃの一端
が接続され、他方の電位発生回路４０の電位出力
点であるMOSトランジスタ２ｄと３ｄとの共通
接続点Bdには、同じく真性型のMOSトランジス
タ６ｄの一端が接続される。上記両MOSトラン
ジスタ６ｃ，６ｄのゲートには電位Vcが定常的
にそれぞれ与えられ、さらにそれぞれの他端は回
路点Ｄに共通接続される。そしてこの回路点Ｄの
電位が比較電位として、前記第１図中のセンスア
ンプSAに供給される。すなわち、この比較電位発生回路２０は、第１
図中のメモリセルM₁₁〜Mmnと等価なMOSトラ
ンジスタMc，Md、同じく列線選択用のMOSト
ランジスタG₁〜Gnと等価なMOSトランジスタ
Gc，Gdおよび負荷回路LOaと等価な負荷回路
LOc，LOdをそれぞれ有する２つの電位発生回路
３０，４０を設け、その両出力電位をMOSトラ
ンジスタ６ｃ，６ｄで抵抗分割してその中間電位
を作り、この電位をセンスアンプSAに供給する
ようにしている。このような構成において、一方の電位発生回路
３０内のMOSトランジスタMcの浮遊ゲートは予
め中性状態に設定されており、その制御ゲートに
は行線R₁〜Rmに印加される電位と等価な電位が
印加されるため、回路点Bcにおける電位VBcは
Vcの変化に伴ない第７図の特性図に示すように
変化する。この電位VBcの変化勾配は、MOSト
ランジスタMcに対する条件がメモリセルM₁₁〜
Mmnと等価なので、第４図あるいは第５図中の
VBa₁と同じである。他方の電位発生回路４０内
のMOSトランジスタMdの浮遊ゲートは中性状態
に設定されているが、その制御ゲートには上記し
たようにVcよりも低いVc−αのバイアスが与え
られているので、回路点Bdにおける電位VBdは
Vcの変化に伴ない第７図の特性図に示すように、
第４図あるいは第５図中の電位VBa₂と同様に変
化する。なお、電位VBa₂，VBdの変化の傾きす
なわち勾配がVcのある値を境にして異なるのは、
Vcがメモリセルのしきい値電圧に達した以後メ
モリセルに電流が流れ出すためである。一方、上記両電位VBc，VBdは抵抗（MOSト
ランジスタ６ｃ，６ｄ）によつて回路点Ｄに結合
されているので、この回路点Ｄでは第７図に示す
ように電位VBcとVBdとの中間電位VDが得られ
る。すなわち、センスアンプSAには、“０”レベ
ルのデータを記憶しているメモリセルのしきい値
電圧を境にして、電源電位Vc上昇に伴ないその
値の変化の傾きが異なり、しかもメモリセルM₁₁
〜Mmnから“０”レベル、“１”レベルのデータ
を読出したときの回路点Baの信号の振幅の中間
電位に設定される電位VDが比較電位として供給
される。このため、電源電位Vcが変化しても、
センスアンプSAにおける比較電位VDは常に
VBc（VBa₁と等価）とVBd（VBa₂と等価）の中
間電位になり、“０”レベルおよび“１”レベル
のデータの読出しは、電源電位Vcに依存せず共
に十分高いマージンで行なうことができる。した
がつて、電源電位Vcが所定の値から推移しても、
センスアンプSAでは常に正しいデータを検出す
ることができる。第８図は第６図中のバイアス発生回路５０の具
体的構成を示す回路図である。この回路は、１個
のデイプレツシヨン型のMOSトランジスタ５１
と４個のエンハンスメント型のMOSトランジス
タ５２〜５５とから構成される。上記MOSトランジスタ５１，５２，５３はVc
印加点とVs印加点との間に直列挿入され、MOS
トランジスタ５１のゲートはそのソースに、
MOSトランジスタ５２，５３のゲートはそれぞ
れのドレインに接続される。上記MOSトランジ
スタ５４，５５はVc印加点とVs印加点との間に
直列挿入され、MOSトランジスタ５４のゲート
はさらにVc印加点に接続され、MOSトランジス
タ５５のゲートは上記２個のMOSトランジスタ
５１，５２の直列接続点に接続される。そして上
記２個のMOSトランジスタ５４，５５の直列接
続点の電位がVc−αのバイアスとして前記MOS
トランジスタMdの制御ゲートに供給される。このバイアス発生回路５０において、MOSト
ランジスタ５５のゲート電位はMOSトランジス
タ５２，５３のしきい値電圧の和２・V_TH（ただ
しV_THはエンハンスメント型MOSトランジスタの
しきい値電圧）に設定される。MOSトランジス
タ５５のしきい値電圧もV_THであるので、この
MOSトランジスタ５５は常に５極管領域で動作
して一定電流を流し得る。一方、MOSトランジ
スタ５４ではVcに応じてここに流れる電流が変
化するため、MOSトランジスタ５４，５５の直
列接続点の電位はMOSトランジスタ５４に流れ
る電流の値がMOSトランジスタ５５に流れる電
流の値と等しくなるように変化する。したがつ
て、MOSトランジスタ５４，５５の直列接続点
の電位はVcよりも常にαだけ低い電位となる。
ここで浮遊ゲートが中性状態のメモリセルのしき
い値電圧をV_THM1とすれば、このメモリセルには、 Vc−α＞V_THM1 …(5) の電位関係のときに電流が流れる。一方、浮遊ゲ
ートに電子が注入された、すなわち“０”レベル
のデータが書込まれたメモリセルのしきい値電圧
をV_THM2（ただしV_THM2＞V_THM1）とすれば、このメ
モリセルには、 Vc＞V_THM2 …(6) の電位関係のときに電流が流れる。ここで上記(5)
式を変形すれば、Vc＞V_THM1＋αとなりこれを(6)
式と比較すると、V_THM2がV_THM1＋αと等価にな
る。すなわち、V_THM1＋αが“０”レベルデータ
の書込みが行なわれたメモリセルのしきい値電圧
と等価になる。したがつて、たとえばMOSトラ
ンジスタ５４，５５のｇｍ値の設定によつてαの
値を調整すれば、電位発生回路４０内のMOSト
ランジスタMdは、“０”レベルのデータが書込
まれたメモリセルと同等な動作を行なわせること
ができる。第９図はバイアス発生回路５０の他の具体的構
成を示す回路図である。上記第８図のものでは、
エンハンスメント型MOSトランジスタのしきい
値電圧にばらつきが生じるとMOSトランジスタ
５４，５５が影響を受け、αの値が大幅にばらつ
いてしまう。このため、この回路ではデイプレツ
シヨン型のMOSトランジスタ６１と２個の真性
型のMOSトランジスタ６２，６３｛しきい値電
圧V_TH1（０〜−0.3V）｝を直列接続し、さらにデ
イプレツシヨン型のMOSトランジスタ６４、真
性型のMOSトランジスタ６５およびエンハンス
メント型のMOSトランジスタ６６とで｜V_THI｜
の電位を作り、またさらにデイプレツシヨン型の
MOSトランジスタ６７とエンハンスメント型の
MOSトランジスタ６８と上記電位｜V_THI｜とで
｜V_THI｜＋V_THE（ただしV_THEはエンハンスメント
型MOSトランジスタのしきい値電圧）の電位を
作り、この電位をMOSトランジスタ５５のゲー
トに供給するようにしたものである。したがつ
て、この回路ではMOSトランジスタ５５のしき
い値電圧のばらつきはキヤンセルされ、αの値は
MOSトランジスタ５４のしきい値電圧のばらつ
きのみによつて影響を受けるので、そのばらつき
は低くおさえられる。なお、MOSトランジスタ
６１〜６３は、真性型MOSトランジスタのしき
い値電圧（通常は負極性の値）が正極性の値に形
成され、MOSトランジスタ５４，５５の直列接
続点電位がVc−V_THE（ただしこの場合のV_THEは
MOSトランジスタ５４のもの）となるのを防止
するために設けられている。したがつて、V_THIの
値が正極性になる恐れがない場合には、MOSト
ランジスタ６１〜６３を省略し、MOSトランジ
スタ６５のゲートをVs印加点に直接に接続して
もよい。また、比抵抗50Ωの基板を用いれば、不
純物のイオンインプランテーシヨン等の特別な製
造プロセスを施すことなしに例えば、ゲート膜厚
800Åの場合V_THIとして−0.2〜−0.3Vを確保する
ことができる。なお、この発明は上記実施例に限定されるもの
ではない。たとえぱ、第６図中のバイアス発生回
路５０として第８図、第９図のような構成のもの
を用いる場合について説明したが、これは第１図
に示すように２個のデイプレツシヨン型MOSト
ランジスタ１５，１６で構成された回路１７を用
いるようにしてもよい。ただし、この場合、電源
電位Vcが低い領域ではαが一定値とならず誤差
が大きくなる不都合がある。〔発明の効果〕以上説明したようにこの発明によれば、メモリ
セルから“１”レベル、“０”レベルのデータ読
出しを行なう際の読出しマージンが電源電位に依
存せず、共に十分に高い不揮発性半導体記憶装置
が提供できる。

【図面の簡単な説明】

第１図は従来の半導体記憶装置の回路構成図、
第２図、第３図はそれぞれ第１図回路の一部の他
の例を示す回路図、第４図、第５図はそれぞれ従
来装置の特性図、第６図はこの発明の一実施例を
示す回路図、第７図はその特性図、第８図、第９
図はそれぞれ第６図の一部を具体的に示す回路図
である。 M₁₁〜Mmn……メモリセル、LO……負荷回
路、１〜６……真性型のMOSトランジスタ、２
０……比較電位発生回路、３０，４０……電位発
生回路、５０……バイアス発生回路。

Claims

【特許請求の範囲】１行線と、この行線により選択的に駆動される不揮発性メ
モリ素子と、このメモリ素子から読出されるデータを受ける
列線と、電源電位の上昇に伴い異なる電源電位の下で導
通する複数のダミーセルを有し、その値が電源電
位に対応して変化しかつ所定の電源電位を境にし
てその値の傾きが異なるような比較電位を発生す
る比較電位発生手段と、上記列線に読出されるデータに対応した電位を
上記比較電位と比較してデータを検出するデータ
検出手段とを具備したことを特徴とする不揮発性半導体記憶
装置。２前記比較電位発生手段は、共に電源電位依存
性を持ち互いに値が異なる２つの電位の中間電位
を前記比較電位として発生するように構成されて
いる特許請求の範囲第１項に記載の不揮発性半導
体記憶装置。