JPS61255597A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は不揮発性半導体メモリ素子をメモリセルとし
て用いた不揮発性半導体記憶装置に関する。

［発明の技術的背景］ 不揮発性半導体記憶装置、特に浮遊ゲート構造を有する
二重ゲート型の不揮発性メモリ素子をメモリセルとして
用いるものは、データの再書込みが可能であるために、
マイクロコンピュータシステムを始めとする種々のシス
テムに利用されている。二重ゲート型の不揮発性メモリ
素子はよく知られているように、浮遊ゲートと制御ゲー
トの二つのゲート構造を有する。そして浮遊ゲートに電
子が注入されている状態であればそのしきい値電圧が高
くされているので、制御ゲートに高レベルの電圧、例え
ば５Ｖを印加してもメモリ素子は導通しない。他方、浮
遊ゲートに電子が注入されず元の中性状態のままであれ
ば、しきい値電圧は元の低い値のままであり、制御ゲー
トに高レベルの電圧を印加すればメモリ素子は導通する
。このように制御ゲートに高レベル電圧を印加したとき
のメモリ素子の導通、非導通状態をデータの“１”、“
０″に対応させることによってデータの記憶がなされる
。また、浮遊ゲートに対する電子の注入は、制御ゲート
およびドレインに通常の電源電圧５ｖよりも十分に高い
電圧、例えば２σＶないし２５Ｖを印加することにより
行われる。このような高電圧を印加することによって、
ドレイン近傍のチャネル領域でインパクト　アイオナイ
ゼーション（Ｉｍｐａｃｔ　　Ｉｏｎｉｚａｔｉｏｎ）
が発生し、これによって生じる電子、正孔対うちの電子
が浮遊ゲートに注入される。いったん浮遊ゲートに注入
された電子は消去動作が行われない限り浮遊ゲートに残
されているので、記憶データは不揮発的に保持されるこ
とになる。

第８図は上記のような不揮発性メモリ素子をメモリセル
として用いた従来の半導体記憶装置の回路図である。こ
の装置では、メモリセルにおけるデータの書込み量を少
なくし、かつ読み出し速度を高めるために、センスアン
プとして差動型のものが用いられている。図において、
Ｒ１ないしＲｍは図示しない行デコーダからの出力が与
えられる行線、Ｃ１ないしＣｎは図示しない列デコーダ
からの出力が与えられる列選択線であり、この列選択線
Ｃ１ないしＣｎによりｎ個の各列線選択用のＭＯＳトラ
ンジスタＧ１ないしＧｎが駆動される。上記列線選択用
のＭｏ８　ｔ−ランジスタＧ１ないしＧｎの各一端は回
路点Ａａに共通に接続され、各他端は上記行線Ｒ１ない
しＲｍと交差するように設けられているａ本の各列線Ｃ
０ＬＩないしＣ０Ｌｎに接続されている。上記行線Ｒ１
ないしＲｍと列線Ｃ０ＬＩないしＣ０Ｌｎとの交差点位
置には浮遊ゲートおよび制御ゲート構造を有する二重ゲ
ート型のＭＯＳトランジスタからなるメモリセルＭ１１
ないしＭｍｎが設けられている。

こられメモリセルＭｌｌないしＭｍｎの各制御ゲートは
対応する行線Ｒｉ（１≦ｉ≦ｍ）に接続され、各ドレイ
ンは対応する列線ＣＯしｊ（１≦ｊ≦ｎ）に接続され、
すべてのソースはアース電位ＶＳ　（ＯＶ）の印加点に
接続されている。

上記回路点Ａａにはしきい値電圧がほぼ０■に設計され
ているＭＯＳトランジスタ（以降、真性型と称する）１
ａないし５ａからなる負荷回路ＬＱａが接続されている
。この負荷回路ＬＯａでは、ゲートが共に電源電圧ＶＣ
の印加点に接続され、Ｖｃ印加点とＶｓ印加点との間に
直列に挿入されたＭＯＳトランジスタ４ａ、５ａにより
ＶＣよりも低い電位を形成し、ソースが回路点Ａａに接
続されているＭｏＳトランジスタ１ａのゲートにこの電
位を印加することによって回路点Ａａの電位がＶＣより
も低くなるようにしている。ざらにこの負荷回路ＬＯａ
では、上記ＭＯＳトランジスタ４ａ、５ａによって形成
される電位をＭＯＳトランジスタ２ａのゲートにも印加
することにより、ＭＯＳトランジスタ３ａによってＶｃ
に設定される回路点Ｂａを上記回路点Ａａと分離してい
る。

ここで回路点ＢａとＡａとを分離しているのは、データ
の読み出し時にメモリセルＭ１１ないしＭｍｎのドレイ
ン電位（回路点Ａａの電位に対応）が高いと、長時間の
使用により中性状態であった浮遊ゲートに電子が順次注
入されてデータの反転が起こる恐れがあるからである。

従って、回路点Ａ　ａ　Ｇ、ｔ　Ｖ　Ｃ以下に保ち、回
路点ＢａはＭＯＳトランジスタ２ａで回路点Ａａと分離
し、回路点Ａａの信号電位の振幅を回路点ＢａでＶＣま
で増幅している。

ＭｏＳトランジスタ６ａ、６ｂ、９．１０ａないし１２
ａ１１０ｂないし１２ｂ、１３およびデプレッション型
のＭＯＳトランジスタ７ａ、７ｂ、８から構た差動型の
ものであり、比較検出すべき信号電位として上記回路点
Ｂａの電位が入力段のＭＯＳトランジスタ６ａのゲート
に与えられている。

第８図において破線が囲んだ部分は、上記センスアンプ
ＳＡに与えるべき比較用電位を発生する比較用電位発生
回路１４である。この比較用電位発生回路１４では、上
記回路点Ｂａの信号電位を検出するために、上記回路点
Ｂａに対応した回路点Ｂｂの電位が、上記メモリセルＭ
１１ないしＭｍｎから゛１パ、″ＯＩ＋のデータがそれ
ぞれ読み出されるときの回路点Ｂａの信号娠幅の中間の
一定電位に設定される。このような電位を発生するため
、比較用電位発生回路１４は、ドレインが上記回路点Ａ
ａに対応した回路点Ａｂに接続されかつゲートがＶＣ印
加点に接続され、上記列線選択用のＭＯＳトランジスタ
Ｇ１ないしＱｎそれぞれと等価なＭＯＳトランジスタＱ
ｂ、このＭＯＳトランジスタＧｂのソースとＶｓ印加点
との間に挿入される上記メモリセルＭｌｌないしＭｍｎ
それぞれと等価でかつ浮遊ゲートが中性状態に設定され
た二重ゲート型のＭＯＳトランジスタＭｂ１このＭＯＳ
トランジスタＭｂの制御ゲートにＶＣよりも低いバイア
スを与えるための、ＶＣ印加点とＶｓ印加点との間に直
列接続された２個のデプレッション型のＭｏ３　ｌ−ラ
ンジスタ１５．１６からなるバイアス発生回路１７、上
記ＭｏＳトランジスタ１ａないし５ａとそれぞれ等価な
ＭＯＳトランジスタ１ｂないし５ｂからなる負荷回路Ｌ
Ｏｂから構成されている。すなわち、この比較用電位発
生回路１４内にメモリセルＭ１１ないしＭｍｎと等価な
ＭＯＳトランジスタｂを設けることによってメモリセル
Ｍ１１ないしＭｍｎのしきい値電圧の変動によるセンス
アンプＳＡの比較用電位（回路点Ｂｂの電位）の変動を
キャンセルするようにしている。なお、特に型を指定し
ていないＭＯＳトランジスタはすべてエンハンスメント
型のものである。

このような構成でなる装置において、いまそれぞれ一つ
の行線Ｒ１と列線Ｃ０Ｌ１が選択されたとすると、その
交差点位置にあるメモリセルＭ１１が選択される。この
選択されたメモリセルＭ１１の浮遊ゲートが中性状態に
されており、しきい値電圧が元の低いままになっていれ
ば、このメモリセルＭ１１は導通し、列線Ｃ０ＬＩは放
電されて回路点Ａａ、ＢａはＶＳに近い所定の電位にな
る。以下、このデータ読み出し状態を１ｎの読み出し状
態と規定する。

他方、選択されたメモリセルＭ１１の浮遊ゲートに予め
電子が注入されており、しきい値電圧が高くなっていれ
ば、このメモリセルＭ１１は非導通となり、回路点Ｂａ
の電位はほぼＶＣになる。

以下、このデータ読み出し状態を“Ｏｎの読み出し状態
と規定する。

メモリセルＭｌｌないしＭｍｎからのデータ読み出しの
際、センスアンプＳＡの比較用電位として上記回路点３
ａの信号電位の振幅の中間に設定された比較用電位発生
１４の回路点Ｂｂの電位が与えられており、センスアン
プＳＡは上記両回路点Ｂａ、Ｂｂの電位を比較すること
によってデータを検出し、この検出データを図示しない
出力バッフ７に与える。

［背景技術の問題点］ ところで、第８図に示す従来装置で、電源電位ＶＣが変
化した場合に比較用電位発生回路１４内の回路点Ｂｂの
電位、すなわちセンスアンプＳＡの比較用電位がどのよ
うに変化するかを検討してみる。

一般的なＭｏＳトランジスタに流れる電流Ｉは５極管領
域では次式で与えられる。

■−β（ＶＧ−ＶＴＨ）２　　　　・　　　１ここでＶ
ＧはＭＯＳトランジスタのゲート電位であり、ＶＴＲは
しきい値電圧、βはＭＯＳトランジスタのチャネル幅Ｗ
およびチャネル長Ｌ１キャリアの移動度μ、ゲート絶縁
膜の誘電率εＯＸおよび厚みｔｏｘで規定される定数で
ある。

いま、メモリセルＭ１１ないしＭｍｎのうちその浮遊ゲ
ートが中性状態であるものが選択されたとき、そのセル
に流れる電流ＩＭａは次式で与えられる。

ＩＭａ−β　（０，６Ｖｃ−ＶＴＨ）”　　　−２ここ
でゲート電位をＶＣの６割としたのは、実質的なゲート
電極である浮遊ゲートには、制御ゲートとの容量結合に
より約６割の電位が与えられるように設計しているため
である。

他方、比較用電位発生回路１４内のＭＯＳトランジスタ
Ｍｂの制御ゲート電位をＶＣ−αとすれば、このＭＯＳ
トランジスタＭｂに流れる電流ＩＭｂは次式で与えられ
る。

ＩＭｂ＝　　β　（０，６＜Ｖｃ　　−α　）　−ＶＴ
Ｈ）　　２・・・　　　　３ ここで次にＩＭａとＩＭｂの比を求めると次式％式％ 上記第４式においてαを２Ｖ、ＶＴ）−１を１Ｖと仮定
すると、ＶＣが４ｖのときに第４式の比の値は４９／１
になる。次にＶｃ　　が上昇して６Ｖになると、第４式
の比の値は３５／１になる。すなわち、第８図の装置で
電源電位が上昇すると、浮遊ゲートが中性状態のメモリ
セルが選択されたときに流れる電流の増加分は、比較用
電位発生回路１４内のＭＯＳトランジスタＭｂに流れる
電流の増加分よりも少なくなる。このことはＶＣが上昇
すると、回路点Ｂｂの電位が回路点Ｂａの電位に接近す
ることを意味する。

第９図はＶＣに対する回路点Ｂａ、３ｂの電位変化を示
す特性図である。図において、ＶＢａｌは浮遊ゲートが
中性状態のメモリセルが選択されたときの回路点Ｂａの
電位であり、ＶＢａ２は浮遊ゲートに電子が注入されて
いるメモリセルが選択されたときの回路点Ｂａの電位で
あり、ＶＢｂは回路点Ｂｂの電位である。上記のように
電源電位ＶＣの上昇に伴い、ＶＢｂはＶＢａｌに順次接
近している。この第９図から明らかなように、従来装置
でＶＣ，を高くして使用すると、“１”のデータの読み
出し時に読み出しマージンが悪化してしまう。

このように従来の記憶装置ではセンスアンプＳＡの比較
用電位の電源電位変化に伴う変化が一様であるため、“
１″あるいは０″のデータ読み出し状態の際にいずれか
一方のマージンが悪化し、センスアンプＳＡで誤ったデ
ータを検出する恐れがある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、メモリセルからデータ
を読み出す際の読み出しマージンが電源電位に依存せず
、しかも十分に高い不揮発性半導体記憶装置を提供する
ことにある。

［発明の概要〕 上記目的を遠戚するためこの発明にあっては、“１″も
しくは“Ｏ”のデータを記憶しているメモリセルからデ
ータを読み出す際、そのデータ検出点における′１”お
よび“０″のデータに対応する電位と等価な電位をそれ
ぞれ発生する電位発生回路を設け、′Ｏ”のデータに対
応する電位は実際に浮遊ゲートに電子を注入してデータ
の書き込みを行なった不揮発性メモリセル素子からなる
ダミーセルを用いて発生させ、両電位の中間電位をセン
スアンプに比較用電位として与えるようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

この発明による不揮発性半導体記憶装置は、第８図に示
す従来装置の比較用電位発生回路１４の代りに、第１図
に示すような新たな比較用電位発生回路２０を設け、こ
の回路２０で発生される電位を比較用電位として上記セ
ンスアンプＳＡの入力段のＭｏ５　トランジスタ６ｂの
ゲートに与えるようにしたものである。なお、新たな比
較用電位発生回路２０以外は従来装置と同様に構成され
ている。

上記比較用電位発生回路２０は二つの電位発生回路３０
と４０から構成されている。一方の電位発生回路３０は
、ドレインが回路点ＡＣに接続されかつゲートがＶＣ印
加点に接続され、列選択用のＭＯＳトランジスタＧ１な
いしＱｎそれぞれと等価なＭｏＳトランジスタＧＣ，こ
のＭＯＳトランジスタＧＣのソースとＶｓ印加点と９間
に挿入されメモリセルＭ１１ないしＭｍｎそれぞれと等
価でかつ浮遊ゲートが中性状態に設定された二重ゲート
型のＭＯＳトランジスタＭｃ、ＭＯＳトランジスタ１ａ
ないし５ａそれぞれと等価でかつ負荷回路ＬＯａと等価
に接続されたＭｏ８　トランジスタ１Ｃないし５Ｃで構
成された負荷回路しＯＣから構成されている。

そして上記電位発生回路３０内のＭＯＳトランジスタＭ
Ｃの制御ゲートには選択時に行線Ｒ１ないしＲｍに印加
される電位ＶＣと等価な電位が印加される。

他方の電位発生回路４０は、上記一方の電位発生回路３
０とほぼ同様な回路構成にされており、電位発生回路３
０と対応する箇所にはその符号の末尾に付されている英
文字のＣの代りにｄを付してその説明は省略する。また
、この電位発生回路４０内にはメモリセルＭｄにＯ″の
データを書き込むための回路が新たに追加されている。

すなわち、データ書き込み用電圧ｖｐの印加点とＶＳの
印加点との間にはエンハンスメント型（以下、Ｅ型と称
する）２個のＭＯＳトランジスタ４１．４２が直列に挿
入され、このうち一方のＭｏＳトランジスタ４１のゲー
トには第１の制御信号発生回路５０の出力が与えられ、
他方のＭＯＳトランジスタ４２のゲートには第２の制卸
信号発生回路６０の出力が与えられる。またＭｏＳトラ
ンジスタＧｄのゲートおよびＭｄの制御ゲートは、ソー
ス、ドレイン間の一端が上記Ｖｐ印加点に接続されたデ
プレッション型（以下、Ｄ型と称する）のＭＯＳトラン
ジスタ４３のソース、ドレイン間の他端に共通に接続さ
れ、ざらにこの共通接続点には第３の制御信号発生回路
８０の出力が与えられる。また、上記り型のＭｏＳトラ
ンジスタ４３のゲートには上記第１の制御信号発生回路
５０の出力が与えられる。

上記一方の電位発生回路３０の電位出力点であるＭｏ８
　トランジスタ２Ｃと３０の接続点３ｃには真性型のＭ
ｏＳトランジスタ１８のソース、ドレイン間の一端が接
続され、他方の電位発生回路４０の電位出力点であるＭ
ＯＳトランジスタ２ｄと３ｄの接続点Ｂｄにも真性型の
ＭＯＳトランジスタ１９のソース、ドレイン間の一端が
接続され、上記両ＭｏＳトランジスタ１８と１９のそれ
ぞれのソース、ドレイン間の他端は回路点りに共通接続
される。

上記両ＭＯＳトランジスタ１８と１９のゲートには電ｓ
’ｒｉｔ位ＶＣが定常的に与えられている。そして上記
回路点りの電位が新たな比較用電位としてセンスアンプ
ＳＡに供給される。

すなわち、この比較用電位発生回路２０は二つの電位発
生回路３０．４０を設け、それぞれの出力電位をＭｏＳ
トランジスタ１８．１９で抵抗分割して中間電位を形成
し、この中間電位をセンスアンプＳＡに供給するように
している。

第２図ないし第４図は上記第１ないし第３の制御信号発
生回路５０．６０．８０それぞれの具体的構成を示す回
路図である。

第２図に示す第１の制御信号発生回路５０は、ＶＣ印加
点とＶｓ印加点との間に直列に挿入されたＤ型およびＥ
型のＭｏＳトランジスタからなり、上記電位発生回路４
０内のＭｏ８）−ランジスタＭｄの浮遊ゲートにデータ
を書き込む際に“１”にされる制御信号Ｗが与えられる
いわゆるＥ／Ｄ型のインバータ５１と、Ｖｐ印加点とＶ
Ｓ印加点との間に直列に挿入されたＤ型およびＥ型のＭ
ｏ８　トランジスタからなり、上記インバータ５１の出
力が与えられるＥ／Ｄ型のインバータ５２とから構成さ
れ、このインバータ５２の出力が制御信号として上記Ｍ
ＯＳトランジスタ４１のゲートに与えられる。

第３図に示す第２の制御信号発生回路６０は次のように
構成されている。この回路６０ではＶＣ印加点とＶＳ印
加点との間にＤ型およびＥ型のＭＯＳトランジスタを直
列に挿入して構成した５個のＥ／Ｄ型のインバータ６１
ないし６５が設けられている。上記インバータ６１には
上記制御信号Ｗが入力として与えられ、このインバータ
６１の出力は次のインバータ６２に入力として与えられ
ている。インバータ６２の出力はゲートにＶＣが常時供
給されているＤ型のＭｏ８）−ランジスタロ６を介して
次のインバータ６３に入力として与えられている。この
インバータ６３の入力端子とＶｓ印加点との間には容量
６７が接続されている。インバータ６３の出力は次のイ
ンバータ６４に入力として与えられている。このインバ
ータ６４の出力端子とＶｓ印加点との間にはＥ型のＭＯ
Ｓトランジスタ６８が挿入されており、このＭＯＳトラ
ンジスタ６８のゲートには上記信号Ｗが与えられる。イ
ンバータ６４の出力は次のインバータ６５に入力として
与えられている。

ＶＣ印加点とＶｓ印加点との間には真性型のＭＯＳトラ
ンジスタ６９およびＥ型のＭＯＳトランジスタ１０が直
列に挿入されており、ＭＯＳトランジスタ６９のゲート
には上記インバータ６４の出力が、ＭＯＳトランジスタ
７０のゲートには上記インバータ６５の出力がそれぞれ
与えられ、この両ＭｏＳトランジスタ６９．７０の直列
接続点の信号が制御信号として上記ＭＯＳトランジスタ
４２のゲートに与えられる。

第４図に示す第３の制御信号発生回路８０は基本的には
上記第２の制御信号発生回路６０とほぼ同様に構成され
ている。すなわち、この回路８０は第２の制御信号発生
回路６０に対しさらにもう１個のＥ／Ｄ型のインバータ
７１とＤ型のＭｏ８　トランジスタ７２を追加し、イン
バータ７１の入力として上記両ＭｏＳトランジスタ６９
と７０の直列接続点の信号を与え、インバータ７１の出
力を上記ＭＯＳトランジスタ７２を介して制御信号とし
て上記ＭＯ８トランジスタＧｄのゲート、ＭＯＳトラン
ジスタＭｄの制御ゲート等に与えるようにしている。な
お、新たに追加されたＭＯＳトランジスタ７２のゲート
には制御信号Ｗの反転信号が与えられる。

次に動作を説明する。まず、メモリセルＭ１１ないしＭ
ｍｎからデータを読み出す前に電位発生回路４０内のＭ
ｏ８）−ランジスタＭｄの浮遊ゲートに“０″データの
書き込みが行われる。この書き込みは次のようにして行
われる。

まず、書き込み用電圧Ｖｐがほぼ２０Ｖにされ、制御信
号Ｗが゛０″から“１″にされる。すると第２図の第１
の制御信号発生回路５０ではインバータ５１の出力がＶ
ｓとなり、これによりインバータ５２の出力が■ｐまで
上昇する。この電位Ｖｐは第１図の電位発生回路４０内
のＭＯＳトランジスタ４１．４３に与えられるので、こ
の後、両ＭＯＳトランジスタ４１．４３がオン状態とな
りＭＯＳトランジスタＧｄのゲートおよび回路点Ａｄ側
の一端それぞれに電位■ｐが印加される。従って、この
ときＭＯＳトランジスタＭｄのソースには書き込み用の
電位■ｐが印加されることになる。

他方、制御信号Ｗが“Ｏ″から“１″にされると、第３
図の第２の制御信号発生回路６０ではＭＯＳトランジス
タ６８がオン状態となり、インバータ６４の出力端子の
電位はＶＳにされるので、Ｍｏ３）−ランジスタロ９は
オフ状態にされる。このとき、ＶＳにされたインバータ
６４の出力端子の電位はインバータ６５に与えられてお
り、このインバータ６５の出力がＶＣにされるので、Ｍ
ＯＳトランジスタ７０はオン状態にされる。すなわち、
制御信号Ｗが“１″にされた直模ではこの第２の制御信
号発生回路６０から出力される制御信号はＯ″にされ、
第１図の電位発生回路４０内のＭＯＳトランジスタ４２
はオフ状態にされるので、上記したように書き込み用の
電位ＶｐがＭＯＳトランジスタ４１を介して回路点Ａｄ
に与えられる。

同様に第３の制御信号発生回路８０でも、ＭＯＳトラン
ジスタ６９と７０の直列接続点の信号は“０”にされる
ので、インバータ７１の出力は“１′にされる。このと
きＭｏＳトランジスタ７２のゲートに与えられている信
号Ｗの反転信号は″０”されており、一端には“１″に
されたインバータ７１の出力が与えられているので、こ
のＭＯＳトランジスタ７２はオフ状態にされ、上記ＭＯ
Ｓトランジスタ４３を介して出力されている書き込み用
電位ＶｐはＭＯＳトランジスタＱｄのゲートおよびＭＯ
ＳトランジスタＭｄの制御ゲートにそのまま印加される
。すなわち、ＭＯＳトランジスタ４３を介して出力され
ている書き込み用電位■ｐは第４図回路内のＭＯＳトラ
ンジスタ７２を介して放電されることはない。

以上により電位発生回路４０内のＭＯＳトランジスタＭ
ｄのドレインおよび制御ゲートには共に書き込み用電位
■ｐが印加され、これによりこのＭＯＳトランジスタＭ
ｄでドレイン近傍のチャネル領域でインパクト　アイオ
ナイゼーションによる電子、正孔対が発生し、このうち
の電子が浮遊ゲートに注入されて“Ｏ″データ書き込み
が行われる。

上記ＭｏＳトランジスタＭｄに対するデータの書き込み
が終了した時点で制御信号Ｗが“１”から“０”にされ
る。制御信＠Ｗが“Ｏ″にされることにより、第１の制
御信号発生回路５０ではインバータ５１の出力が“０″
から“１”にされ、これによりインバータ５２の出力電
位がＶｐからＶｓに放電される。その結果、第１図の電
位発生回路４０内のＭＯＳトランジスタ４１．４３がオ
フ状態にされる。

他方、制御信号Ｗが“１″から“０″にされると、第３
図の第２のＩＩＩＩＪ　ｍ信号発生回路６０ではＭＯＳ
トランジスタ６８がオフ状態にされる。またインバータ
６１の出力が“１′となり、これに続くインバータ６２
の出力は“０°′になるが、インバータ６２の出力が“
１″にされているとき容１６７は“１ｎに充電されてい
るので、この容１６７の放電期間が経過するまで、イン
バータ６３の入力は“１″にされたままである。従って
、このインバータ６３の出力は“０′のままにされ、イ
ンバータ６４の出力は“１″にされたままである。他方
、制御信号Ｗが“０″にされるとＭＯＳトランジスタ６
８はすぐにオフ状態にされるので、インバータ６４の出
力端子の信号は“１′′に保持されたままである。すな
わち、上記容量６７の放電期間が経過するまで、この第
２の制御信号発生回路６０の出力は“１″にされる。従
って、第１図の電位発生回路４０内のＭＯＳトランジス
タ４２がオン状態にされ、いままで書き込み用電位■ｐ
に充電されていた回路点ＡｄはこのＭＯＳトランジスタ
４２を介してＶＳに放電される。

同様に第４図の第３のｌｌ１ＩＪＩＩｌ信号発生回路８
０でも、容量６７の放電期間が経過するまではＭｏＳト
ランジスタ６９と７０の直列接続点の信号は“１″にさ
れる。これによりインバータ７１の出力は“０゛′にさ
れる。このとき、ＭＯＳトランジスタ７２のゲートに与
えられている信号Ｗの反転信号は“１″である。従って
、このＭＯＳ　ｔ−ランジスタフ２はオン状態にされ、
予めＶｐに充電されていたＭＯＳトランジスタＧｄのゲ
ートおよびＭｏＳトランジスタＭｄの制御ゲートはこの
ＭＯＳ　）−ランジスタフ２およびインバータ７１を介
してｖＳに放電される。

次に、第３図回路内および第４図回路内の容量θ７の放
電期間が経過すると、インバータ６３の出力が“１”に
なり、インバータ６４の出力が“０″にされる。この結
果、第２の制御信号発生回路６０の出力は“０″に、第
３の制御信号発生回路８０の出力は“１″にされる。

第５図はＭｏＳトランジスタＭｄの浮遊ゲートに対する
データ書き込みの際のタイミングチャートであり、第１
ないし第３の制御信号発生回路５０．６０、８０の各出
力はＳｌないし＄３で示されている。

以上のように第１図の回路において、制御信号Ｗが“１
″にされている期間では電位発生回路４０内のＭＯＳト
ランジスタＭｄの浮遊ゲートに電子の注入が行われ、制
御信号Ｗが“０にされた後の所定期間では電位発生回路
４０内において予め書き込み電位Ｖｐに充電された各回
路点の放電が行われる。他方、電位発生回路３０内のＭ
ＯＳトランジスタＭＯには電子の注入は行われず、浮遊
ゲートは常時、中性状態にされている。

このような構成において、第１図回路の一方の電位発生
回路３０内のＭＯＳトランジスタＭＯの浮遊ゲートは常
に中性状態に設定されており、その制御ゲートには行線
Ｒ１ないしＲｍに印加される電位と等価な電位が印加さ
れているため、回路点Ｂｃに発生する電位ＶＢｃは電源
電位Ｖｃの変化に伴い、第６図の特性図に示すように変
化する。

この電位ＭＢＣの電位勾配は、このＭｏＳトランジスタ
Ｍｄに対する条件がメモリセルＭ１１ないしＭｍｎと等
価なので、前記第９図の電位ＶＢａｌの特性と同じであ
る。他方の電位発生回路４０内のＭｏＳトランジスタＭ
ｄには“０″のデータが書き込まれ、その浮遊ゲートに
は電子が注入されているので、回路点３ｄに発生する電
位ＶＢｄは電源電位ＶＣの変化に伴い、第６図の特性図
に示すように変化する。この電位ＶＢｄの電位勾配は前
記第９図の電位ＶＢａ２の特性と同じである。なお、上
記ＶＢｃおよびＶＢｄの変化の傾きすなわち勾配がＶＣ
のある値を境にして異なっているのは、Ｖｃが上昇し、
メモリセルもしくはＭＯＳトランジスタのしきい値電圧
に達した後、これらのメモリセルもしくはＭＯＳトラン
ジスタに電流が流れ出すからである。

一方、上記両電位ＶＢｃ、ＶＢｄは抵抗成分を持つＭＯ
Ｓ　トランジスタ１８．１９によって回路点Ｄに結合さ
れているので、この回路点りに発生する電位ＶＤは電源
電位ＶＣの変化に伴い第６図に示すように、常に上記両
電位ＶＢｃ、ＶＢｄの中間電位となるように変化する。

すなわち、センスアンプＳＡには、″Ｏ１１のデータを
記憶しているメモリセルのしきい値電圧を境にして、電
源電位Ｖｃの上昇に伴いその値の変化の勾配が異なり、
しかもメモリセルＭ１１ないしＭｍｎから“０”、′１
”のデータを読み出したときの回路点Ｂａの信号振幅の
中間電位に設定された電位ＶＤが比較用電位として与え
られる。このため、電源電位ＶＣが変化しても、センス
アンプＳＡにおける比較用電位ＶＤは常に電位ＶＢｃ（
電位ＶＢａｌと等価）と電位Ｖ１３ｄ（電位ＶＢａ２と
等価）の中間電位になる。このため、“０″、１”デー
タの読み出しは電源電位ＶＣに依存せず、共に十分高い
マージンで行なうことができる。従って、電源電位Ｖｃ
が所定の値から推移しても、センスアンプＳＡでは常に
正しいデータを検出することができる。

なお、上記電位発生回路４０内のＭＯＳトランジスタＭ
ｄとして、第７図に示すように外部入射光に対する光シ
ールドの施されたものを使用すれば、データ書き込み後
に紫外線による消去を防止することができ、−回のデー
タ書き込みだけで比較用電位を得ることができる。すな
わち、第７図のＭｏＳトランジスタはソース領域９１に
接続される金属配線９２を、浮遊ゲート９３および制御
ゲート９４からなるゲート構造の上を覆うように形成し
、かつこの金属配線９２を十分な距離だけ延長するよう
にしたものである。なお、９５はドレイン領域であり、
９６は絶縁膜であり、破線の矢印は外部入射紫外線の通
路を示す。

［発明の効果］ 以上説明したようにこの発明によれば、メモリセルから
データを読み出す際の読み出しマージンが電源電位に依
存せず、しかも十分に高い不揮発性半導体記憶装置を提
供することができる。

【図面の簡単な説明】 第１図はこの発明の一実施例に係る装置の回路図、第２
図ないし第４図はそれぞれ上記実施例装置の一部の具体
的構成の回路図、第５図は上記実施例装置の動作を示す
タイミングチャート、第６図は上記実施例装置の特性図
、第７図は上記実施例装置で使用されるＭＯＳトランジ
スタの構造を示す断面図、第８図は従来装置の回路図、
第９図は上記従来装置の特性図である。 Ｍ・・・メモリセル、Ｒ・・・行線、ＣＯＬ・・・列線
、ＬＯ・・・負荷回路、ＳＡ・・・センスアンプ、２０
・・・比較用電位発生回路、３０．４０・・・電位発生
回路、５０、６０．８０・・・制御信号発生回路。 出願人代理人　弁理士　鈴江武彦 第５図 ’ＪＩ６ｒＩｌ 第７図

Claims (1)

1. 【特許請求の範囲】 行線と、 浮遊ゲートおよび制御ゲートを有し上記行線の信号で制
   御ゲートが選択的に駆動される不揮発性メモリセル素子
   と、 上記不揮発性メモリセル素子から読み出されるデータを
   受ける列線と、 浮遊ゲートに電子が注入された不揮発性メモリセル素子
   を有し、出力電位が電源電位に対応して変化し、かつ所
   定の電源電位を境にして出力電位の変化の傾きが異なる
   ような比較用電位を発生する比較用電位発生手段と、 上記列線に読み出されデータに対応する電位を上記比較
   用電位と比較してデータの検出を行なうデータ検出手段
   とを具備したことを特徴とする不揮発性半導体記憶装置
   。