JPH0325877B2

JPH0325877B2 -

Info

Publication number: JPH0325877B2
Application number: JP9633585A
Authority: JP
Inventors: Hiroshi Iwahashi; Masamichi Asano; Eishin Minagawa
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1985-05-07
Filing date: 1985-05-07
Publication date: 1991-04-09
Also published as: JPS61255597A

Description

【発明の詳細な説明】［発明の技術分野］この発明は不揮発性半導体メモリ素子をメモリ
セルとして用いた不揮発性半導体記憶装置に関す
る。

［発明の技術的背景］不揮発性半導体記憶装置、特に浮遊ゲート構造
を有する二重ゲート型の不揮発性メモリ素子をメ
モリセルとして用いるものは、データの再書込み
が可能であるために、マイクロコンピユータシス
テムを始めとする種々のシステムに利用されてい
る。二重ゲート型の不揮発性メモリ素子はよく知
られているように、浮遊ゲートと制御ゲートの二
つのゲート構造を有する。そして浮遊ゲートに電
子が注入されている状態であればそのしきい値電
圧が高くされているので、制御ゲートに高いレベ
ルの電圧、例えば5Vを印加してもメモリ素子は
導通しない。他方、浮遊ゲートに電子が注入され
ず元の中性状態のままであれば、しきい値電圧は
元の低い値のままであり、制御ゲートに高レベル
の電圧を印加すればメモリ素子は導通する。この
ように制御ゲートに高レベル電圧を印加したとき
のメモリ素子の導通、非導通状態をデータの
“１”、“０”に対応させることによつてデータの
記憶がなされる。また、浮遊ゲートに対する電子
の注入は、制御ゲートおよびドレインに通常の電
源電圧5Vよりも十分に高い電圧、例えば20Vな
いし25Vを印加することにより行われる。ことよ
うな高電圧を印加することによつて、ドレイン近
傍のチヤネル領域でインパクトアイオナイゼー
シヨン（Impact Ionization）が発生し、これに
よつて生じる電子、正孔対うちの電子が浮遊ゲー
トに注入される。いつたん浮遊ゲートに注入され
た電子は消去動作が行われない限り浮遊ゲートに
残されているので、記憶データは不揮発的に保持
されることになる。

第８図は上記のような不揮発性メモリ素子をメ
モリセルとして用いた従来の半導体記憶装置の回
路図である。この装置では、メモリセルにおける
データの書込み量を少なくし、かつ読み出し速度
を高めるために、センスアンプとして差動型のも
のが用いられている。図において、Ｒ１ないし
Rmは図示しない行デコーダからの出力が与えら
れる行線、Ｃ１ないしCnは図示しない列デコー
ダからの出力が与えられる列選択線であり、この
列選択線Ｃ１ないしCnによりｎ個の各列線選択
用のMOSトランジスタＧ１ないしGnが駆動され
る。上記列線選択用のMOSトランジスタＧ１な
いしGnの各一端は回路点Aaに共通に接続され、
各他端は上記行線Ｒ１ないしRmと交差するよう
に設けられているａ本の各列線COL１ないし
COLnに接続されている。上記行線Ｒ１ないし
Rmと列線COL１ないしCOLnとの交差点位置に
は浮遊ゲートおよび制御ゲート構造を有する二重
ゲート型のMOSトランジスタからなるメモリセ
ルＭ１１ないしMmnが設けられている。こられ
メモリセルＭ１１ないしMmnの各制御ゲートは
対応する行線Ri（１≦ｉ≦ｍ）に接続され、各ド
レインは対応する列線COLj（１≦ｊ≦ｎ）に接続
され、すべてのソースはアース電位Vs（OV）の
印加点に接続されている。

上記回路点Aaにはしきい値電圧がほぼ0Vに設
計されているMOSトランジスタ（以降、真性型
と称する）１ａないし５ａからなる負荷回路LOa
が接続されている。この負荷回路LOaでは、ゲー
トが共に電源電圧Vcの印加点に接続され、Vc印
加点とVs印加点との間に直列に挿入されたMOS
トランジスタ４ａ，５ａによりVcよりも低い電
位を形成し、ソースが回路点Aaに接続されてい
るMOSトランジスタ１ａのゲートにこの電位を
印加することによつて回路点Aaの電位がVcより
も低くなるようにしている。さらにこの負荷回路
LOaでは、上記MOSトランジスタ４ａ，５ａに
よつて形成される電位をMOSトランジスタ２ａ
のゲートにも印加することにより、MOSトラン
ジスタ３ａによつてVcに設定される回路点Baを
上記回路点Aaと分離している。ここで回路点Ba
とAaとを分離しているのは、データの読み出し
時にメモリセルＭ１１ないしMmnのドレイン電
位（回路点Aaの電位に対応）が高いと、長時間
の使用により中性状態であつた浮遊ゲートに電子
が順次注入されてデータの反転が起こる恐れがあ
るからである。従つて、回路点AaはVc以下に保
ち、回路点BaはMOSトランジスタ２ａで回路点
Aaと分離し、回路点Aaの信号電位の振幅を回路
点BaでVcまで増幅している。

MOSトランジスタ６ａ，６ｂ，９，１０ａな
いし１２ａ，１０ｂないし１２ｂ，１３およびデ
プレツシヨン型のMOSトランジスタ７ａ，７ｂ，
８から構成されるセンスアンプSAは、制御信号
CE、によるチツプセレクト機能を有するよく
知られた差動型のものであり、比較検出すべき信
号電位として上記回路点Baの電位が入力段の
MOSトランジスタ６ａのゲートに与えられてい
る。

第８図において破線が囲んだ部分は、上記セン
スアンプSAに与えるべき比較用電位を発生する
比較用電位発生回路１４である。この比較用電位
発生回路１４では、上記回路点Baの信号電位を
検出するために、上記回路点Baに対応した回路
点Bbの電位が、上記メモリセルＭ１１ないし
Mmnから“１”、“０”のデータがそれぞれ読み
出されるときの回路点Baの信号振幅の中間の一
定電位に設定される。このような電位を発生する
ため、比較用電位発生回路１４は、ドレインが上
記回路点Aaに対応した回路点Abに接続されかつ
ゲートがVc印加点に接続され、上記列線選択用
のMOSトランジスタＧ１ないしGnそれぞれと等
価なMOSトランジスタGb、このMOSトランジ
スタGbのソースとVs印加点との間に挿入される
上記メモリセルＭ１１ないしMmnそれぞれと等
価でかつ浮遊ゲートが中性状態に設定された二重
ゲート型のMOSトランジスタMb、このMOSト
ランジスタMbの制御ゲートにVcよりも低いバイ
アスを与えるための、Vc印加点とVs印加点との
間に直列接続された２個のデプレツシヨン型の
MOSトランジスタ１５，１６からなるバイアス
発生回路１７、上記MOSトランジスタ１ａない
し５ａとそれぞれ等価なMOSトランジスタ１ｂ
ないし５ｂからなる負荷回路LObから構成されて
いる。すなわち、この比較用電位発生回路１４内
にメモリセルＭ１１ないしMmnと等価なMOSト
ランジスタｂを設けることによつてメモリセルＭ
１１ないしMmnのしきい値電圧の変動によるセ
ンスアンプSAの比較用電位（回路点Bbの電位）
の変動をキヤンセルするようにしている。なお、
特に型を指定していないMOSトランジスタはす
べてエンハンスメント型のものである。

このような構成でなる装置において、いまそれ
ぞれ一つの行線Ｒ１と列線COL１が選択された
とすると、その交差点位置にあるメモリセルＭ１
１が選択される。この選択されたメモリセルＭ１
１の浮遊ゲートが中性状態にされており、しきい
値電圧が元の低いままになつていれば、このメモ
リセルＭ１１は導通し、列線COL１は放電され
て回路点Aa，BaはVsに近い所定の電位になる。
以下、このデータ読み出し状態を“１”の読み出
し状態と規定する。

他方、選択されたメモリセルＭ１１の浮遊ゲー
トに予め電子が注入されており、しきい値電圧が
高くなつていれば、このメモリセルＭ１１は非導
通となり、回路点Baの電位はほぼVcになる。以
下、このデータ読み出し状態を“０”の読み出し
状態と規定する。

メモリセルＭ１１ないしMmnからのデータ読
み出しの際、センスアンプSAの比較用電位とし
て上記回路点Baの信号電位の振幅の中間に設定
された比較用電位発生１４の回路点Bbの電位が
与えられており、センスアンプSAは上記両回路
点Ba，Bbの電位を比較することによつてデータ
を検出し、この検出データを図示しない出力バツ
フアに与える。

［背景技術の問題点］ところで、第８図に示す従来装置で、電源電位
Vcが変化した場合に比較用電位発生回路１４内
の回路点Bbの電位、すなわちセンスアンプSAの
比較用電位がどのように変化するかを検討してみ
る。

一般的なMOSトランジスタに流れる電流Ｉは
５極管領域では次式で与えられる。

Ｉ＝β（VG−VTH）² ……１ここでVGはMOSトランジスタのゲート電位で
あり、VTHはしきい値電圧、βはMOSトランジ
スタのチヤネル幅Ｗおよびチヤネル長Ｌ、キヤリ
アの移動度μ、ゲート絶縁膜の誘電率εoxおよび
厚みtoxで規定される定数である。

いま、メモリセルＭ１１ないしMmnのうちそ
の浮遊ゲートが中性状態であるものが選択された
とき、そのセルに流れる電流IMaは次式で与えら
れる。

IMa＝β（0.6Vc−VTH）² ……２ここでゲート電位をVcの６割としたのは、実
質的なゲート電極である浮遊ゲートには、制御ゲ
ートとの容量結合により約６割の電位が与えられ
るように設計しているためである。

他方、比較用電位発生回路１４内のMOSトラ
ンジスタMbの制御ゲート電位をVc−αとすれ
ば、このMOSトランジスタMbに流れる電流IMb
は次式で与えられる。

IMb＝β｛0.6（Vc−α）−VTH｝² ……３ここで次にIMaとIMbの比を求めると次式が得
られる。

IMa／IMb＝（0.6Vc−VTH）²／｛0.6（Vc−α）−VTH｝² ……４上記第４式においてαを2V、VTHを1Vと仮
定すると、Vcが4Vのときに第４式の比の値は
49／１になる。次にVcが上昇して6Vになると、
第４式の比の値は3.5／１になる。すなわち、第
８図の装置で電源電位が上昇すると、浮遊ゲート
が中性状態のメモリセルが選択されたときに流れ
る電流の増加分は、比較用電位発生回路１４内の
MOSトランジスタMbに流れる電流の増加分より
も少なくなる。このことはVcが上昇すると、回
路点Bbの電位が回路点Baの電位に接近すること
を意味する。

第９図はVcに対する回路点Ba，Bbの電位変化
を示す特性図である。図において、VBa１は浮
遊ゲートが中性状態のメモリセルが選択されたと
きの回路点Baの電位であり、VBa２は浮遊ゲー
トに電子が注入されているメモリセルが選択され
たときの回路点Baの電位であり、VBbは回路点
Bbの電位である。上記のように電源電位Vcの上
昇に伴い、VBbはVBa１に順次接近している。
この第９図から明らかなように、従来装置でVc
を高くして使用すると、“１”のデータの読み出
し時に読み出しマージンが悪化してしまう。

このように従来の記憶装置ではセンスアンプ
SAの比較用電位の電源電位変化に伴う変化が一
様であるため、“１”あるいは“０”のデータ読
み出し状態の際にいずれか一方のマージンが悪化
し、センスアンプSAで誤つたデータを検出する
恐れがある。

［発明の目的］この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、メモリ
セルからデータを読み出す際の読み出しマージン
が電源電位に依存せず、しかも十分に高い不揮発
性半導体記憶装置を提供することにある。

［発明の概要］上記目的を達成するためこの発明にあつては、
“１”もしくは“０”のデータを記憶しているメ
モリセルからデータを読み出す際、そのデータ検
出点における“１”および“０”のデータに対応
する電位と等価な電位をそれぞれ発生する電位発
生回路を設け、“０”のデータに対応する電位は
実際に浮遊ゲートに電子を注入してデータの書き
込みを行なつた不揮発性メモリセル素子からなる
ダミーセルを用いて発生させ、両電位の中間電位
をセンスアンプに比較用電位として与えるように
している。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説
明する。

この発明による不揮発性半導体記憶装置は、第
８図に示す従来装置の比較用電位発生回路１４の
代りに、第１図に示すような新たな比較用電位発
生回路２０を設け、この回路２０で発生される電
位を比較用電位として上記センスアンプSAの入
力段のMOSトランジスタ６ｂのゲートに与える
ようにしたものである。なお、新たな比較用電位
発生回路２０以外は従来装置と同様に構成されて
いる。

上記比較用電位発生回路２０は二つの電位発生
回路３０と４０から構成されている。一方の電位
発生回路３０は、ドレインが回路点Acに接続さ
れかつゲートがVc印加点に接続され、列選択用
のMOSトランジスタＧ１ないしGnそれぞれと等
価なMOSトランジスタGc、このMOSトランジ
スタGcのソースとVs印加点との間に挿入されメ
モリセルＭ１１ないしMmnそれぞれと等価でか
つ浮遊ゲートが中性状態に設定された二重ゲート
型のMOSトランジスタMc、MOSトランジスタ
１ａないし５ａそれぞれと等価でかつ負荷回路
LOaと等価に接続されたMOSトランジスタ１ｃ
ないし５ｃで構成された負荷回路LOcから構成さ
れている。

そして上記電位発生回路３０内のMOSトラン
ジスタMcの制御ゲートには選択時に行線Ｒ１な
いしRmに印加される電位Vcと等価な電位が印加
される。

他方の電位発生回路４０は、上記一方の電位発
生回路３０とほぼ同様な回路構成にされており、
電位発生回路３０と対応する箇所にはその符号の
末尾に付されている英文字のｃの代りにｄを付し
てその説明は省略する。また、この電位発生回路
４０内にはメモリセルMdに“０”のデータを書
き込むための回路が新たに追加されている。すな
わち、データ書き込み用電圧Vpの印加点とVsの
印加点との間にはエンハンスメント型（以下、Ｅ
型と称する）２個のMOSトランジスタ４１，４
２が直列に挿入され、このうち一方のMOSトラ
ンジスタ４１のゲートには第１の制御信号発生回
路５０の出力が与えられ、他方のMOSトランジ
スタ４２のゲートには第２の制御信号発生回路６
０の出力が与えられる。またMOSトランジスタ
GdのゲートおよびMdの制御ゲートは、ソース、
ドレイン間の一端が上記Vp印加点に接続された
デプレツシヨン型（以下、Ｄ型と称する）の
MOSトランジスタ４３のソース、ドレイン間の
他端に共通に接続され、さらにこの共通接続点に
は第３の制御信号発生回路８０の出力が与えられ
る。また、上記Ｄ型のMOSトランジスタ４３の
ゲートには上記第１の制御信号発生回路５０の出
力が与えられる。

上記一方の電位発生回路３０の電位出力点であ
るMOSトランジスタ２ｃと３ｃの接続点Bcには
真性型のMOSトランジスタ１８のソース、ドレ
イン間の一端が接続され、他方の電位発生回路４
０の電位出力点であるMOSトランジスタ２ｄと
３ｄの接続点Bdにも真性型のMOSトランジスタ
１９のソース、ドレイン間の一端が接続され、上
記両MOSトランジスタ１８と１９のそれぞれの
ソース、ドレイン間の他端は回路点Ｄに共通接続
される。上記両MOSトランジスタ１８と１９の
ゲートには電源電位Vcが定常的に与えられてい
る。そして上記回路点Ｄの電位が新たな比較用電
位としてセンスアンプSAに供給される。

すなわち、この比較用電位発生回路２０は二つ
の電位発生回路３０，４０を設け、それぞれの出
力電位をMOSトランジスタ１８，１９で抵抗分
割して中間電位を形成し、この中間電位をセンス
アンプSAに供給するようにしている。

第２図ないし第４図は上記第１ないし第３の制
御信号発生回路５０，６０，８０それぞれの具体
的構成を示す回路図である。

第２図に示す第１の制御信号発生回路５０は、
Vc印加点とVc印加点との間に直列に挿入された
Ｄ型およびＥ型のMOSトランジスタからなり、
上記電位発生回路４０内のMOSトランジスタMd
の浮遊ゲートにデータを書き込む際に“１”にさ
れる制御信号Ｗが与えられるいわゆるＥ／Ｄ型の
インバータ５１と、Vp印加点とVs印加点との間
に直列に挿入されたＤ型およびＥ型のMOSトラ
ンジスタからなり、上記インバータ５１の出力が
与えられるＥ／Ｄ型のインバータ５２とから構成
され、このインバータ５２の出力が制御信号とし
て上記MOSトランジスタ４１のゲートに与えら
れる。

第３図に示す第２の制御信号発生回路６０は次
のように構成されている。この回路６０ではVc
印加点とVs印加点との間にＤ型およびＥ型の
MOSトランジスタを直列に挿入して構成した５
個のＥ／Ｄ型のインバータ６１ないし６５が設け
られている。上記インバータ６１には上記制御信
号Ｗが入力として与えられ、このインバータ６１
の出力は次のインバータ６２に入力として与えら
れている。インバータ６２の出力はゲートにVc
が常時供給されているＤ型のMOSトランジスタ
６６を介して次のインバータ６３に入力として与
えられている。このインバータ６３の入力端子と
Vs印加点との間には容量６７が接続されている。
インバータ６３の出力は次のインバータ６４に入
力として与えられている。このインバータ６４の
出力端子とVs印加点との間にはＥ型のMOSトラ
ンジスタ６８が挿入されており、このMOSトラ
ンジスタ６８のゲートには上記信号Ｗが与えられ
る。インバータ６４の出力は次のインバータ６５
に入力として与えられている。

Vc印加点とVs印加点との間には真性型のMOS
トランジスタ６９およびＥ型のMOSトランジス
タ７０が直列に挿入されており、MOSトランジ
スタ６９のゲートには上記インバータ６４の出力
が、MOSトランジスタ７０のゲートには上記イ
ンバータ６５の出力がそれぞれ与えられ、この両
MOSトランジスタ６９，７０の直列接続点の信
号が制御信号として上記MOSトランジスタ４２
のゲートに与えられる。

第４図に示す第３の制御信号発生回路８０は基
本的には上記第２の制御信号発生回路６０とほぼ
同様に構成されている。すなわち、この回路８０
は第２の制御信号発生回路６０に対しさらにもう
１個のＥ／Ｄ型のインバータ７１とＤ型のMOS
トランジスタ７２を追加し、インバータ７１の入
力として上記両MOSトランジスタ６９と７０の
直列接続点の信号を与え、インバータ７１の出力
を上記MOSトランジスタ７２を介して制御信号
として上記MOSトランジスタGdのゲート、
MOSトランジスタMdの制御ゲート等に与えるよ
うにしている。なお、新たに追加されたMOSト
ランジスタ７２のゲートには制御信号Ｗの反転信
号が与えられる。

次に動作を説明する。まず、メモリセルＭ１１
ないしMmnからデータを読み出す前に電位発生
回路４０内のMOSトランジスタMdの浮遊ゲート
に“０”データの書き込みが行われる。この書き
込みは次のようにして行われる。

まず、書き込み用電圧Vpがほぼ20Vにされ、
制御信号が“０”から“１”にされる。すると第
２図の第１の制御信号発生回路５０ではインバー
タ５１の出力がVsとなり、これによりインバー
タ５２の出力がVpまで上昇する。この電位Vpは
第１図の電位発生回路４０内のMOSトランジス
タ４１，４３に与えられるので、この後、両
MOSトランジスタ４１，４３がオン状態となり
MOSトランジスタGdのゲートおよび回路点Ad
側の一端それぞれに電位Vpが印加される。従つ
て、このときMOSトランジスタMdのソースには
書き込み用の電位Vpが印加されることになる。

他方、制御信号Ｗが“０”から“１”にされる
と、第３図の第２の制御信号発生回路６０では
MOSトランジスタ６８がオン状態となり、イン
バータ６４の出力端子の電位はVsにされるので、
MOSトランジスタ６９はオフ状態にされる。こ
のとき、Vsにされたインバータ６４の出力端子
の電位はインバータ６５に与えられており、この
インバータ６５の出力がVcにされるので、MOS
トランジスタ７０はオン状態にされる。すなわ
ち、制御信号Ｗが“１”にされた直後ではこの第
２の制御信号発生回路６０から出力される制御信
号は“０”にされ、第１図の電位発生回路４０内
のMOSトランジスタ４２はオフ状態にされるの
で、上記したように書き込み用の電位VpがMOS
トランジスタ４１を介して回路点Adに与えられ
る。

同様に第３の制御信号発生回路８０でも、
MOSトランジスタ６９と７０の直列接続点の信
号は“０”にされるので、インバータ７１の出力
は“１”にされる。このときMOSトランジスタ
７２のゲートに与えられている信号Ｗの反転信号
は“０”されており、一端には“１”にされたイ
ンバータ７１の出力が与えられているので、この
MOSトランジスタ７２はオフ状態にされ、上記
MOSトランジスタ４３を介して出力されている
書き込み用電位VpはMOSトランジスタGdのゲ
ートおよびMOSトランジスタMdの制御ゲートに
そのまま印加される。すなわち、MOSトランジ
スタ４３を介して出力されている書き込み用電位
Vpは第４図回路内のMOSトランジスタ７２を介
して放電されることはない。

以上により電位発生回路４０内のMOSトラン
ジスタMdのドレインおよび制御ゲートには共に
書き込み用電位Vpが印加され、これによりこの
MOSトランジスタMdでドレイン近傍のチヤネル
領域でインパクトアイオナイゼーシヨンによる
電子、正孔対が発生し、このうちの電子が浮遊ゲ
ートに注入されて“０”データの書き込みが行わ
れる。

上記MOSトランジスタMdに対するデータの書
き込みが終了した時点で制御信号Ｗが“１”から
“０”にされる。制御信号Ｗが“０”にされるこ
とにより、第１の制御信号発生回路５０ではイン
バータ５１の出力が“０”から“１”にされ、こ
れによりインバータ５２の出力電位がVpからVs
に放電される。その結果、第１図の電位発生回路
４０内のMOSトランジスタ４１，４３がオフ状
態にされる。

他方、制御信号Ｗが“１”から“０”にされる
と、第３図の第２の制御信号発生回路６０では
MOSトランジスタ６８がオフ状態にされる。ま
たインバータ６１の出力が“１”となり、これに
続くインバータ６２の出力は“０”になるが、イ
ンバータ６２の出力が“１”にされているとき容
量６７は“１”に充電されているので、この容量
６７の放電期間が経過するまで、インバータ６３
の入力は“１”にされたままである。従つて、こ
のインバータ６３の出力は“０”のままにされ、
インバータ６４の出力は“１”にされたままであ
る。他方、制御信号Ｗが“０”にされるとMOS
トランジスタ６８はすぐにオフ状態にされるの
で、インバータ６４の出力端子の信号は“１”に
保持されたままである。すなわち、上記容量６７
の放電期間が経過するまで、この第２の制御信号
発生回路６０の出力は“１”にされる。従つて、
第１図の電位発生回路４０内のMOSトランジス
タ４２がオン状態にされ、いままで書き込み用電
位Vpに充電されていた回路点AdはこのMOSト
ランジスタ４２を介してVsに放電される。

同様に第４図の第３の制御信号発生回路８０で
も、容量６７の放電期間が経過するまではMOS
トランジスタ６９と７０の直列接続点の信号は
“１”にされる。これによりインバータ７１の出
力は“０”にされる。このとき、MOSトランジ
スタ７２のゲートに与えられている信号Ｗの反転
信号は“１”である。従つて、このMOSトラン
ジスタ７２はオン状態にされ、予めVpに充電さ
れていたMOSトランジスタGdのゲートおよび
MOSトランジスタMdの制御ゲートはこのMOS
トランジスタ７２およびインバータ７１を介して
Vsに放電される。

次に、第３図回路内および第４図回路内の容量
６７の放電期間が経過すると、インバータ６３の
出力が“１”になり、インバータ６４の出力が
“０”にされる。この結果、第２の制御信号発生
回路６０の出力は“０”に、第３の制御信号発生
回路８０の出力は“１”にされる。

第５図はMOSトランジスタMdの浮遊ゲートに
対するデータ書き込みの際のタイミングチヤート
であり、第１ないし第３の制御信号発生回路５
０，６０，８０の各出力はＳ１ないしＳ３で示さ
れている。

なお、第５図において第３の制御信号発生回路
８０の出力Ｓ３が書き込み電位Vp及び0Vの電位
にそれぞれなるのは次のような理由による。すな
わち、第３の制御信号発生回路８０は、第１図に
示すように電位発生回路４０内に設けられてい
る。そして、この電位発生回路４０内で第３の制
御信号発生回路８０の出力はMOSトランジスタ
４３のソースに接続されており、さらにこの
MOSトランジスタ４３のドレインはVpに接続さ
れている。すなわち、第３の制御信号発生回路８
０の出力は、上記MOSトランジスタ４３を介し
てVpに接続されている。

いま、制御信号Ｗが0V、が5V、Vpが0Vの
ときは、第４図においてインバータ６１の出力は
5V（Vc）、インバータ６２の出力は0V、インバー
タ６３の出力は5V、インバータ６４の出力は
0V、インバータ６５の出力は5Vとなり、MOS
トランジスタ６９がオフ、MOSトランジスタ７
０がオンとなり、インバータ７１の入力が0Vと
なるため、このインバータ７１の出力は5Vにな
る。この後、Ｗが5V、が0V、Vpの端子がVP
まで上昇しても、MOSトランジスタ６８がオン
するため、インバータ６４の出力は依然として
0Vであり、インバータ７１の出力は5Vのままで
ある。このとき、Ｄ型のMOSトランジスタ７２
のゲートは0Vであり、そのソース、すなわちイ
ンバータ７１の出力は5Vであるため、このMOS
トランジスタ７２はオフし、第３の制御信号発生
回路８０の出力、すなわちMOSトランジスタ７
２のドレインは、第１図中のMOSトランジスタ
４３を介してVPに充電される。

次に制御信号Ｗが0V、が5V、Vpが0Vにな
ると、MOSトランジスタ６８は、そのゲートに
供給されている信号Ｗが0Vであるためオフする。
一方、インバータ６１，６２，６３を介してイン
バータ６４に供給される信号Ｗの5Vから0Vへの
変化は、MOSトランジスタ６６による抵抗成分
と、容量６７とに基づく所定の時定数を持つ遅延
回路にり遅らされる。このため、インバータ６３
の出力は依然として0Vであるため、インバータ
６４の出力は5Vになる。従つて、インバータ６
５の出力は0Vとなり、この出力がゲートに入力
されるMOSトランジスタ７０はオフする。一方、
MOSトランジスタ６９はオンするため、MOSト
ランジスタ６９と７０との接続点の電位は上昇
し、インバータ７１の出力は0Vになる。このた
め、第３の制御信号発生回路８０の出力は0Vに
なる。また、信号Ｗの5Vから0Vの変化は、所定
時間遅れてインバータ６３に伝達され、この後、
このインバータ６３の出力は5Vになる。このた
め、インバータ６４の出力は0Vになる。このと
き、第３の制御信号発生回路８０の内部状態は、
始めに説明したように制御信号Ｗが0V、が
5V、Vpが0Vのときと同じであるため、第３の
制御信号発生回路８０の出力は5Vになる。

以上のように第１図の回路において、制御信号
Ｗが“１”にされている期間では電位発生回路４
０内のMOSトランジスタMdの浮遊ゲートに電子
の注入が行われ、制御信号Ｗが“０”にされた後
の所定期間では電位発生回路４０内において予め
書き込み電位Vpに充電された各回路点の放電が
行われる。他方、電位発生回路３０内のMOSト
ランジスタMcには電子の注入は行われず、浮遊
ゲートは常時、中性状態にされている。

このような構成において、第１図回路の一方の
電位発生回路３０内のMOSトランジスタMcの浮
遊ゲートは常に中性状態に設定されており、その
制御ゲートには行線Ｒ１ないしRmに印加される
電位と等価な電位が印加されているため、回路点
Bcに発生する電位VBcは電源電位Vcの変化に伴
い、第６図の特性図に示すように変化する。この
電位VBcの電位勾配は、このMOSトランジスタ
Mcに対する条件がメモリセルＭ１１ないしMmn
と等価なので、前記第９図の電位VBa１の特性
と同じである。他方の電位発生回路４０内の
MOSトランジスタMdには“０”のデータが書き
込まれ、その浮遊ゲートには電子が注入されてい
るので、回路点Bdに発生する電位VBdは電源電
位Vcの変化に伴い、第６図の特性図に示すよう
に変化する。この電位VBdの電位勾配は前記第
９図の電位VBa２の特性と同じである。なお、
電源電位Vcが電位発生回路４０内のMOSトラン
ジスタMdのしきい値電圧より低いときは、この
トランジスタMdがオフしているため、上記VBd
はVcの上昇と共に上昇する。そして、Vcが上記
トランジスタMdのしきい値電圧より高くなる
と、このトランジスタMdがオンし、このトラン
ジスタMdに電流が流れ、VBdの電位上昇速度が
鈍る。すなわち、Vcが上昇していつたとき、Vc
の電位がMOSトランジスタMdのしきい値電圧を
越えたときからの上昇速度が鈍くなり、VBdの
変化の傾き、すなわち勾配が、Vcのある値を境
にして異なつたものとなる。

一方、上記両電位VBc，VBdは抵抗成分を持
つMOSトランジスタ１８，１９によつて回路点
Ｄに結合されているので、この回路点Ｄに発生す
る電位VDは電源電位Vcの変化に伴い第６図に示
すように、常に上記両電位VBc，VBdの中間電
位となるように変化する。すなわち、センスアン
プSAには、“０”のデータを記憶しているメモリ
セルのしきい値電圧を境にして、電源電位Vcの
上昇に伴いその値の変化の勾配が異なり、しかも
メモリセルＭ１１ないしMmnから“０”、“１”
のデータを読み出したときの回路点Baの信号振
幅の中間電位に設定された電位VDが比較用電位
として与えられる。このため、電源電位Vcが変
化しても、センスアンプSAにおける比較用電位
VDは常に電位VBc（電位VBa１と等価）と電位
VBd（電位VBa２と等価）の中間電位になる。こ
のため、“０”、“１”データの読み出しは電源電
位Vcに依存せず、共に十分高いマージンで行な
うことができる。従つて、電源電位Vcが所定の
値から推移しても、センスアンプSAでは常に正
しいデータを検出することができる。

なお、上記電位発生回路４０内のMOSトラン
ジスタMdとして、第７図に示すように外部入射
光に対する光シールドの施されたものを使用すれ
ば、データ書き込み後に紫外線による消去を防止
することができ、一回のデータ書き込みだけで比
較用電位を得ることができる。すなわち、第７図
のMOSトランジスタはソース領域９１に接続さ
れる金属配線９２を、浮遊ゲート９３および制御
ゲート９４からなるゲート構造の上を覆うように
形成し、かつこの金属配線９２を十分な距離だけ
延長するようにしたものである。なお、９５はド
レイン領域であり、９６は絶縁膜であり、破線の
矢印は外部入射紫外線の通路を示す。

［発明の効果］以上説明したようにこの発明によれば、メモリ
セルからデータを読み出す際の読み出しマージン
が電源電位に依存せず、しかも十分に高い不揮発
性半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る装置の回路
図、第２図ないし第４図はそれぞれ上記実施例装
置の一部の具体的構成の回路図、第５図は上記実
施例装置の動作を示すタイミングチヤート、第６
図は上記実施例装置の特性図、第７図は上記実施
例装置で使用されるMOSトランジスタの構造を
示す断面図、第８図は従来装置の回路図、第９図
は上記従来装置の特性図である。Ｍ……メモリセル、Ｒ……行線、COL……列
線、LO……負荷回路、SA……センスアンプ、２
０……比較用電位発生回路、３０，４０……電位
発生回路、５０，６０，８０……制御信号発生回
路。

Claims

【特許請求の範囲】１行線と、浮遊ゲートおよび制御ゲートを有し上記行線の
信号で制御ゲートが選択的に駆動される不揮発性
メモリセルと、上記不揮発性メモリセル素子から読み出される
データを受ける列線と、浮遊ゲートおよび制御ゲートを有する比較電位
発生用の不揮発性メモリセル素子と、この比較電
位発生用の不揮発性メモリセル素子の浮遊ゲート
に電子を注入する手段とを有し、前記比較電位発
生用の不揮発性メモリセル素子の浮遊ゲートに電
子が注入された状態で使用することにより、出力
電位が電源電位に対応して変化し、かつ所定の電
源電位を境にして出力電位の傾きが異なるような
比較用電位を発生する比較用電位発生手段と、上記列線に読み出されたデータに対応する電位
を上記比較用電位と比較してデータの検出を行う
データ検出手段とを具備したことを特徴とする不揮発性半導体記憶
装置。