JPH02244768A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタを使用し、電気的にデ
ータの書替えが可能な不揮発性半導体メモリに関する。

（従来の技術） 電気的にデータの書替えが可能な不揮発性半導体メモリ
は、Ｅ　２Ｆ　ＲＯＭ　（Ｅ　１．ｅｅｔｒｉｅａｌｌ
ｙＥｒａｓａｂｌｅ　ａ、ｎｄ　Ｐｒｏｇｒａｍａｂｌ
ｅ　　Ｒｅａｄ　ＯｎｌｙＭ　ｃ＋＋＋ｏｒｙ　）とし
て良く知られている。このＥ２　ＦＲＯＭに使用される
メモリセルの構造には種々の方式があるが、フローティ
ングゲート型でフローティングゲート電極（浮遊ゲート
電極）が一部薄い絶縁膜を介して拡散層と重なり合って
いる方式のものが一般的である。

第９図はこの方式の従来のメモリセルの素子構造を示す
断面図である。Ｐ型半導体基板５０の表面にはＮ！２拡
散層５１．５２．５３が形成されている。上記拡散層５
１と５２の相互間にはチャネル領域５４が設定されてお
り、このチャネル領域５４上には比較的厚い絶縁膜５５
を介して、多結晶シリコンで構成された電極５Ｂが設け
られている。また、この電極５Ｇは、上記絶縁膜５５よ
りも薄い膜厚の絶縁膜５７の部分を介して上記Ｎ型拡散
層５２と重なり合っている。

さらに、電８ｉｉ５６上には比較的厚い絶縁膜５Ｂを介
して、多結晶シリコンで構成された電極５９が設けられ
ている。

さらに上記拡散層５２と５３の相互間にもチャネル領域
６０が設定されており、このチャネル領域６０上には比
較的厚い絶縁膜８１を介して、多結晶シリコンで構成さ
れた電極６２が設けられている。

ここで、上記拡散層５１はソース線Ｓに、拡散層５３は
ビット線ＢＬにそれぞれ接続され、さらに電極５Ｇはフ
ロルティングゲート電極（浮遊ゲート電極）、電極５９
はコントロールゲート電極（制御ゲート電極）、ゲート
電極６２は選択ゲート電極としてそれぞれ使用され、コ
ントロールゲート電極５９は制御ゲート線ＣＧに、ゲー
ト電極６２は選択ゲート線ＳＧにそれぞれ接続されてい
る。

第１０図は第９図の従来素子の等価回路図である。図中
のトランジスタＱｌｌは前記拡散層５１．５２をソース
、ドレインとするブローティングゲート型のものであり
、データを記憶するメモリセルトランジスタを構成して
いる。また、トランジスタＱ１２は前記拡散層５２．５
３をソ〜ス、ドレインとする通常のＭＯＳ型のものであ
り、上記メモリセルトランジスタＱｌｌを選択する選択
トランジスタを構成しており、両トランジスタＱｌｌ、
Ｑ１２はソース線Ｓとビット線ＢＬとの間に直列に挿入
されている。

このようなメモリセルの動作モードには、データの消去
、書込み及び読出しモードがある。第１１図はこれら各
動作モードにおいて、ソース腺８１ビット線ＢＬ、制御
ゲート線ＣＧ、選択ゲ−ト線ＳＧに供給される電圧をま
とめて示したものである。なお、Ｅ２ＦＲＯＭを内蔵し
た集積回路で使用される電源電源は基準電圧ＧＮＤ。

■ＣＣ、■Ｐ　Ｐの３種類であり、通常の場合、ＧＮＤ
−ＯＶ、Ｖｃｃ　＝５Ｖｓ　Ｖｐ　ｐ　−２０Ｖであり
、ＶＰＰは外部電源として供給されるものではなく、集
積回路内部においてＶＣＣの電圧を昇圧して作成される
。

データ消去モードは電子注入モードとも呼ばれ、メモリ
セルトランジスタＱｌｌのフローティングゲート電極５
Ｂに電子を注入することによって、その閾値電圧ｖｔｈ
を上昇させるものである。この場合には、ＢＬ−ＯＶＳ
ＳＧ−２０ＶＳＣＧ−２０Ｖ。

５−ＯＶに設定する。ＳＧを２０Ｖに設定することによ
って選択トランジスタＱ１２が導通し、前記拡散層５２
はＢＬのＯＶとなる。他方、フローティングデー１４極
５６にはＣＧの高い電圧が印加されている。これにより
、フローティングゲート電極５６と拡散層５２との間の
薄い絶縁膜５７に高電界が加わり、拡散層５２からフロ
ーティングゲート電極５Ｂに向かってトンネル電流が流
れ、フローティングゲート電極５Ｂに電子が注入される
。この結果、メモリセルトランジスタＱｌｌの閾値電圧
ｖｔｈが上昇し、例えば＋８Ｖ程度になる。

データ書込みモードは電子放出モードとも呼ばれ、フロ
ーティングゲート電極５６に注入された電子を放出する
ことによってメモリセル用トランジスタＱｌｌの閾値電
圧ｖｔｈを低下させるものである。

コノ場合ニハ、ＢＬ−２０ＶＳＳＧ−２０Ｖ、ＣＧ−Ｏ
Ｖとし、Ｓは５■もしくはフローティング状態に設定す
る。ＳＧを２０Ｖに設定することによっ゛Ｃ選択用トラ
ンジスタＱ１．．２が導通し、拡散層５２はＢＬの２０
ｖとなる。これにより、上記消去モードの場合とは反対
方向で薄い絶縁膜５７に高電界が加わり、フローティン
グゲート電極５Ｂから拡散層５２に向かってトンネル電
流が流れ、フローティングゲート電極５６から電子が放
出される。この結果、メモリセルトランジスタＱｌｌの
閾値電圧Ｖｔｂが低下し、例えば−５■程度になる。

データ読出しモードの場合には、ＢＬ−ＩＶ、５Ｇ−５
Ｖ、ｃｃ−ｏｖ、、５−ｏｖに設定する。

ＳＧを５■に設定することによって選択トランジスタＱ
１２が導通し、拡散層５２はＢＬのＩＶとなる。

このとき、フローティングゲート電極５Ｂに電子が注入
されＣいる場合には、予め閾値電圧ｖｔｈが上昇してい
るため、メモリセルトランジスタＱｌｌは導通しない。

このため、ＢＬとＳとの間には電流が流れず、ＢＬは１
■のまま保持される。これに対し、フローティングゲー
ト電極５６から電子が放出されている場合には閾値電圧
ｖｔｈが低下しているため、メモリセルトランジスタＱ
ｌｌは導通する。

このときは、ＢＬとＳとの間に電流が流れ、ＢＬはほぼ
ＳのＯｖとなる。つまり、ＢＬのＩＶとＯＶの電位差を
ＢＬに接続された図示しないセンス回路で増幅すること
により、論理的な“１“０“の判定を行なう。

ここで問題となるのは、ＢＬの１ｖと０■の電位差をセ
ンス回路で増幅していることである。すなわち、センス
回路では、わずか１Ｖの電位差を増幅してレベル判定を
行なわなければならない。

それでは、なぜ、読出しモードの際にＢＬを５Ｖまで上
げずに、１■程度にまで押さえ込む必要があるのかにつ
いて説明する。読出しモードに、ＢＬ−５Ｖに設定する
と拡散層５２はほぼ５■になる。すると、薄い絶縁膜５
７には、フローティングゲート電極５６を介して、ＣＧ
−ＯＶと拡散層５２の５Ｖとによる電界が加わることに
なる。つまり、先の書込みモード（電子放出モード）に
おける電界の加わり方と電界の方向が同じであり、異な
る点は電界の強さが書込みモード時よりも低いだけであ
る。従って、電子が注入されているメモリセルトランジ
スタが長時間にわたり読出しモードにされているならば
、既に注入されている電子がトンネル効果により徐々に
放出される。この結果、閾値電圧ｖｔｈがわずかづつ低
下し、ある時間が経過したときには論理的誤動作を引き
起こすことになる。このような現象をソフトライト（弱
い書込み）現象と呼び、このソフトライト現象の時間に
対する耐性はリード・リテンション特性（読出し時のデ
ータ保持特性）と呼ばれている。次に、上記ソフトライ
ト現象について第１２図を用いて説明する。第１２図は
フローティングゲート電極に電子が注入されているメモ
リセルトランジスタの閾値電圧ｖｔｈと、ビット線ＢＬ
に電圧が印加されている合計の時間ｔ［ｌＬとの関係を
、ビット線の電圧ｖ、ｌＬをパラメータとして示した特
性図である。図から明らかなように、フローティングゲ
ート電極からの電子放出を起こさせない、もしくはこれ
を最少限に押さえるためには、ビット線の電圧ＶＢＬを
なるべく低くする必要がある。従って、ソフトライト現
象を抑制するためには、読出しモード時におけるＢＬｆ
ｆｉ圧を下げれば良い。しかし、ＢＬ電圧を下げること
により、逆に電子注入セルと電子放出セルとのＢＬ電圧
差が小さくなり、論理的マージンが低下してしまう。こ
のため、従来ではＢＬ−ＩＶ程度に設定し、リード・リ
テンション特性に対しては十分な対策を行ない、一方で
は論理的マージンが小さくなるという点に対してはセン
ス回路を高性能化する等して、センス回路自体に大きな
負担をかけていた。

このように従来では、センス回路に余りに多くの負担を
かけすぎているために、以下のような種々の問題が明ら
かになった。その第１の問題点として、センス回路の構
成が複雑化し、集積回路化する際にチップ面積が増大す
ることである。チップ面積の増大は製造価格の増加をも
たらす。第２の問題点として、読出しモード時における
動作電源電圧マージンが小さくなり、特に低電圧μ作が
不利となることが挙げられる。第３の問題点として、Ｂ
Ｌに供給するための１■という中間の定電圧源が必要と
なる。このような中間電圧を作成する回路を内蔵するこ
とにより、消費電流が増加し、低消費電力化が不利とな
る。第４の問題点としてセンス回路の複雑化に伴い、ア
クセスタイムが長くなることが挙げられる。

（発明が解決しようとする課題） このように従来の不揮発性半導体メモリでは、チップ面
積が増大する、低電圧動作に不利である、低消費電力化
に不利である、アクセスタイムが長くなる、等の欠点が
ある。

この発明は上記のような事情を考慮し、てなされたもの
であり、その目的は、低電圧、低消費電力化をＴｈｌ能
ならしめるとともに、センス回路を始めとする周辺回路
の簡素化と動作速度の高速化を可能ならしめる不揮発性
半導体メモリを提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体メモリは、第１導電型の半導
体基板と、上記基板内に設けられた第２導電型の第１、
第２及び第３拡散層と、上記第１拡散層と第２拡散層と
の間に設定された第１チャネル領域と、上記第２拡散層
と第３拡散層との間に設定された第２チャネ、ル領域と
、上記第１チャネル領域上及びこれと隣接する上記第２
拡散層上に連続して、第１の絶縁膜を介して設けられた
浮遊ゲート電極と、上記浮遊ゲート電極上に、少なくと
も一部の膜厚が上記第１の絶縁膜よりも薄くされた第２
の絶縁膜を介して設けられた制御ゲート電極と５．Ｌ紀
第２チャネル領域上に、第１の絶縁膜と等価な膜厚の第
３の絶縁膜を介して設けられた設けられた選択ゲート・
電極と、データの書込み、消去及び読出し時に上記制御
ゲート電極に所定電圧を供給する制御ゲート線と、デー
タの書込み、消去及び読出し時に上記選択ゲート電極に
所定電圧を供給する選択ゲート線と、上記第１拡散層に
所定の電圧を供給するソース線と、データの書込み、消
去及び読出し時に上記第３拡散層に所定の電圧を供給す
るビット線とから構成されＣいる。

（作用） この発明の不揮発性゛ｒ導体メモリでは、メモリセルの
ｉｌｊ遊ゲート電極に対する電子の注入もしくは浮遊ゲ
ート電極からの電子の放出が、制御ゲート電極との間に
設けられた膜厚の薄い第１の絶縁膜を介して行われる。

従って、データの読出し時にとフト線に通常の読出し電
圧を印加したときに、選択ゲート電極下の第２のチャネ
ル領域を介してこの電圧が第２の拡散層に印加された場
合でも、この第２の拡散層と浮遊ゲート電極との間に電
界は加わらない。

（実施例） 以下、図面を参照し゛にの発明を実施例により説明する
。第１図はこの発明の不揮発性士導体メモリで使用され
るメモリセル１個分の素子構造を示す断面図である。Ｐ
型シリコン半導体基板１０の表面にはＮ型数散層ＩＩ、
　１．２．１３　（第１、第２、第３拡散層）が形成さ
れている。上記拡散層１１と１２の相互間にはチャネル
領域１４（第１−チャネル領域）が設定されている。こ
のチャネル領域１４上及びこの領域に隣接した拡散層１
２上に連続【３．て、全体の膜厚が例えば４００人程形
成比較的厚くされた、例えばシリコン酸化膜からなる絶
縁膜１５が設けられている。上記絶縁膜１５上には、多
結晶シリコンで構成された電極Ｉ６が設けられている。

さらに上記電極ｌＧ上には、大部分の膜厚が４００人程
形成された例えばシリコン酸化膜からなる絶縁膜１７が
設けられており、この絶縁膜１７の一部、すなわち上記
拡散層１２上に対応した位置には、膜厚が例えば１５０
人程形成された薄膜部Ｉ８が設けられている。さらに上
記絶縁膜Ｉ７上には、多結晶シリコンで構成された電極
１９が設けられている。

上記拡散層１２と１３の相互間にもチャネル領域２０（
第２チャネル領域）が設定されている。このチャネル領
域２０上には、全体の膜厚が例えば４００人程変色比較
的厚くされた、例えばシリコン酸化膜からなる絶縁膜２
１を介して、多結晶シリコンで構成された電極２２が設
けられている。

ここで、上記拡散層ＩＨこはソース線Ｓが、拡散層１３
にはビット線ＢＬがそれぞれ接続されている。

また上記電極１．８はフローティングゲート電極（浮遊
ゲート電極）、電極１９はコントロールゲート電極（制
御ゲート電極）、電極２２は選択ゲート電極としてそれ
ぞれ使用され、電極１９は制御ゲート線ＣＧに、電極２
２は選択ゲート線ＳＧにそれぞれ接続されている。

第２図は第１図の素子の等価回路図である。図中のトラ
ンジスタＱ１は前記拡散層１１．１２をソース、ドレイ
ンとするフローティングゲート型のものであり、データ
を記憶するメモリセルトランジスタを構成している。ま
た、トランジスタＱ２は前記拡散層１２．　　Ｈをソー
ス、ドレインとする通常のＭＯＳ型のものであり、上記
メモリセルトランジスタＱ１を選択する選択トランジス
タを構成している。

このようなメモリセルの動作モードとして、従来のメモ
リセルの場合と同様に、電子注入、電子放出及び読出し
モードがある。第３図はこのような各動作モードにおい
て、ソース線８１制御ゲート線ＣＧ、選択ゲート線ＳＧ
及びビット線ＢＬに供給される電圧をまとめて示したも
のであり、以Ｆに各モードにおける動作を説明する。

電子注入モードの場合には、ＢＬ−２０Ｖ、５Ｇ−２０
Ｖ、ＣＧ−ＯＶとし、Ｓはフローティング状態（第３図
中のＦＬ）に設定する。ＳＧを２０Ｖに設定することに
よって選択トランジスタＱ２が導通し、拡散層１２はＢ
Ｌの２０Ｖとなる。

他方、コントロールゲート電極１９にはＯＶの電圧が印
加されている。このとき、ブローティングゲ−ト電極１
Ｇの電位は、コントロールゲート電極１９とフローティ
ングゲート電極ＩＢとの間の容量と、フローティングゲ
ート電極１６と拡散層１２との間の容量との容量分割に
よって、２０Ｖよりは低いが、ＯＶよりは十分に高い電
位に設定される。従って、絶縁・膜１７の薄膜部１８を
介して、コントロールゲート電極１９とフローティング
ゲート電極１Ｂとの間に高電界が加わる。これにより、
フローティングゲート電極１６からコントロールゲート
電極１９に向かってトンネル電流が流れ、フローティン
グゲート電極１６に電ｆが注入される。この結果、メモ
リセルトランジスタＱ１の閾値電圧Ｖｔｈが」二昇する
。

電子放出モードの場合には、ＢＬ−ＯＶ、５Ｇ−２０Ｖ
、ＣＧ−２０Ｖ、５−ＯＶに設定する。

ＳＧを２ＯＶに設定することによって選択トランジスタ
Ｑ２が導通し、拡散層１２はＢＬのＯＶとなる。このと
き、フローティングゲート電極１６の電位は、コントロ
ールゲート電極１９とフローティングゲート・電極１６
との間の容量と、フローティングゲート電極１６と拡散
層１２との間の容量との容量分割によって、Ｏｖよりは
高いが、２０Ｖよりは十分に低い電位に設定される。従
って、この場合には絶縁膜１７の薄膜部１８を介して、
コントロールゲート電極１９とフローティングゲート電
極ＩＧとの間に、上記Ｓ＋注入モードのときとは反対方
向で高電界が加わり、コントロールゲート電極１９から
フローティングゲート電極１６に向かってトンネル電流
が流れ、フローティングゲート電極１６から電子が放出
される。この結果、メモリセルトランジスタＱ１の閾値
電圧ＶＬｈは低下する。

データ読出しモードの場合には、ＢＬ−５Ｖ。

５Ｇ−５Ｖ、ＣＧはフローティング状態（Ｆ　Ｌ）、５
−ＯＶに設定する。ＳＧを５ｖに設定することによって
選択トランジスタＱ２が導通し、拡散層１２はＢＬの５
Ｖとなる。このとき、予めフローティングゲート電極１
６に電子が注入されている場合には、その閾値電圧ｖｔ
ｈが上昇しているため、メモリセルトランジスタＱ１は
非導通になる。従って、トランジスタＱ１．．Ｑ２には
電流が流れず、ビット線ＢＬの電圧５ｖはそのまま保持
される。

他方、予めフローティングゲート電極ｌｆｔから電子が
放出されている場合には、その閾値電圧ｖｔｈは低下し
ており、その値は例えば負極性になっている。このとき
はメモリセルトランジスタＱ１が導通し、トランジスタ
Ｑｌ、Ｑ２を介してビ・ント締ＢＬからソース線Ｓに電
流が流れ、ビット線ＢＬの電圧はほぼソース線ＳのＯｖ
に低下する。

そして、この読出しモードの際には、ビット線ＢＬの電
圧を、このビット線ＢＬに接続された図示しないセンス
回路で増幅することにより、論理的な“１゛　　０″の
判定が行なわれる。

ここで重要なことは、ビット線ＢＬに５ｖという通常の
読出し時の電圧をそのまま供給することができるという
点である。しかも、５ｖという電圧をビット線ＢＬに供
給してもソフトライト現象を押さえ、リード・リテンシ
ョン特性を大幅に改善することができるのである。なぜ
ならば、読出しモード時に、コントロールゲート電極１
９はフローティング状態にされており、フローティング
ゲート極１Ｂとコントロールゲート電極１９との間に設
けられたゲート絶縁膜１７の薄膜部１８には電界が加わ
らず、トンネル効果による電子の注入も放出も行われな
いからである。

次に、上記第１図のような素子構造のメモリセルを用い
たこの発明の不揮発性半導体メモリについて説明する。

第４図は第１図のメモリセルを用いたこの発明の不揮発
性半導体メモリの読出し系回路の概略的な構成を示す回
路図である。ここでは説明を簡単にするために、前記メ
モリセルトランジスタＱ１と選択トランジスタＱ２とか
らなるメモリセル３０は１個のみ図示されている。５ｖ
にされた通常の読出し用電源電圧Ｖ。０と前記ビット線
ＢＬとの間には、負荷回路としての抵抗３Ｉが接続され
ており、さらにビット線ＢＬにはセンス回路（センスア
ンプ回路）、３２の入力端子が接続されている。

この回路では、メモリセル３０における電子注入、放出
の各状態において、データ読出しの際にビット線ＢＬは
５ＶとＯｖとの間をほぼフル・スイングする。すなわち
、選択ゲートｔｌｓＧに５■が供給され、トランジスタ
Ｑ２が導通したとき、トランジスタＱ１に予め電子が注
入されていれば、このトランジスタＱ１は非導通となり
、ビット線ＢＬ、の電位は５ｖのまま保持される。他方
、トランジスタＱ１から電子が放出されていれば、トラ
ンジスタＱ１は導通状態となり、ビット線ＢＬの電位は
ＯＶに低ドする。そして、センス回路３２によりビット
線ＢＬの電位が検出され、読出しデータとして出力され
る。

ここで、電源電圧ＶＣＣの値を低下させても、ビット線
ＢＬの電圧はＶｃｃとＯＶとの間をほぼフル・スイング
する。このため、低電圧動作に対しても十分な動作マー
ジンを得ることができる。

また、従来のように１ｖという中間電圧が不要なため、
この電圧を作成する回路が不要となり、消費電流の削減
を図ることができる。

第５図は上記第１図のメモリセルを用いたこの発明のメ
モリの他の読出し系回路の概略的な構成を示す回路図で
ある。このメモリでは、ビット線ＢＬの負荷回路として
前記抵抗３１の代わりに、ＰチャネルＭＯＳ）ランジス
タ３３を使用するようにしたものである。このトランジ
スタ３３のゲートにはＯＶの基準電圧が供給されており
、このトランジスタ３３は常時、導通状態にされている
。このようにビット線ＢＬの負荷回路としてＭＯＳ）ラ
ンジスタを使用することもできる。

第６図は上記第１図のメモリセルを用いたこの発明のメ
モリのさらに他の読出し系回路の概略的な構成を示す回
路図である。このメモリでは、ビット線ＢＬの負荷回路
として使用されるＰチャネルＭＯＳトランジスタ３３の
ゲートに基準電圧を供給する代わりにクロック信号φｐ
を供給し、さらにメモリセル３０内の選択トランジスタ
Ｑ２の選択ゲート線ＳＧに選択信号を供給する組合わせ
回路としてのデコーダ回路３４の動作を、このクロック
信号φｐによって制御するようにしたものである。

すなわち、この回路では、第７図のタイミングチャート
に示すように、プリチャージ期間にクロック信号φｐが
“０“レベルされ、トランジスタ３３が導通状態となる
ように制御される。これにより、ビット線ＢＬの電位が
ＶＣＣにプリチャージされる。次の論理成立期間（φｐ
−″１”レベルの期間）ではトランジスタ３３が非導通
状態となり、ビット線ＢＬのプリチャージが終了する。

さらに、この期間ではデコーダ回路３４が動作し、入力
アドレスに応じて選択ゲート線ＳＧが５ＶもしくはＯＶ
に設定される。選択ゲート線ＳＧが５Ｖのときはメモリ
セル３０内の選択トランジスタＱ２が導通し、メモリセ
ル３０が選択される。

第１０図は上記第４図ないし第６図の各回路で使用され
るセンス回路３２をメモリセル３０と共に具体的に示す
回路図である。ここで電源電圧ＶＣＣとビット線ＢＬと
の間に接続されている負荷回路３５は、第４図中の抵抗
３１、第５図中のＰチャネルＭＯＳトランジスタ３３等
に相当している。

つまり、電源電圧Ｖｃｃとビット線ＢＬとの間にどのよ
うな負荷を挿入したとしても、ビット線ＢＬの電位はＯ
Ｖと５Ｖとの間をフルスイングするために、従来のよう
な微少電位差を増幅するための複雑な構成のセンス回路
は必要なく、例えば図示するようにＭＯＳトランジスタ
で構成された単なるインバータ３Ｇをセンスアンプ回路
として使用することができる。このため、センス回路の
簡素化が図れ、アクセスタイムの短縮化が実現できる。

［発明の効果］ 以上説明したようにこの発明によれば、低電圧、低消費
電力化を可能ならしめると共に、センス回路等の周辺回
路の簡素化と動作速度の高速化をｉ’ｉＪ能ならしめる
不揮発性゛Ｖ導体メモリを提供することができる。

【図面の簡単な説明】

第１図はこの発明の不揮発性゛ｆ導体メモリで使用され
るメモリセルの素子構造を示す断面図、第２図は第１図
の素子の等価回路図、第３図は第１図のメモリセルの各
動作モードにおける電圧をまとめて示す図、第４図は第
１図のメモリセルを用いたこの発明の不揮発性半導体メ
モリの読出し系回路の概略的な構成を示す回路図、第５
図は上記読出し系回路の他の概略的な構成を示す回路図
、第８図は第１図のメモリセルを用いたこの発明の不揮
発性士導体メモリの読出し系回路の概略的な構成を示す
回路図、第９図は従来のメモリセルの素子構造を示す断
面図、第１０図は第９図の素子の等価回路図、第１１図
は第９図のメモリセルの各動作モードにおける電圧をま
とめて示す図、第１２図は第９図のメモリセルトランジ
スタの閾値電圧とビット線に電圧が印加されている合計
の時間との関係を示す特性図である。 １０・・Ｐ型半導体基板、１１．１２．１３・・・Ｎ型
拡散層、１４・・チャネル領域（第１チャネル領域）、
１５・・・絶縁膜、Ｉ６・・・フローティングゲート電
極、１７・・・絶縁膜、１８・・・薄膜部、１９・・・
コントロールゲート電極、２０・・・チャネル領域（第
２チャネル領域）、２１・・・絶縁膜、２２・・選択ゲ
ート電極、ＣＧ・・・制御ゲート線、ＳＧ・・・選択ゲ
ート線、ＢＬ・・・ビット線、Ｓ・・・ソス線、３０・
・・メモリセル、Ｑｌ・・・メモリセルトランジスタ、
Ｑ２・・・選択トランジスタ、３１・・抵抗、３２セン
ス回路（センスアンプ回路）、３３・・ＰチャネルＭＯ
３）ランジスタ、３４・・・デコーダ回路。 出願人代理人　弁理士　鈴江武彦 第１図 第 図 第 図 第 図 一ト５ 第 図 第８図 ＣＧ Ｇ Ｌ 第 図 第 １０図 第１１ 図 第１２図

Claims (5)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、 上記基板内に設けられた第２導電型の第１、第２及び第
   ３拡散層と、 上記第１拡散層と第２拡散層との間に設定された第１チ
   ャネル領域と、 上記第２拡散層と第３拡散層との間に設定された第２チ
   ャネル領域と、 上記第１チャネル領域上及びこれと隣接する上記第２拡
   散層上に連続して、第１の絶縁膜を介して設けられた浮
   遊ゲート電極と、 上記浮遊ゲート電極上に、少なくとも一部の膜厚が上記
   第１の絶縁膜よりも薄くされた第２の絶縁膜を介して設
   けられた制御ゲート電極と、上記第２チャネル領域上に
   、第１の絶縁膜と等価な膜厚の第３の絶縁膜を介して設
   けられた設けられた選択ゲート電極と、 データの書込み、消去及び読出し時に上記制御ゲート電
   極に所定電圧を供給する制御ゲート線と、データの書込
   み、消去及び読出し時に上記選択ゲート電極に所定電圧
   を供給する選択ゲート線と、上記第１拡散層に所定の電
   圧を供給するソース線と、 データの書込み、消去及び読出し時に上記第３拡散層に
   所定の電圧を供給するビット線と、を具備したことを特
   徴とする不揮発性半導体メモリ。
2. （２）前記ビット線が負荷回路を介して電源に接続され
   ており、前記ビット線の信号をセンスアンプ回路で検出
   するように構成された請求項１記載の不揮発性半導体メ
   モリ。
3. （３）前記負荷回路が、常時導通しているＭＯＳトラン
   ジスタで構成されている請求項２記載の不揮発性半導体
   メモリ。
4. （４）前記負荷回路が、クロックパルス信号に基づき一
   時的に導通状態となるように制御されるＭＯＳトランジ
   スタで構成され、かつ前記選択ゲ−ト線には上記クロッ
   クパルス信号によって動作が制御され、アドレスを入力
   とする組合わせ回路の出力信号が供給される請求項２記
   載の不揮発性半導体メモリ。
5. （５）前記センスアンプ回路がＭＯＳトランジスタで構
   成されたインバータ回路であることを特徴とする請求項
   ２記載の不揮発性半導体メモリ。