JP2670094B2 - 電気的に書換え可能な不揮発性半導体メモリ - Google Patents
電気的に書換え可能な不揮発性半導体メモリInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電気的に書換え可能な不揮発性半導体メモ
リに関し、特にメモリトランジスタのしきい値電圧の低
下による読出しマージンの減少を防止したものに関す
る。
リに関し、特にメモリトランジスタのしきい値電圧の低
下による読出しマージンの減少を防止したものに関す
る。
第３図はISSCC Digest of Technical Papers,p144〜1
45,Thursday,Februany 23,1984で発表された電気的に書
換え可能な不揮発性半導体メモリ（Electrically Erasa
ble Programmable Read Only Memory・以下EEPROMと称
す）の要部構成を示す図である。
45,Thursday,Februany 23,1984で発表された電気的に書
換え可能な不揮発性半導体メモリ（Electrically Erasa
ble Programmable Read Only Memory・以下EEPROMと称
す）の要部構成を示す図である。
図において、（１）はメモリセル、（２）はメモリセ
ル（１）から読出された記憶信号を差動的に増幅する差
動増幅器、（３），（４）は下記各ビツト線への電圧供
給用入力端子であり、所定のタイミングで従い接続され
る電圧供給回路（図示せず）から所定の電圧が供給され
る。Q1,Q2はｎチヤンネル型電界効果トランジスタ（以
下、ｎ−FETと称す）よりなる選択トランジスタ、M1,M2
はFLOTOX（Fioating Gate Tunnel Oxide）型の二重ゲー
トを有するメモリトランジスタ、FG1,FG2はそれぞれメ
モリトランジスタM1,M2のフローテイングゲートであ
り、各ドレインとの間に形成されている100Å程度の薄
い酸化膜の層を介して両者間に10MV/cm程度の電界を印
加することにより、電子をトンネリングさせてその注入
／放出がなされる。Q3,Q4はｎ−FETよりなるソール線選
択トランジスタ、Q5,Q6はｎ−FETよりなるダイオード接
続された負荷トランジスタ、▲▼,BLはビツト線、W
Lは選択トランジスタQ1,Q2のゲート選択信号を伝達する
ワード線、CGLはメモリトランジスタM1,M2にデータの書
込み，読出しを行なわせるためのコントロールゲート電
圧を供給するコントロールゲート線、SLはソース線選択
トランジスタQ3,Q4のゲート選択信号を伝達するソース
線選択信号線、GNDは接地線であり、ビツト線▲▼
は負荷トランジスタQ5を介して入力端子（３）に、ビツ
ト線BLは負荷トランジスタQ6を介して入力端子（４）に
それぞれ接続されており、また、ビツト線▲▼と接
地線GND間には選択トランジスタQ1,メモリトランジスタ
M1及びソース線選択トランジスタQ3が、ビツト線BLと接
地線GND間には選択トランジスタQ2,メモリトランジスタ
M2及びソース線選択トランジスタQ4がそれぞれ直列に接
続されている。
ル（１）から読出された記憶信号を差動的に増幅する差
動増幅器、（３），（４）は下記各ビツト線への電圧供
給用入力端子であり、所定のタイミングで従い接続され
る電圧供給回路（図示せず）から所定の電圧が供給され
る。Q1,Q2はｎチヤンネル型電界効果トランジスタ（以
下、ｎ−FETと称す）よりなる選択トランジスタ、M1,M2
はFLOTOX（Fioating Gate Tunnel Oxide）型の二重ゲー
トを有するメモリトランジスタ、FG1,FG2はそれぞれメ
モリトランジスタM1,M2のフローテイングゲートであ
り、各ドレインとの間に形成されている100Å程度の薄
い酸化膜の層を介して両者間に10MV/cm程度の電界を印
加することにより、電子をトンネリングさせてその注入
／放出がなされる。Q3,Q4はｎ−FETよりなるソール線選
択トランジスタ、Q5,Q6はｎ−FETよりなるダイオード接
続された負荷トランジスタ、▲▼,BLはビツト線、W
Lは選択トランジスタQ1,Q2のゲート選択信号を伝達する
ワード線、CGLはメモリトランジスタM1,M2にデータの書
込み，読出しを行なわせるためのコントロールゲート電
圧を供給するコントロールゲート線、SLはソース線選択
トランジスタQ3,Q4のゲート選択信号を伝達するソース
線選択信号線、GNDは接地線であり、ビツト線▲▼
は負荷トランジスタQ5を介して入力端子（３）に、ビツ
ト線BLは負荷トランジスタQ6を介して入力端子（４）に
それぞれ接続されており、また、ビツト線▲▼と接
地線GND間には選択トランジスタQ1,メモリトランジスタ
M1及びソース線選択トランジスタQ3が、ビツト線BLと接
地線GND間には選択トランジスタQ2,メモリトランジスタ
M2及びソース線選択トランジスタQ4がそれぞれ直列に接
続されている。
更に具体的には、選択トランジスタQ1,Q2はそれぞれ
ドレインがビツト線▲▼,BLへ、ゲートが共にワー
ド線WLへ、ソースがそれぞれメモリトランジスタM1,M2
のドレインへ接続され、メモリトランジスタM1,M2はコ
ントロールゲートが共にコントロールゲート線CGLへ、
ソースがそれぞれソース線選択トランジスタQ3,Q4のド
レインへ接続され、ソース線選択トランジスタQ3,Q4は
ゲートが共にソース線選択信号線SLへ、ソースが共に接
地線GNDへ接続されており、選択トランジスタQ1,Q2及び
メモリトランジスタM1,M2の４素子によりメモリセル
（１）を構成している。
ドレインがビツト線▲▼,BLへ、ゲートが共にワー
ド線WLへ、ソースがそれぞれメモリトランジスタM1,M2
のドレインへ接続され、メモリトランジスタM1,M2はコ
ントロールゲートが共にコントロールゲート線CGLへ、
ソースがそれぞれソース線選択トランジスタQ3,Q4のド
レインへ接続され、ソース線選択トランジスタQ3,Q4は
ゲートが共にソース線選択信号線SLへ、ソースが共に接
地線GNDへ接続されており、選択トランジスタQ1,Q2及び
メモリトランジスタM1,M2の４素子によりメモリセル
（１）を構成している。
なお、ビツト線▲▼,BLの他方は差動増幅器
（２）に接続されており、該増幅器（２）においてビツ
ト線▲▼,BL間の電位差をセンスすることにより記
憶データの読出しが行なわれる。
（２）に接続されており、該増幅器（２）においてビツ
ト線▲▼,BL間の電位差をセンスすることにより記
憶データの読出しが行なわれる。
そうして、メモリセル（１）へのデータの書込みは、
メモリトランジスタM1,M2へ互に相補なデータを記憶さ
せることによつてなされ、消去とプログラムの２サイク
ルからなる。
メモリトランジスタM1,M2へ互に相補なデータを記憶さ
せることによつてなされ、消去とプログラムの２サイク
ルからなる。
以下、これらのサイクルと書込まれたデータの読出し
について説明する。
について説明する。
（ａ） 消去サイクル： 消去時には、まずソース線選択信号線SLが“H"レベル
とされ選択されたワード線WLが高電圧に立ち上げられ
る。そうして、この状態でビツト線▲▼,BLは共に
接地され、コントロールゲート線CGLに高電圧が印加さ
れる。
とされ選択されたワード線WLが高電圧に立ち上げられ
る。そうして、この状態でビツト線▲▼,BLは共に
接地され、コントロールゲート線CGLに高電圧が印加さ
れる。
そうすると、ソース線選択トランジスタQ3,Q4及び選
択トランジスタQ1,Q2がONとなつてメモリトランジスタM
1,M2のソース，ドレインは共に接地状態となり、メモリ
トランジスタM1,M2のドレインからフローテイングゲー
トFG1,FG2に電子がトンネルして蓄積され、そのしきい
値電圧が高くなる。これが消去状態に対応する。
択トランジスタQ1,Q2がONとなつてメモリトランジスタM
1,M2のソース，ドレインは共に接地状態となり、メモリ
トランジスタM1,M2のドレインからフローテイングゲー
トFG1,FG2に電子がトンネルして蓄積され、そのしきい
値電圧が高くなる。これが消去状態に対応する。
（ｂ） プログラムサイクル： 消去サイクルの後プログラムサイクルに移り、まず、
ソース線選択信号線SLが“L"レベルにされてソース線選
択トランジスタQ3,Q4がOFFとなり、メモリトランジスタ
M1,M2のソースはフローテイング状態となる。そうし
て、この状態でコントロールゲート線CGLが接地され、
メモリセル（１）の書込みデータが“1"の場合にはビツ
ト線▲▼に、メモリセル（１）の書込データが“0"
の場合にはビツト線BLにそれぞれ高電圧が印加される。
そうすると、高電圧が印加された方のメモリトランジス
タM1又はM2のフローテイングゲートFG1又はFG2から電子
がそのドレインへ引抜かれ、メモリセル（１）の書込み
データが“1"の場合にはメモリトランジスタM1のしきい
値電圧が、メモリセル（１）の書込みデータが“0"の場
合にはメモリトランジスタM2のしきい値電圧がそれぞれ
低くなる。この状態がプログラム状態に対応する。
ソース線選択信号線SLが“L"レベルにされてソース線選
択トランジスタQ3,Q4がOFFとなり、メモリトランジスタ
M1,M2のソースはフローテイング状態となる。そうし
て、この状態でコントロールゲート線CGLが接地され、
メモリセル（１）の書込みデータが“1"の場合にはビツ
ト線▲▼に、メモリセル（１）の書込データが“0"
の場合にはビツト線BLにそれぞれ高電圧が印加される。
そうすると、高電圧が印加された方のメモリトランジス
タM1又はM2のフローテイングゲートFG1又はFG2から電子
がそのドレインへ引抜かれ、メモリセル（１）の書込み
データが“1"の場合にはメモリトランジスタM1のしきい
値電圧が、メモリセル（１）の書込みデータが“0"の場
合にはメモリトランジスタM2のしきい値電圧がそれぞれ
低くなる。この状態がプログラム状態に対応する。
つまり、メモリセル（１）の書込みデータが“1"の場
合にはメモリトランジスタM1はプログラム状態，メモリ
トランジスタM2は消去状態となり、書込みデータが“0"
の場合には逆にメモリトランジスタM1が消去状態，メモ
リトランジスタM2がプログラム状態となる。
合にはメモリトランジスタM1はプログラム状態，メモリ
トランジスタM2は消去状態となり、書込みデータが“0"
の場合には逆にメモリトランジスタM1が消去状態，メモ
リトランジスタM2がプログラム状態となる。
（ｃ） 読出し： メモリセル（１）に書込まれたデータを読出すには、
まず、ビツト線▲▼,BLが負荷トランジスタQ5,Q6を
介してそれぞれ電源電圧Vcc−Vth（負荷トランジスタ
Q5,Q6のしきい値電圧）までプリチヤージされる。
まず、ビツト線▲▼,BLが負荷トランジスタQ5,Q6を
介してそれぞれ電源電圧Vcc−Vth（負荷トランジスタ
Q5,Q6のしきい値電圧）までプリチヤージされる。
このとき、ソース線選択信号線SLは“H"レベルにさ
れ、コントロールゲート線CGLメモリトランジスタM1,M2
が消去状態にあるときのしきい値電圧とプログラム状態
にあるときのしきい値電圧との中間の電圧（例えば0V）
が印加され、選択されたワード線WLが“H"レベルに立上
げられる。
れ、コントロールゲート線CGLメモリトランジスタM1,M2
が消去状態にあるときのしきい値電圧とプログラム状態
にあるときのしきい値電圧との中間の電圧（例えば0V）
が印加され、選択されたワード線WLが“H"レベルに立上
げられる。
この状態で、メモリセル（１）の書込みデータが“1"
の場合にはメモリトランジスタM1のしきい値電圧がコン
トロールゲート線CGLの電位よりも低いので、メモリト
ランジスタM1がONとなつてビツト線▲▼の電位が接
地線GNDのレベルに低下する。一方、このときのメモリ
トランジスタM2のしきい値電圧はコントロールゲート線
CGLの電位よりも高いので、メモリトランジスタM2はOFF
状態のままとなりビツト線BLの電位は変化しない。
の場合にはメモリトランジスタM1のしきい値電圧がコン
トロールゲート線CGLの電位よりも低いので、メモリト
ランジスタM1がONとなつてビツト線▲▼の電位が接
地線GNDのレベルに低下する。一方、このときのメモリ
トランジスタM2のしきい値電圧はコントロールゲート線
CGLの電位よりも高いので、メモリトランジスタM2はOFF
状態のままとなりビツト線BLの電位は変化しない。
そうして、このようにして生じたビツト線▲▼,B
L間の電位差を差動増幅器（２）によりセンスすること
によつて、メモリセル（１）からのデータの読出しがな
される。
L間の電位差を差動増幅器（２）によりセンスすること
によつて、メモリセル（１）からのデータの読出しがな
される。
なお、メモリセル（１）の書込みデータ“0"を読出す
場合も上記と同様にしてなされる。
場合も上記と同様にしてなされる。
従来のEEPROMは上記のように構成され、メモリセル
（１）の書込みデータを読出す際には、消去状態にある
メモリトランジスタM1又はM2のドレインの電位はほぼプ
リチヤージ電圧（Vcc−Vth）となり、プログラム状態に
あるメモリトランジスタM1又はM2のドレインの電位は接
地線GNDレベルとなる。このため、プログラム状態にあ
るメモリトランジタM1又はM2のドレインとコントロール
ゲート線CGL間には電位差が生じないのでドレインとフ
ローティングゲートFG1又はFG2間での電子の移動もな
く、しきい値電圧も変化しない。
（１）の書込みデータを読出す際には、消去状態にある
メモリトランジスタM1又はM2のドレインの電位はほぼプ
リチヤージ電圧（Vcc−Vth）となり、プログラム状態に
あるメモリトランジスタM1又はM2のドレインの電位は接
地線GNDレベルとなる。このため、プログラム状態にあ
るメモリトランジタM1又はM2のドレインとコントロール
ゲート線CGL間には電位差が生じないのでドレインとフ
ローティングゲートFG1又はFG2間での電子の移動もな
く、しきい値電圧も変化しない。
ところが、消去状態にあるメモリトランジスタM1又は
M2では、コントロールゲート線CGLの電圧がほぼ0Vであ
るのに対してドレインにはプリチヤージ電圧（Vcc−
Vth）が印加されるので、この電位差によりフローテイ
ングゲートFG1又はFG2に蓄積されていた電子が僅かずつ
ドレインへ引抜かれることとなる。
M2では、コントロールゲート線CGLの電圧がほぼ0Vであ
るのに対してドレインにはプリチヤージ電圧（Vcc−
Vth）が印加されるので、この電位差によりフローテイ
ングゲートFG1又はFG2に蓄積されていた電子が僅かずつ
ドレインへ引抜かれることとなる。
このため、記憶データの読出し回数が増えて引抜かれ
た電子の量が増加すると、消去状態にあるメモリトラン
ジスタM1又はM2のしきい値電圧が低下して、読出しのた
めの設定値に対するマージンが減少するだけでなく、場
合によつては誤り読出しが発生する等の問題点があつ
た。
た電子の量が増加すると、消去状態にあるメモリトラン
ジスタM1又はM2のしきい値電圧が低下して、読出しのた
めの設定値に対するマージンが減少するだけでなく、場
合によつては誤り読出しが発生する等の問題点があつ
た。
この発明は上記のような問題点を解決するためになさ
れたもので、記憶データの読出しを繰返しても読出しマ
ージンが減少せず、読出し誤りを生じることのないEEPR
OMを得ることを目的とする。
れたもので、記憶データの読出しを繰返しても読出しマ
ージンが減少せず、読出し誤りを生じることのないEEPR
OMを得ることを目的とする。
上記目的を達成するため、この発明においてはコント
ロールゲートによりドレイン電極又はソース電極のうち
一方の電極の側でトンネル効果を生じ、不揮発で相補な
データを記憶する一対のフローティングゲート型MOSト
ランジスタを含むメモリセルを複数配列してなる電気的
に書き替え可能な不揮発性半導体メモリにおいて、 上記メモリセルの記憶データを読み出すとき、上記フ
ローティングゲート型MOSトランジスタのトンネル効果
を生じる側の上記一方の電極に上記コントロールゲート
に印加される制御電位以下の低い電位を制御して印加
し、上記フローティングゲート型MOSトランジスタの他
方の電極に上記一方の電極に制御して印加される電位よ
り高い電位を制御して印加することにより、上記メモリ
セルの記憶データを読み出すようにしたものである。
ロールゲートによりドレイン電極又はソース電極のうち
一方の電極の側でトンネル効果を生じ、不揮発で相補な
データを記憶する一対のフローティングゲート型MOSト
ランジスタを含むメモリセルを複数配列してなる電気的
に書き替え可能な不揮発性半導体メモリにおいて、 上記メモリセルの記憶データを読み出すとき、上記フ
ローティングゲート型MOSトランジスタのトンネル効果
を生じる側の上記一方の電極に上記コントロールゲート
に印加される制御電位以下の低い電位を制御して印加
し、上記フローティングゲート型MOSトランジスタの他
方の電極に上記一方の電極に制御して印加される電位よ
り高い電位を制御して印加することにより、上記メモリ
セルの記憶データを読み出すようにしたものである。
〔作用〕 この発明のEEPROMにおいては、メモリセルの記憶デー
タを読出す際に、プログラム状態にあるメモリトランジ
スタは常時ONとなつているため、対応するビツト線は第
２の電圧印加手段により充電されて所定の電位に上昇す
るが、消去状態にあるメモリトランジスタは常時CFFと
なつているため、対応するビツト線の電位は上昇せず、
これら両ビツト線の電位差がセンサされてデータの読出
しが行なわれる。
タを読出す際に、プログラム状態にあるメモリトランジ
スタは常時ONとなつているため、対応するビツト線は第
２の電圧印加手段により充電されて所定の電位に上昇す
るが、消去状態にあるメモリトランジスタは常時CFFと
なつているため、対応するビツト線の電位は上昇せず、
これら両ビツト線の電位差がセンサされてデータの読出
しが行なわれる。
このとき、消去状態にあるメモリトランジスタのトラ
ンネリングが生じる側の電極の電位は、コントロールゲ
ートの電位と同等以下にされるので、フローテイングゲ
ートに蓄積されている電子が引抜かれることはない。
ンネリングが生じる側の電極の電位は、コントロールゲ
ートの電位と同等以下にされるので、フローテイングゲ
ートに蓄積されている電子が引抜かれることはない。
第１図はこの発明の一実施例におけるEEPROMの要部構
成を示す図であり、図中、同一符号は第３図の従来例に
おけるものと相当のものである。
成を示す図であり、図中、同一符号は第３図の従来例に
おけるものと相当のものである。
図において、RLは読出し電圧線であり、ソース線選択
トランジスタQ3,Q4のソースが接続されており、記憶デ
ータの読出し時には、読出し電圧線RLから“H"レベルの
読出し電圧が供給される。したがつて、この場合にはビ
ツト線▲▼,BLをプリチヤージするための負荷トラ
ンジスタQ5,Q6は不要となる。
トランジスタQ3,Q4のソースが接続されており、記憶デ
ータの読出し時には、読出し電圧線RLから“H"レベルの
読出し電圧が供給される。したがつて、この場合にはビ
ツト線▲▼,BLをプリチヤージするための負荷トラ
ンジスタQ5,Q6は不要となる。
上記のように構成されたEEPROMにおいて、消去時に
は、まずソース線選択信号SLが“L"レベルとされ、選択
されたワード線WLが高電圧に立ち上げられる。そして、
この状態でビツト線/BL、BLは共に接地され、コントロ
ールゲート線CGLに高電圧が印加される。
は、まずソース線選択信号SLが“L"レベルとされ、選択
されたワード線WLが高電圧に立ち上げられる。そして、
この状態でビツト線/BL、BLは共に接地され、コントロ
ールゲート線CGLに高電圧が印加される。
そうすると、ソース線選択トランジスタQ3,Q4がOFF
し、選択トランジスタQ1,Q2がONとなってメモリトラン
ジスタM1,M2のソースはフローティング状態に、メモリ
トランジスタM1、M2のドレインは接地状態となり、メモ
リトランジスタM1,M2のドレインからフローティングゲ
ートFG1,FG2に電子がトンネルして蓄積され、そのしき
い値電圧が高くなる。これが消去状態に対応する。
し、選択トランジスタQ1,Q2がONとなってメモリトラン
ジスタM1,M2のソースはフローティング状態に、メモリ
トランジスタM1、M2のドレインは接地状態となり、メモ
リトランジスタM1,M2のドレインからフローティングゲ
ートFG1,FG2に電子がトンネルして蓄積され、そのしき
い値電圧が高くなる。これが消去状態に対応する。
次に、プログラムサイクルについては、従来技術の動
作と同様であるので説明を省略する。
作と同様であるので説明を省略する。
記憶データを読出すときには、まず、ビツト線▲
▼,BLが入力端子（３），（４）に接続される電圧供給
回路（図示せず）により接地レベルにリセツトされる。
▼,BLが入力端子（３），（４）に接続される電圧供給
回路（図示せず）により接地レベルにリセツトされる。
次に、ソース線選択信号線SLが“H"レベルとされ、コ
ントロールゲート線CGLにはメモリトランジスタM1又はM
2が消去状態にあるときのしきい値電圧とプログラム状
態にあるときのしきい値電圧との中間の電圧（例えば0
V）が印加され、選択されたワード線WLが“H"レベルに
立上げられる。
ントロールゲート線CGLにはメモリトランジスタM1又はM
2が消去状態にあるときのしきい値電圧とプログラム状
態にあるときのしきい値電圧との中間の電圧（例えば0
V）が印加され、選択されたワード線WLが“H"レベルに
立上げられる。
この状態で、メモリセル（１）に“1"が書込まれてい
る場合には、メモリトランジスタM1は常時ON状態にある
ため、ビツト線▲▼には読出し電圧が供給されてそ
の電位が上昇する。このとき、メモリトランジスタM2は
常時OFF状態にあるためビツト線BLには読出し電圧が供
給されず、その電位は接地電位のままである。
る場合には、メモリトランジスタM1は常時ON状態にある
ため、ビツト線▲▼には読出し電圧が供給されてそ
の電位が上昇する。このとき、メモリトランジスタM2は
常時OFF状態にあるためビツト線BLには読出し電圧が供
給されず、その電位は接地電位のままである。
このようにして生じたビツト線▲▼,BL間の電位
差が差動増幅器（２）によつてセンサされ、記憶データ
の読出しがなされる。
差が差動増幅器（２）によつてセンサされ、記憶データ
の読出しがなされる。
なお、メモリセル（１）に“0"が書込まれている場合
の記憶データの読出しも上記と同様にしてなされる。
の記憶データの読出しも上記と同様にしてなされる。
上記のように、この発明においてはメモリセル（１）
の記憶データを読み出すとき、消去状態にあるメモリト
ランジスタM1又はM2のドレインにはそのコントロールゲ
ート線CGLの電位（例えば、0V）と同等又は同等以下の
低い電圧が印加されるので、フローテイングゲートFG1
又はFG2に蓄積されている電子がドレインへ引抜かれる
ことはない。
の記憶データを読み出すとき、消去状態にあるメモリト
ランジスタM1又はM2のドレインにはそのコントロールゲ
ート線CGLの電位（例えば、0V）と同等又は同等以下の
低い電圧が印加されるので、フローテイングゲートFG1
又はFG2に蓄積されている電子がドレインへ引抜かれる
ことはない。
第２図はこの発明の他の実施例におけるEEPROMの要部
構成を示す図である。図において、Q7はｎ−FETよりな
るソース線選択トランジスタであり、第１図におけるソ
ース線選択トランジスタQ3,Q4を１個にまとめて共用す
るようにしたものである。
構成を示す図である。図において、Q7はｎ−FETよりな
るソース線選択トランジスタであり、第１図におけるソ
ース線選択トランジスタQ3,Q4を１個にまとめて共用す
るようにしたものである。
即ち、ソース線選択トランジスタQ7のゲートはソース
線選択信号線SLへ、ソースは読出し電圧線RLへ、ドレイ
ンはメモリトランジスタM1,M2のソースへそれぞれ接続
されている。
線選択信号線SLへ、ソースは読出し電圧線RLへ、ドレイ
ンはメモリトランジスタM1,M2のソースへそれぞれ接続
されている。
なお、この場合には、上記EEPROMを構成するトランジ
タの数を低減できる効果があることはいうまでもない。
タの数を低減できる効果があることはいうまでもない。
なお、上記実施例においては、メモリトランジスタ
M1,M2のフローテイングゲートFG1,FG2とそれぞれのドレ
インとの間で電子をトンネリングさせるものを示した
が、それぞれのソースとの間でトンネリングさせるもの
であつてもよい。
M1,M2のフローテイングゲートFG1,FG2とそれぞれのドレ
インとの間で電子をトンネリングさせるものを示した
が、それぞれのソースとの間でトンネリングさせるもの
であつてもよい。
また、メモリセル（１）の記憶データを読出すとき、
ビツト線▲▼,BLが接地レベルにリセツトされ、コ
ントロールゲート線CGLにはメモリトランジスタM1又はM
2が消去状態にあるときのしきい値電圧とプログラム状
態にあるときのしきい値電圧との中間の電圧（例えば0
V）が印加されるものを示したが、要は、フローテイン
グゲートFG1,FG2との間で電子のトンネリングが生じる
側の電極（ドレイン又はソース）の電位をコントロール
ゲート線CGLの電位と同等以下とする電圧が入力端子
（３），（４）に印加されるものであればフローテイン
グゲートFG1又はFG2に蓄積された電子が引抜かれること
はない。
ビツト線▲▼,BLが接地レベルにリセツトされ、コ
ントロールゲート線CGLにはメモリトランジスタM1又はM
2が消去状態にあるときのしきい値電圧とプログラム状
態にあるときのしきい値電圧との中間の電圧（例えば0
V）が印加されるものを示したが、要は、フローテイン
グゲートFG1,FG2との間で電子のトンネリングが生じる
側の電極（ドレイン又はソース）の電位をコントロール
ゲート線CGLの電位と同等以下とする電圧が入力端子
（３），（４）に印加されるものであればフローテイン
グゲートFG1又はFG2に蓄積された電子が引抜かれること
はない。
この発明においては上記のように、メモリセルの記憶
データを読出すとき、消去状態にあるメモリトランジス
タの電子のトンネリングが生じる側の電極の電位が、コ
ントロールゲートの電位が同等以下にされるので、フロ
ーテイングゲートに蓄積されている電子が引抜かれるこ
とがない。このため、記憶データの読出しが繰返されて
も読出しマージンが減少せず、読出し誤りを生じること
のないEEPROMが得られるという効果がある。
データを読出すとき、消去状態にあるメモリトランジス
タの電子のトンネリングが生じる側の電極の電位が、コ
ントロールゲートの電位が同等以下にされるので、フロ
ーテイングゲートに蓄積されている電子が引抜かれるこ
とがない。このため、記憶データの読出しが繰返されて
も読出しマージンが減少せず、読出し誤りを生じること
のないEEPROMが得られるという効果がある。
第１図はこの発明の一実施例におけるEEPROMの要部構成
を示す図、第２図はこの発明の他の実施例におけるEEPR
OMの要部構成を示す図、第３図は従来のEEPROMの要部構
成を示す図である。 （１）はメモリセル、（３），（４）は入力端子、M1,M
2はメモリトランジスタ、FG1,FG2はフローテイングゲー
ト、RLは読出し電圧線。 なお、各図中、同一符号は同一又は相当のものを示す。
を示す図、第２図はこの発明の他の実施例におけるEEPR
OMの要部構成を示す図、第３図は従来のEEPROMの要部構
成を示す図である。 （１）はメモリセル、（３），（４）は入力端子、M1,M
2はメモリトランジスタ、FG1,FG2はフローテイングゲー
ト、RLは読出し電圧線。 なお、各図中、同一符号は同一又は相当のものを示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 武志 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内
Claims (1)
- 【請求項１】コントロールゲートによりドレイン電極又
はソース電極のうち一方の電極の側でトンネル効果を生
じ、不揮発で相補なデータを記憶する一対のフローティ
ングゲート型MOSトランジスタを含むメモリセルを複数
配列してなる電気的に書き替え可能な不揮発性半導体メ
モリにおいて、 上記メモリセルの記憶データを読み出すとき、上記フロ
ーティングゲート型MOSトランジスタのトンネル効果を
生じる側の上記一方の電極に上記コントロールゲートに
印加される制御電位以下の低い電位を制御して印加し、
上記フローティングゲート型MOSトランジスタの他方の
電極に上記一方の電極に制御して印加される電位より高
い電位を制御して印加することにより、上記メモリセル
の記憶データを読み出すことを特徴とする電気的に書き
替え可能な不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18610488A JP2670094B2 (ja) | 1988-07-25 | 1988-07-25 | 電気的に書換え可能な不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18610488A JP2670094B2 (ja) | 1988-07-25 | 1988-07-25 | 電気的に書換え可能な不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235692A JPH0235692A (ja) | 1990-02-06 |
| JP2670094B2 true JP2670094B2 (ja) | 1997-10-29 |
Family
ID=16182431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18610488A Expired - Fee Related JP2670094B2 (ja) | 1988-07-25 | 1988-07-25 | 電気的に書換え可能な不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670094B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610490B1 (ko) * | 2005-06-17 | 2006-08-08 | 매그나칩 반도체 유한회사 | Ｅｅｐｒｏｍ 셀 및 ｅｅｐｒｏｍ 블록 |
| DE102007001783B4 (de) * | 2006-01-06 | 2018-03-29 | Samsung Electronics Co., Ltd. | Halbleiter-Speicherelement, Verfahren zum Schreiben oder Wiederherstellen einer Schwellspannung und zum Betreiben eines Halbleiter-Speicherelements |
| JP5311784B2 (ja) * | 2006-10-11 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1988
- 1988-07-25 JP JP18610488A patent/JP2670094B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235692A (ja) | 1990-02-06 |
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