JPH05101683A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05101683A JPH05101683A JP25996791A JP25996791A JPH05101683A JP H05101683 A JPH05101683 A JP H05101683A JP 25996791 A JP25996791 A JP 25996791A JP 25996791 A JP25996791 A JP 25996791A JP H05101683 A JPH05101683 A JP H05101683A
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- memory cell
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
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Abstract
(57)【要約】
【目的】１ビット２トランジスタ２メモリセル構成の読
出し動作の高速性を保ち、かつこれよりメモリセル面積
を縮小する。 【構成】１ビット２トランジスタ２メモリセル構成の従
来のメモリセルに対し、この２メモリセルの選択用トラ
ンジスタを１つの選択用トランジスタＱＳ１で共用し、
２記憶用トランジスタＱＭ１，ＱＭ２と１選択用トラン
ジスタＱＳ１とで１つのメモリセルＭＣを構成し、１ビ
ット３トランジスタ１メモリセル構成とする。
出し動作の高速性を保ち、かつこれよりメモリセル面積
を縮小する。 【構成】１ビット２トランジスタ２メモリセル構成の従
来のメモリセルに対し、この２メモリセルの選択用トラ
ンジスタを１つの選択用トランジスタＱＳ１で共用し、
２記憶用トランジスタＱＭ１，ＱＭ２と１選択用トラン
ジスタＱＳ１とで１つのメモリセルＭＣを構成し、１ビ
ット３トランジスタ１メモリセル構成とする。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的に書込み，消去が可能な浮遊ゲート
型トランジスタでメモリセルを構成する不揮発性半導体
記憶装置に関する。
に関し、特に電気的に書込み，消去が可能な浮遊ゲート
型トランジスタでメモリセルを構成する不揮発性半導体
記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の不揮発性半導体記憶装置
の第１の例を図３に示す。
の第１の例を図３に示す。
【０００３】この不揮発性半導体記憶装置は、電荷蓄積
用の浮遊ゲートを持ち電気的に書込み状態，消去状態に
設定できる記憶用トランジスタＱＭ１と、ソースを記憶
用トランジスタＱＭ１のドレインと接続する選択用トラ
ンジスタＱＳ２とを備えたメモリセルＭＣａと、記憶用
トランジスタＱＭ１のソース及びゲートにそれぞれ対応
して所定の電位を供給する電源線ＰＳ及びゲートバイア
ス線ＧＢと、選択用トランジスタＱＳ２のゲートに所定
の電位を供給してこの選択用トランジスタＱＳ２をオン
にし、メモリセルＭＣａを選択状態とするワード線ＷＬ
と、選択用トランジスタのドレインと接続するビット線
ＢＬと、リファレンス回路（図示省略）からの基準電圧
Ｖｒｅｔとビット線ＢＬの信号のレベルとを比較しその
結果を出力（ＯＵＴ）するセンス増幅器ＳＡとを有する
構成となっている。
用の浮遊ゲートを持ち電気的に書込み状態，消去状態に
設定できる記憶用トランジスタＱＭ１と、ソースを記憶
用トランジスタＱＭ１のドレインと接続する選択用トラ
ンジスタＱＳ２とを備えたメモリセルＭＣａと、記憶用
トランジスタＱＭ１のソース及びゲートにそれぞれ対応
して所定の電位を供給する電源線ＰＳ及びゲートバイア
ス線ＧＢと、選択用トランジスタＱＳ２のゲートに所定
の電位を供給してこの選択用トランジスタＱＳ２をオン
にし、メモリセルＭＣａを選択状態とするワード線ＷＬ
と、選択用トランジスタのドレインと接続するビット線
ＢＬと、リファレンス回路（図示省略）からの基準電圧
Ｖｒｅｔとビット線ＢＬの信号のレベルとを比較しその
結果を出力（ＯＵＴ）するセンス増幅器ＳＡとを有する
構成となっている。
【０００４】読出し動作時には、センス増幅器ＳＡによ
りビット線ＢＬを約１．５Ｖにバイアスし、ワード線Ｗ
Ｌに電源電位Ｖｃｃを供給して選択用トランジスタＱＳ
２をオンにし、ゲートバイアス線ＧＢを１〜２Ｖ程度に
することにより、ビット線ＢＬのレベルが記憶用トラン
ジスタＱＭ１の状態、すなわち記憶内容に応じて定ま
り、このレベルが基準電圧Ｖｒｅｆと比較されて出力デ
ータＯＵＴの“１”，“０”が決定する。
りビット線ＢＬを約１．５Ｖにバイアスし、ワード線Ｗ
Ｌに電源電位Ｖｃｃを供給して選択用トランジスタＱＳ
２をオンにし、ゲートバイアス線ＧＢを１〜２Ｖ程度に
することにより、ビット線ＢＬのレベルが記憶用トラン
ジスタＱＭ１の状態、すなわち記憶内容に応じて定ま
り、このレベルが基準電圧Ｖｒｅｆと比較されて出力デ
ータＯＵＴの“１”，“０”が決定する。
【０００５】この例では、１ビットのデータを２トラン
ジスタの１メモリセルに記憶できるが、基準電圧Ｖｒｅ
ｆとビット線ＢＬのレベルとの差が小さいため、センス
増幅器ＳＡの検出時間が長くなり、読出し速度が遅いと
いう欠点がある。
ジスタの１メモリセルに記憶できるが、基準電圧Ｖｒｅ
ｆとビット線ＢＬのレベルとの差が小さいため、センス
増幅器ＳＡの検出時間が長くなり、読出し速度が遅いと
いう欠点がある。
【０００６】この不揮発性半導体記憶装置に対し、読出
し速度を改善した第２の例を図４に示す（エレクトロニ
クス誌、１９８４年２月号参照）。
し速度を改善した第２の例を図４に示す（エレクトロニ
クス誌、１９８４年２月号参照）。
【０００７】この不揮発性半導体記憶載置は、第１の例
でセンス増幅器ＳＡの基準電圧Ｖｒｅｆを入力していた
入力端（−）にも他の入力端（＋）と同様の回路を接続
したものである。
でセンス増幅器ＳＡの基準電圧Ｖｒｅｆを入力していた
入力端（−）にも他の入力端（＋）と同様の回路を接続
したものである。
【０００８】この例では、一方のメモリセル（例えばＭ
Ｃａ）に真のデータを、他方のメモリセル（ＭＣｂ）に
はその反転データを記憶させ、１ビットのデータを２つ
のメモリセルに記憶させる。
Ｃａ）に真のデータを、他方のメモリセル（ＭＣｂ）に
はその反転データを記憶させ、１ビットのデータを２つ
のメモリセルに記憶させる。
【０００９】この場合、メモリセルＭＣａと接続するビ
ット線ＢＬ１と、メモリセルＭＣｂと接続するビット線
ＢＬ２とのレベル差が大きくなるため、センス増幅器Ｓ
Ａの検出時間が短かくなり、読出し速度が速くなる。
ット線ＢＬ１と、メモリセルＭＣｂと接続するビット線
ＢＬ２とのレベル差が大きくなるため、センス増幅器Ｓ
Ａの検出時間が短かくなり、読出し速度が速くなる。
【００１０】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置は、第１の例では１ビットのデータを
２トランジスタの１メモリセルに記憶するため１ビット
当りのメモリセル面積は小さくて済むが動作速度が速い
という欠点があり、第２の例では動作速度は速いが１ビ
ットのデータを記憶するのに２トランジスタのメモリセ
ルを２個（以下１ビット２トランジスタ２メモリセルと
いう）必要とするため、１ビット当たりのメモリセル面
積が大きくなるという欠点があった。
性半導体記憶装置は、第１の例では１ビットのデータを
２トランジスタの１メモリセルに記憶するため１ビット
当りのメモリセル面積は小さくて済むが動作速度が速い
という欠点があり、第２の例では動作速度は速いが１ビ
ットのデータを記憶するのに２トランジスタのメモリセ
ルを２個（以下１ビット２トランジスタ２メモリセルと
いう）必要とするため、１ビット当たりのメモリセル面
積が大きくなるという欠点があった。
【００１１】本発明な目的は、１ビット２トランジスタ
２メモリセル構成の高速性を保ち、しかも１ビット当た
りのメモリセル面積を１ビット２トランジスタ２メモリ
セル構成のものより小さくすることができる不揮発性半
導体記憶装置を提供することにある。
２メモリセル構成の高速性を保ち、しかも１ビット当た
りのメモリセル面積を１ビット２トランジスタ２メモリ
セル構成のものより小さくすることができる不揮発性半
導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、それぞれ電荷蓄積用の浮遊ゲートを持ち電
気的に書込み状態，消去状態に設定できる第１及び第２
の記憶用トランジスタと、ドレインを前記第１及び第２
の記憶用トランジスタのソースと接続しソースを所定の
電位の電源線と接続する選択用トランジスタとを備えた
メモリセルと、前記第１及び第２の記憶用トランジスタ
のドレインとそれぞれ対応して接続する第１及び第２の
ビット線と、前記第１及び第２の記憶用トランジスタの
ゲートに所定の電位を供給するゲートバイアス線と、前
記選択用トランジスタのゲートに所定の電位を供給して
この選択用トランジスタをオンにしこの選択用トランジ
スタが含まれるメモリセルを選択状態とするワード線
と、前記第１及び第２のビット線間の信号を増幅するセ
ンス増幅器とを有している。
記憶装置は、それぞれ電荷蓄積用の浮遊ゲートを持ち電
気的に書込み状態，消去状態に設定できる第１及び第２
の記憶用トランジスタと、ドレインを前記第１及び第２
の記憶用トランジスタのソースと接続しソースを所定の
電位の電源線と接続する選択用トランジスタとを備えた
メモリセルと、前記第１及び第２の記憶用トランジスタ
のドレインとそれぞれ対応して接続する第１及び第２の
ビット線と、前記第１及び第２の記憶用トランジスタの
ゲートに所定の電位を供給するゲートバイアス線と、前
記選択用トランジスタのゲートに所定の電位を供給して
この選択用トランジスタをオンにしこの選択用トランジ
スタが含まれるメモリセルを選択状態とするワード線
と、前記第１及び第２のビット線間の信号を増幅するセ
ンス増幅器とを有している。
【００１３】また、第１の記憶用トランジスタを書込み
状態，消去状態のうちの一方とし、第２の記憶用トラン
ジスタを前記書込み状態，消去状態のうちの他方として
１ビットのデータを１つのメモリセルに記憶するように
した構成を有している。
状態，消去状態のうちの一方とし、第２の記憶用トラン
ジスタを前記書込み状態，消去状態のうちの他方として
１ビットのデータを１つのメモリセルに記憶するように
した構成を有している。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１６】この実施例は、それぞれ電荷蓄積用の浮遊
ゲートを持ち電気的に書込み状態，消去状態に設定でき
る第１及び第２の記憶用トランジスタＱＭ１，ＱＭ２
と、ドレインを第１及び第２の記憶用トランジスタＰＳ
と接続する選択用トランジスタＱＳ１とを備えたメモリ
セルＭＣと、第１及び第２の記憶用トランジスタＱＭ
１，ＱＭ２のドレインとそれぞれ対応して接続する第１
及び第２のビット線ＢＬ１，ＢＬ２と、第１及び第２の
記憶用トランジスタのゲートに所定の電位を供給するゲ
ートバイアス線ＧＢと、選択用トランジスタＱＳ１のゲ
ートに所定の電位を供給してこの選択用トランジスタＱ
Ｓ１をオンにしこの選択用トランジスタＱＳ１が含まれ
るメモリセルＭＣを選択状態とするワード線ＷＬと、第
１及び第２のビット線ＢＬ１，ＢＬ２間の信号を増幅す
るセンス増幅器ＳＡとを有し、第１の記憶用トランジス
タＱＭ１を書込み状態，消去状態のうちの一方とし、第
２の記憶用トランジスタＱＭ２を書込み状態，消去状態
のうちの他方として１ビットのデータを１つのメモリセ
ルＭＣに記憶するようにした構成となっている。
ゲートを持ち電気的に書込み状態，消去状態に設定でき
る第１及び第２の記憶用トランジスタＱＭ１，ＱＭ２
と、ドレインを第１及び第２の記憶用トランジスタＰＳ
と接続する選択用トランジスタＱＳ１とを備えたメモリ
セルＭＣと、第１及び第２の記憶用トランジスタＱＭ
１，ＱＭ２のドレインとそれぞれ対応して接続する第１
及び第２のビット線ＢＬ１，ＢＬ２と、第１及び第２の
記憶用トランジスタのゲートに所定の電位を供給するゲ
ートバイアス線ＧＢと、選択用トランジスタＱＳ１のゲ
ートに所定の電位を供給してこの選択用トランジスタＱ
Ｓ１をオンにしこの選択用トランジスタＱＳ１が含まれ
るメモリセルＭＣを選択状態とするワード線ＷＬと、第
１及び第２のビット線ＢＬ１，ＢＬ２間の信号を増幅す
るセンス増幅器ＳＡとを有し、第１の記憶用トランジス
タＱＭ１を書込み状態，消去状態のうちの一方とし、第
２の記憶用トランジスタＱＭ２を書込み状態，消去状態
のうちの他方として１ビットのデータを１つのメモリセ
ルＭＣに記憶するようにした構成となっている。
【００１７】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各動作におけ
る各部の電位を示す図である。
図２はこの実施例の動作を説明するための各動作におけ
る各部の電位を示す図である。
【００１８】まず、読出しの動作について説明する。読
出し動作時、ワード線ＷＬは電源電位Ｖｃｃ，ゲートバ
イアス線ＧＢは約１〜２Ｖとする。選択トランジスタＱ
Ｓ１がオンし、記憶用トランジスタＱＭ１が書込み状
態，記憶用トランジスタＱＭ２が消去状態とすると、記
憶用トランジスタＱＭ１のしきい値電圧Ｖｔは約−２Ｖ
ぐらいであるためオン状態となり、ビット線ＢＬ１のレ
ベルは電源線ＰＳのレベルまで低下する。記憶用トラン
ジスタＱＭ２のしきい値電圧Ｖｔは約６Ｖぐらいでオフ
状態となり、ビット線ＢＬ２のレベルは現状のまま（セ
ンス増幅器ＳＡでバイアスされたレベル、即ち約１．５
Ｖ）である。このビット線ＢＬ１，ＢＬ２のレベル差を
センス増幅器ＳＡで検出し出力（ＯＵＴ）する。
出し動作時、ワード線ＷＬは電源電位Ｖｃｃ，ゲートバ
イアス線ＧＢは約１〜２Ｖとする。選択トランジスタＱ
Ｓ１がオンし、記憶用トランジスタＱＭ１が書込み状
態，記憶用トランジスタＱＭ２が消去状態とすると、記
憶用トランジスタＱＭ１のしきい値電圧Ｖｔは約−２Ｖ
ぐらいであるためオン状態となり、ビット線ＢＬ１のレ
ベルは電源線ＰＳのレベルまで低下する。記憶用トラン
ジスタＱＭ２のしきい値電圧Ｖｔは約６Ｖぐらいでオフ
状態となり、ビット線ＢＬ２のレベルは現状のまま（セ
ンス増幅器ＳＡでバイアスされたレベル、即ち約１．５
Ｖ）である。このビット線ＢＬ１，ＢＬ２のレベル差を
センス増幅器ＳＡで検出し出力（ＯＵＴ）する。
【００１９】このレベル差は図４に示された従来の不揮
発性半導体記憶装置と同等であり図３のそれと比べほぼ
倍（基準電圧Ｖｒｅｆは書込み状態，消去状態の中間レ
ベルであるので）となり、読出し速度の高速性を保つこ
とができる。
発性半導体記憶装置と同等であり図３のそれと比べほぼ
倍（基準電圧Ｖｒｅｆは書込み状態，消去状態の中間レ
ベルであるので）となり、読出し速度の高速性を保つこ
とができる。
【００２０】次にデータの書換えについて説明する。
【００２１】書換えは消去，書込みを１サイクルとして
行う。
行う。
【００２２】消去は２個の記憶用トランジスタＱＭ１，
ＱＭ２を同時に行う。書込みは書込データに応じて記憶
用トランジスタＱＭ１，ＱＭ２のどちらか一方を行う。
ＱＭ２を同時に行う。書込みは書込データに応じて記憶
用トランジスタＱＭ１，ＱＭ２のどちらか一方を行う。
【００２３】消去はビット線ＢＬ１，ＢＬ２に０Ｖ、電
源線ＰＳに０Ｖ、ゲートバイアス線ＧＢに電圧Ｖｐｐを
印加する。ワード線ＷＬは任意であるが便宜上０Ｖを印
加する。記憶用トランジスタＱＭ１，ＱＭ２には薄い酸
化膜を通してトンネル電流が流れて浮遊ゲートに電子が
注入される。消去が行われた記憶用トランジスタのしき
い値電圧Ｖｔは約６Ｖになる。
源線ＰＳに０Ｖ、ゲートバイアス線ＧＢに電圧Ｖｐｐを
印加する。ワード線ＷＬは任意であるが便宜上０Ｖを印
加する。記憶用トランジスタＱＭ１，ＱＭ２には薄い酸
化膜を通してトンネル電流が流れて浮遊ゲートに電子が
注入される。消去が行われた記憶用トランジスタのしき
い値電圧Ｖｔは約６Ｖになる。
【００２４】次に記憶用トランジスタＱＭ１のみに書込
みを行う場合、ビット線ＢＬ１に電圧Ｖｐｐ，ビット線
ＢＬ２に０Ｖ、ゲートバイアス線ＧＢに０Ｖ、ワード線
ＷＬに０Ｖを印加すると、記憶用トランジスタＱＭ１の
ドレイン電圧はＶｐｐ、ゲート電圧は０Ｖである為浮遊
ゲートの電子はトンネル電流となってドレインに流れて
書込みが行われる。書込み後の記憶用トランジスタＱＭ
１のしきい値電圧Ｖｔは約−２Ｖになる。
みを行う場合、ビット線ＢＬ１に電圧Ｖｐｐ，ビット線
ＢＬ２に０Ｖ、ゲートバイアス線ＧＢに０Ｖ、ワード線
ＷＬに０Ｖを印加すると、記憶用トランジスタＱＭ１の
ドレイン電圧はＶｐｐ、ゲート電圧は０Ｖである為浮遊
ゲートの電子はトンネル電流となってドレインに流れて
書込みが行われる。書込み後の記憶用トランジスタＱＭ
１のしきい値電圧Ｖｔは約−２Ｖになる。
【００２５】記憶用トランジスタＱＭ２は、そのドレイ
ン電圧が０Ｖ、ゲート電圧が０Ｖである為、書込みが行
われずに消去されたまである。この為記憶用トランジス
タＱＭ２のしきい値電圧Ｖｔは約６Ｖのままである。こ
うして１ビットのデータがメモリセルＭＣに書込まれ
る。
ン電圧が０Ｖ、ゲート電圧が０Ｖである為、書込みが行
われずに消去されたまである。この為記憶用トランジス
タＱＭ２のしきい値電圧Ｖｔは約６Ｖのままである。こ
うして１ビットのデータがメモリセルＭＣに書込まれ
る。
【００２６】このように、１ビットのデータを３トラン
ジスタの１メモリセルに記憶することができるので、１
ビット２トランジスタ２メモリセル構成のものに対し、
メモリセル面積を３／４に縮小することができる。
ジスタの１メモリセルに記憶することができるので、１
ビット２トランジスタ２メモリセル構成のものに対し、
メモリセル面積を３／４に縮小することができる。
【００２７】
【発明の効果】以上説明したように本発明は、１メモリ
セルを２記憶用トランジスタ１選択用トランジスタの３
トランジスタ構成として１ビットのデータを記憶する構
成とすることにより、１ビット２トランジスタ２メモリ
セルの従来の不揮発性半導体記憶装置と同等の読出し速
度の高速性を保ちつつ、メモリセル面積を３／４に縮小
することができる効果がある。
セルを２記憶用トランジスタ１選択用トランジスタの３
トランジスタ構成として１ビットのデータを記憶する構
成とすることにより、１ビット２トランジスタ２メモリ
セルの従来の不揮発性半導体記憶装置と同等の読出し速
度の高速性を保ちつつ、メモリセル面積を３／４に縮小
することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各動作における各部の電位を示す図である。
各動作における各部の電位を示す図である。
【図３】従来の不揮発性半導体記憶装置の第１の例を示
す回路図である。
す回路図である。
【図４】従来の不揮発性半導体記憶装置の第２の例を示
す回路図である。
す回路図である。
ＢＬ，ＢＬ１，ＢＬ２ ビット線 ＧＢ ゲートバイアス線 ＰＳ 電源線 ＱＭ１，ＱＭ２ 記憶用トランジスタ ＱＳ１〜ＱＳ３ 選択用トランジスタ ＳＡ センス増幅器 ＷＬ ワード線
Claims (2)
- 【請求項１】 それぞれ電荷蓄積用の浮遊ゲートを持ち
電気的に書込み状態，消去状態に設定できる第１及び第
２の記憶用トランジスタと、ドレインを前記第１及び第
２の記憶用トランジスタのソースと接続しソースを所定
の電位の電源線と接続する選択用トランジスタとを備え
たメモリセルと、前記第１及び第２の記憶用トランジス
タのドレインとそれぞれ対応して接続する第１及び第２
のビット線と、前記第１及び第２の記憶用トランジスタ
のゲートに所定の電位を供給するゲートバイアス線と、
前記選択用トランジスタのゲートに所定の電位を供給し
てこの選択用トランジスタをオンにしこの選択用トラン
ジスタが含まれるメモリセルを選択状態とするワード線
と、前記第１及び第２のビット線間の信号を増幅するセ
ンス増幅器とを有することを特徴とする不揮発性半導体
記憶装置。 - 【請求項２】 第１の記憶用トランジスタを書込み状
態，消去状態のうちの一方とし、第２の記憶用トランジ
スタを前記書込み状態，消去状態のうちの他方として１
ビットのデータを１つのメモリセルに記憶するようにし
た請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25996791A JPH05101683A (ja) | 1991-10-08 | 1991-10-08 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25996791A JPH05101683A (ja) | 1991-10-08 | 1991-10-08 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101683A true JPH05101683A (ja) | 1993-04-23 |
Family
ID=17341419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25996791A Pending JPH05101683A (ja) | 1991-10-08 | 1991-10-08 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101683A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1109170A2 (en) * | 1999-12-16 | 2001-06-20 | Kabushiki Kaisha Toshiba | Magnetic memory device |
| KR100418537B1 (ko) * | 1999-12-16 | 2004-02-11 | 가부시끼가이샤 도시바 | 자기 메모리 장치 |
| JP2007005448A (ja) * | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| JP2008117510A (ja) * | 2006-10-11 | 2008-05-22 | Renesas Technology Corp | 半導体装置 |
| JP2009129487A (ja) * | 2007-11-21 | 2009-06-11 | Genusion:Kk | 不揮発性半導体記憶素子および不揮発性半導体記憶装置 |
| US8492826B2 (en) | 2007-10-09 | 2013-07-23 | Genusion, Inc. | Non-volatile semiconductor memory device and manufacturing method thereof |
-
1991
- 1991-10-08 JP JP25996791A patent/JPH05101683A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1109170A2 (en) * | 1999-12-16 | 2001-06-20 | Kabushiki Kaisha Toshiba | Magnetic memory device |
| EP1109170A3 (en) * | 1999-12-16 | 2002-03-20 | Kabushiki Kaisha Toshiba | Magnetic memory device |
| KR100418537B1 (ko) * | 1999-12-16 | 2004-02-11 | 가부시끼가이샤 도시바 | 자기 메모리 장치 |
| JP2007005448A (ja) * | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| JP2008117510A (ja) * | 2006-10-11 | 2008-05-22 | Renesas Technology Corp | 半導体装置 |
| US8492826B2 (en) | 2007-10-09 | 2013-07-23 | Genusion, Inc. | Non-volatile semiconductor memory device and manufacturing method thereof |
| JP2009129487A (ja) * | 2007-11-21 | 2009-06-11 | Genusion:Kk | 不揮発性半導体記憶素子および不揮発性半導体記憶装置 |
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