JPH1011981A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1011981A JPH1011981A JP15854896A JP15854896A JPH1011981A JP H1011981 A JPH1011981 A JP H1011981A JP 15854896 A JP15854896 A JP 15854896A JP 15854896 A JP15854896 A JP 15854896A JP H1011981 A JPH1011981 A JP H1011981A
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Abstract
(57)【要約】
【課題】多値データのしきい値電圧の分布幅および分布
間の幅を広くとることができ、書き込み制御を容易に
し、ディスターブ／リテンション特性を改善することが
できる不揮発性半導体記憶装置を提供する。 【解決手段】ＮＡＮＤ構造のメモリアレイを有する不揮
発性半導体記憶装置１００において、読み出し時に設定
されるワード線電圧ＶWL00，ＶWL01，ＶWL10のうちのＶ
WL10を負電圧に設定する。これにより、メモリトランジ
スタのしきい値電圧分布幅、およびデータとデータの間
隔を広く設定することが可能となる。その結果、書き込
み制御が容易となり、ディスターブ／リテンション特性
を改善することができる。
間の幅を広くとることができ、書き込み制御を容易に
し、ディスターブ／リテンション特性を改善することが
できる不揮発性半導体記憶装置を提供する。 【解決手段】ＮＡＮＤ構造のメモリアレイを有する不揮
発性半導体記憶装置１００において、読み出し時に設定
されるワード線電圧ＶWL00，ＶWL01，ＶWL10のうちのＶ
WL10を負電圧に設定する。これにより、メモリトランジ
スタのしきい値電圧分布幅、およびデータとデータの間
隔を広く設定することが可能となる。その結果、書き込
み制御が容易となり、ディスターブ／リテンション特性
を改善することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに少な
くとも３値以上のデータを記録する多値型の不揮発性半
導体記憶装置に関するものである。
くとも３値以上のデータを記録する多値型の不揮発性半
導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、１個のメモリセ
ルトランジスタに「０」、「１」の２つの値をとるデー
タを記録する２値型のメモリセル構造が通常である。し
かし、最近の不揮発性半導体記憶装置の大容量化の要望
に伴い、１個のメモリセルトランジスタに少なくとも３
値以上のデータを記録する、いわゆる、多値型の不揮発
性半導体記憶装置が提案されている（たとえば、「Ａ
Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍｅ
ｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜 参照）。
の半導体不揮発性記憶装置においては、１個のメモリセ
ルトランジスタに「０」、「１」の２つの値をとるデー
タを記録する２値型のメモリセル構造が通常である。し
かし、最近の不揮発性半導体記憶装置の大容量化の要望
に伴い、１個のメモリセルトランジスタに少なくとも３
値以上のデータを記録する、いわゆる、多値型の不揮発
性半導体記憶装置が提案されている（たとえば、「Ａ
Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍｅ
ｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜 参照）。
【０００３】図１３はＮＡＮＤ型フラッシュメモリにお
いて、１個のメモリトランジスタに２ビットからなり４
値をとるデータを記録する場合の、しきい値電圧Ｖｔｈ
レベルとデータ内容（分布）との関係を示す図である。
いて、１個のメモリトランジスタに２ビットからなり４
値をとるデータを記録する場合の、しきい値電圧Ｖｔｈ
レベルとデータ内容（分布）との関係を示す図である。
【０００４】図１３において、縦軸はメモリトランジス
タのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタ
のしきい値分布頻度をそれぞれ表している。また、１個
のメモリトランジスタに記録するデータを構成する２ビ
ットデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ
２，Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，
〔０，０〕の４状態が存在する。すなわち、データ
「０」、データ「１」、データ「２」、データ「３」の
４状態が存在する。そして、しきい値電圧の分布（多値
データの分布）は４値の場合、図１３に示すように、正
側に３個、負側に１個となっている。
タのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタ
のしきい値分布頻度をそれぞれ表している。また、１個
のメモリトランジスタに記録するデータを構成する２ビ
ットデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ
２，Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，
〔０，０〕の４状態が存在する。すなわち、データ
「０」、データ「１」、データ「２」、データ「３」の
４状態が存在する。そして、しきい値電圧の分布（多値
データの分布）は４値の場合、図１３に示すように、正
側に３個、負側に１個となっている。
【０００５】また、図１４はＮＯＲ型フラッシュメモリ
において、１個のメモリトランジスタに２ビットからな
り４値をとるデータを記録する場合の、しきい値電圧Ｖ
ｔｈレベルとデータ内容（分布）との関係を示す図であ
る。
において、１個のメモリトランジスタに２ビットからな
り４値をとるデータを記録する場合の、しきい値電圧Ｖ
ｔｈレベルとデータ内容（分布）との関係を示す図であ
る。
【０００６】図１４において、縦軸はメモリトランジス
タのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタ
のしきい値分布頻度をそれぞれ表している。また、１個
のメモリトランジスタに記録するデータを構成する２ビ
ットデータの内容は、上述したＮＡＮＤ型と同様に〔Ｄ
２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，
〔０，１〕，〔１，０〕，〔１，１〕の４状態が存在す
る。そして、このＮＯＲ型では、しきい値電圧の分布
（多値データの分布）は、図１４に示すように、正側に
４個となっている。
タのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタ
のしきい値分布頻度をそれぞれ表している。また、１個
のメモリトランジスタに記録するデータを構成する２ビ
ットデータの内容は、上述したＮＡＮＤ型と同様に〔Ｄ
２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，
〔０，１〕，〔１，０〕，〔１，１〕の４状態が存在す
る。そして、このＮＯＲ型では、しきい値電圧の分布
（多値データの分布）は、図１４に示すように、正側に
４個となっている。
【０００７】ＮＡＮＤ型やＤＩＮＯＲ(DIvided NOR) 型
等のフラッシュメモリにおいては、データの書き換えお
よび読み出しはページ単位で行われる。一般的なＮＡＮ
Ｄ型フラッシュメモリの場合、消去状態（データ
「３」）から第１のプログラム状態（データ「２」）、
第２のプログラム状態（データ「１」）、第３のプログ
ラム状態（データ「０」）にメモリセルトランジスタを
プログラムするためには、ワード線の電圧（ゲート電圧
ＶG ）を一定の電圧、たとえば−１０Ｖに設定した状態
で、書込データが〔１，０〕，〔０，１〕，〔０，０〕
のセルに対して書き込み、具体的にはたとえばビット線
電圧（ドレイン電圧ＶD）を６Ｖ（ゲート電圧ＶG ＝−
１０Ｖ）に設定して書き込みを行い、しきい値電圧Ｖｔ
ｈを分布１０に遷移させる。このとき書き込みデータが
〔１，１〕のセルには、ドレイン電圧ＶD ＝０Ｖ（ゲー
ト電圧ＶG ＝−１０Ｖ）が加わるが、電界が不十分なた
め、しきい値電圧Ｖｔｈは遷移しない（分布１１のま
ま）。次に、書き込みデータが〔０，１〕，〔０，０〕
のセルに対して書き込みを行う。そして、最後に、書き
込みデータが〔０，０〕のセルに対して書き込みを行
い、多値書き込みを終了する。なお、書き込み動作は、
書き込みベリファイで行われる。
等のフラッシュメモリにおいては、データの書き換えお
よび読み出しはページ単位で行われる。一般的なＮＡＮ
Ｄ型フラッシュメモリの場合、消去状態（データ
「３」）から第１のプログラム状態（データ「２」）、
第２のプログラム状態（データ「１」）、第３のプログ
ラム状態（データ「０」）にメモリセルトランジスタを
プログラムするためには、ワード線の電圧（ゲート電圧
ＶG ）を一定の電圧、たとえば−１０Ｖに設定した状態
で、書込データが〔１，０〕，〔０，１〕，〔０，０〕
のセルに対して書き込み、具体的にはたとえばビット線
電圧（ドレイン電圧ＶD）を６Ｖ（ゲート電圧ＶG ＝−
１０Ｖ）に設定して書き込みを行い、しきい値電圧Ｖｔ
ｈを分布１０に遷移させる。このとき書き込みデータが
〔１，１〕のセルには、ドレイン電圧ＶD ＝０Ｖ（ゲー
ト電圧ＶG ＝−１０Ｖ）が加わるが、電界が不十分なた
め、しきい値電圧Ｖｔｈは遷移しない（分布１１のま
ま）。次に、書き込みデータが〔０，１〕，〔０，０〕
のセルに対して書き込みを行う。そして、最後に、書き
込みデータが〔０，０〕のセルに対して書き込みを行
い、多値書き込みを終了する。なお、書き込み動作は、
書き込みベリファイで行われる。
【０００８】読み出し時は、ＮＡＮＤ型の場合、たとえ
ば選択された被選択ワード線の電圧をＶWL00に設定して
読み出しを行い、次にＶWL01に設定して読み出しを行
い、最後に０Ｖに設定して読み出しを行う。この場合、
非選択のワード線の電圧は正側のＶpass（たとえば５
Ｖ）に設定される。ＤＩＮＯＲ型の場合、被選択のワー
ド線の電圧をＶWL00に設定して読み出しを行い、次にＶ
WL01に設定して読み出しを行い、最後にＶWL10に設定し
て読み出しを行う。この場合、非選択のワード線の電圧
は０Ｖに設定される。そして、３回行った読み出しデー
タにおけるハイレベルの個数をカウントし、そのカウン
ト値（２進数）をＩＯｎ＋１（Ｄ２）、ＩＯｎ（Ｄ１）
のデータとする。
ば選択された被選択ワード線の電圧をＶWL00に設定して
読み出しを行い、次にＶWL01に設定して読み出しを行
い、最後に０Ｖに設定して読み出しを行う。この場合、
非選択のワード線の電圧は正側のＶpass（たとえば５
Ｖ）に設定される。ＤＩＮＯＲ型の場合、被選択のワー
ド線の電圧をＶWL00に設定して読み出しを行い、次にＶ
WL01に設定して読み出しを行い、最後にＶWL10に設定し
て読み出しを行う。この場合、非選択のワード線の電圧
は０Ｖに設定される。そして、３回行った読み出しデー
タにおけるハイレベルの個数をカウントし、そのカウン
ト値（２進数）をＩＯｎ＋１（Ｄ２）、ＩＯｎ（Ｄ１）
のデータとする。
【０００９】
【発明が解決しようとする課題】ところで、ＮＡＮＤ型
のフラッシュメモリの場合、読み出し時の最も低いワー
ド線電圧は０Ｖであることから、上述した多値構成を実
現する場合、分布の上限から０Ｖの間に２n −１個の分
布を割り当てる必要がある。そのため、分布１個の当た
りの分布幅および分布間の間隔は狭く、書き込み制御に
高精度が要求されるとともに、ディスターブ(Disturb)/
リテンション(Retention) に弱いという問題がある。
のフラッシュメモリの場合、読み出し時の最も低いワー
ド線電圧は０Ｖであることから、上述した多値構成を実
現する場合、分布の上限から０Ｖの間に２n −１個の分
布を割り当てる必要がある。そのため、分布１個の当た
りの分布幅および分布間の間隔は狭く、書き込み制御に
高精度が要求されるとともに、ディスターブ(Disturb)/
リテンション(Retention) に弱いという問題がある。
【００１０】この問題について、さらに具体的に説明す
る。たとえば４値の場合には、多値データとしきい値分
布の対応は図１３に示すように、分布「１０」のデータ
は下限を０．４Ｖに設定して０Ｖで判定している（たと
えば、1996 IEEE International Solid-State Circuits
Conference 、ISSCC96/SESSION 2/FLASH MEMORY/PAPER
TP 2.1:A 3.3V 128Mb Multi-Level NAND Flash Memory
For Mass Storage Applications.pp32-33、参照）。ま
た、ＮＡＮＤ型フラッシュメモリの制約からしきい値電
圧Ｖｔｈの上限はセル電流をより多くするため、非選択
のワード線電圧よりかなり低目に設定する必要がある。
さらに、読み出しディスターブからの制約により、非選
択のワード線電圧は、あまり高く設定できない。このた
め、０Ｖから３．２Ｖの間に３値の分布を配置する必要
があり、極めて精度の高いしきい値電圧Ｖｔｈの制御が
必要となる。また、ディスターブ／リテンションもきび
しきなってきている。
る。たとえば４値の場合には、多値データとしきい値分
布の対応は図１３に示すように、分布「１０」のデータ
は下限を０．４Ｖに設定して０Ｖで判定している（たと
えば、1996 IEEE International Solid-State Circuits
Conference 、ISSCC96/SESSION 2/FLASH MEMORY/PAPER
TP 2.1:A 3.3V 128Mb Multi-Level NAND Flash Memory
For Mass Storage Applications.pp32-33、参照）。ま
た、ＮＡＮＤ型フラッシュメモリの制約からしきい値電
圧Ｖｔｈの上限はセル電流をより多くするため、非選択
のワード線電圧よりかなり低目に設定する必要がある。
さらに、読み出しディスターブからの制約により、非選
択のワード線電圧は、あまり高く設定できない。このた
め、０Ｖから３．２Ｖの間に３値の分布を配置する必要
があり、極めて精度の高いしきい値電圧Ｖｔｈの制御が
必要となる。また、ディスターブ／リテンションもきび
しきなってきている。
【００１１】また、ＤＩＮＯＲ型フラッシュメモリの場
合にも、しきい値電圧Ｖｔｈの分布は、図１４に示すよ
うに、正側に４個となっており、非選択のワード線電圧
が０Ｖであることから、分布１個の当たりの分布幅およ
び分布間の間隔は狭く、書き込み制御に高精度が要求さ
れるとともに、ディスターブ／リテンションに弱いとい
う問題がある。
合にも、しきい値電圧Ｖｔｈの分布は、図１４に示すよ
うに、正側に４個となっており、非選択のワード線電圧
が０Ｖであることから、分布１個の当たりの分布幅およ
び分布間の間隔は狭く、書き込み制御に高精度が要求さ
れるとともに、ディスターブ／リテンションに弱いとい
う問題がある。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、多値データのしきい値電圧の分
布幅および分布間の幅を広くとることができ、書き込み
制御を容易にし、ディスターブ／リテンション特性を改
善することができる不揮発性半導体記憶装置を提供する
ことにある。
のであり、その目的は、多値データのしきい値電圧の分
布幅および分布間の幅を広くとることができ、書き込み
制御を容易にし、ディスターブ／リテンション特性を改
善することができる不揮発性半導体記憶装置を提供する
ことにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化しするメモリ
トランジスタを有し、上記メモリトランジスタのしきい
値電圧に応じて１個のメモリトランジスタに３値以上の
多値データを記録し、読み出し時には、しきい値電圧に
応じて設定されるワード線電圧と蓄積電荷量に基づくデ
ータをビット線に出力するＮＡＮＤ構造の不揮発性半導
体記憶装置であって、読み出し時に設定されるワード線
電圧のうちの少なくとも一つが負電圧である。
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化しするメモリ
トランジスタを有し、上記メモリトランジスタのしきい
値電圧に応じて１個のメモリトランジスタに３値以上の
多値データを記録し、読み出し時には、しきい値電圧に
応じて設定されるワード線電圧と蓄積電荷量に基づくデ
ータをビット線に出力するＮＡＮＤ構造の不揮発性半導
体記憶装置であって、読み出し時に設定されるワード線
電圧のうちの少なくとも一つが負電圧である。
【００１４】また、上記不揮発性半導体記憶装置では、
しきい値電圧に基づく多値データの分布のうち、最も低
い電位領域に分布する多値データ分布と、次に低い電位
領域に分布する多値データ分布の少なくとも一部とが負
の領域に分布している。
しきい値電圧に基づく多値データの分布のうち、最も低
い電位領域に分布する多値データ分布と、次に低い電位
領域に分布する多値データ分布の少なくとも一部とが負
の領域に分布している。
【００１５】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを有し、上記メモリトランジ
スタのしきい値電圧に応じて１個のメモリトランジスタ
に３値以上の多値データを記録し、読み出し時には、し
きい値電圧に応じて設定されるワード線電圧と蓄積電荷
量に基づくデータをビット線に出力するＮＯＲ構造のメ
モリアレイを有する不揮発性半導体記憶装置であって、
読み出し時に、非選択のワード線に負電圧を印加する手
段を有する。
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを有し、上記メモリトランジ
スタのしきい値電圧に応じて１個のメモリトランジスタ
に３値以上の多値データを記録し、読み出し時には、し
きい値電圧に応じて設定されるワード線電圧と蓄積電荷
量に基づくデータをビット線に出力するＮＯＲ構造のメ
モリアレイを有する不揮発性半導体記憶装置であって、
読み出し時に、非選択のワード線に負電圧を印加する手
段を有する。
【００１６】また、上記不揮発性半導体記憶装置では、
しきい値電圧に基づく多値データの分布のうち、最も低
い電位領域に分布する多値データ分布の少なくとも一部
が負の領域に分布している。
しきい値電圧に基づく多値データの分布のうち、最も低
い電位領域に分布する多値データ分布の少なくとも一部
が負の領域に分布している。
【００１７】本発明によれば、ＮＡＮＤ構造の不揮発性
半導体記憶装置では、読み出し時に設定されるワード線
電圧のうちの少なくとも一つが負電圧に設定され、ま
た、ＮＯＲ構造のメモリアレイを有する不揮発性半導体
記憶装置では、読み出し時に設定されるワード線電圧の
うち非選択のワード線電圧が負電圧に設定される。これ
により、メモリトランジスタのしきい値電圧分布幅、お
よびデータとデータの間隔を広く設定することが可能と
なる。その結果、書き込み制御が容易となり、ディスタ
ーブ／リテンション特性が改善される。
半導体記憶装置では、読み出し時に設定されるワード線
電圧のうちの少なくとも一つが負電圧に設定され、ま
た、ＮＯＲ構造のメモリアレイを有する不揮発性半導体
記憶装置では、読み出し時に設定されるワード線電圧の
うち非選択のワード線電圧が負電圧に設定される。これ
により、メモリトランジスタのしきい値電圧分布幅、お
よびデータとデータの間隔を広く設定することが可能と
なる。その結果、書き込み制御が容易となり、ディスタ
ーブ／リテンション特性が改善される。
【００１８】
【発明の実施の形態】第１実施形態 図１は、本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。図１は、ＮＡＮＤ型フラ
ッシュメモリの具体的な実施形態を示している。
実施形態を示す回路図である。図１は、ＮＡＮＤ型フラ
ッシュメモリの具体的な実施形態を示している。
【００１９】このＮＡＮＤ型フラッシュメモリ１００
は、メモリセルアレイ１０１、センスアンプ１０２，１
０３、ＮＡＮＤデコーダ１０４、バッファ群１０５，１
０６、デコーダ１０７〜１１４、およびｐウェル制御回
路(p-well control)１１５により構成されている。
は、メモリセルアレイ１０１、センスアンプ１０２，１
０３、ＮＡＮＤデコーダ１０４、バッファ群１０５，１
０６、デコーダ１０７〜１１４、およびｐウェル制御回
路(p-well control)１１５により構成されている。
【００２０】メモリセルアレイ１０１は、それぞれメモ
リセルが共通のワード線に接続された２つのメモリセル
ブロックＡ０，Ａ１により構成されている。メモリセル
ブロックＡ０は、直列に接続された、たとえばフローテ
ィングゲートでの電荷の蓄積、放出によりデータの書き
込み・消去が可能なｎ型のメモリセルトランジスタＭＴ
000 〜ＭＴ030 、ＭＴ001 〜ＭＴ031 が２列に配列さ
れ、同一行の、メモリセルトランジスタＭＴ000 とＭＴ
001 、ＭＴ010 とＭＴ011 、ＭＴ020 とＭＴ021 、ＭＴ
030 とＭＴ031 のゲート電極が共通のワード線ＷＬ０
０，ＷＬ０１，ＷＬ０２，ＷＬ０３にそれぞれ接続され
ている。メモリセルトランジスタＭＴ000 のドレインは
ゲート電極が選択信号供給線ＤＳＧ０に接続されたｎチ
ャネルＭＯＳ（ＮＭＯＳ）トランジスタからなる選択ゲ
ートＤＳＴ000 を介してビット線ＢＬ０に接続され、メ
モリセルトランジスタＭＴ030 のソースはゲート電極が
選択信号供給線ＳＳＧ０に接続されたＮＭＯＳトランジ
スタからなる選択ゲートＳＳＴ000 を介して接地されて
いる。メモリセルトランジスタＭＴ001 のドレインはゲ
ート電極が選択信号供給線ＤＳＧ０に接続されたＮＭＯ
Ｓトランジスタからなる選択ゲートＤＳＴ001 を介して
ビット線ＢＬ１に接続され、メモリセルトランジスタＭ
Ｔ031 のソースはゲート電極が選択信号供給線ＳＳＧ０
に接続されたＮＭＯＳトランジスタからなる選択ゲート
ＳＳＴ001 を介して接地されている。
リセルが共通のワード線に接続された２つのメモリセル
ブロックＡ０，Ａ１により構成されている。メモリセル
ブロックＡ０は、直列に接続された、たとえばフローテ
ィングゲートでの電荷の蓄積、放出によりデータの書き
込み・消去が可能なｎ型のメモリセルトランジスタＭＴ
000 〜ＭＴ030 、ＭＴ001 〜ＭＴ031 が２列に配列さ
れ、同一行の、メモリセルトランジスタＭＴ000 とＭＴ
001 、ＭＴ010 とＭＴ011 、ＭＴ020 とＭＴ021 、ＭＴ
030 とＭＴ031 のゲート電極が共通のワード線ＷＬ０
０，ＷＬ０１，ＷＬ０２，ＷＬ０３にそれぞれ接続され
ている。メモリセルトランジスタＭＴ000 のドレインは
ゲート電極が選択信号供給線ＤＳＧ０に接続されたｎチ
ャネルＭＯＳ（ＮＭＯＳ）トランジスタからなる選択ゲ
ートＤＳＴ000 を介してビット線ＢＬ０に接続され、メ
モリセルトランジスタＭＴ030 のソースはゲート電極が
選択信号供給線ＳＳＧ０に接続されたＮＭＯＳトランジ
スタからなる選択ゲートＳＳＴ000 を介して接地されて
いる。メモリセルトランジスタＭＴ001 のドレインはゲ
ート電極が選択信号供給線ＤＳＧ０に接続されたＮＭＯ
Ｓトランジスタからなる選択ゲートＤＳＴ001 を介して
ビット線ＢＬ１に接続され、メモリセルトランジスタＭ
Ｔ031 のソースはゲート電極が選択信号供給線ＳＳＧ０
に接続されたＮＭＯＳトランジスタからなる選択ゲート
ＳＳＴ001 を介して接地されている。
【００２１】メモリセルブロックＡ１は、直列に接続さ
れた、たとえばフローティングゲートでの電荷の蓄積、
放出によりデータの書き込み・消去が可能なｎ型のメモ
リセルトランジスタＭＴ100 〜ＭＴ130 、ＭＴ101 〜Ｍ
Ｔ131 が２列に配列され、同一行のメモリセルトランジ
スタＭＴ100 とＭＴ101 、ＭＴ110 とＭＴ111 、ＭＴ12
0 とＭＴ121 、ＭＴ130 とＭＴ131 のゲート電極が共通
のワード線ＷＬ１０，ＷＬ１１，ＷＬ１２，ＷＬ１３に
それぞれ接続されている。メモリセルトランジスタＭＴ
100 のドレインはゲート電極が選択信号供給線ＤＳＧ１
に接続されたＮＭＯＳトランジスタからなる選択ゲート
ＤＳＴ100 を介してビット線ＢＬ０に接続され、メモリ
セルトランジスタＭＴ130 のソースはゲート電極が選択
信号供給線ＳＳＧ１に接続されたＮＭＯＳトランジスタ
からなる選択ゲートＳＳＴ100 を介して接地されてい
る。メモリセルトランジスタＭＴ101 のドレインはゲー
ト電極が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳ
トランジスタからなる選択ゲートＤＳＴ101 を介してビ
ット線ＢＬ１に接続され、メモリセルトランジスタＭＴ
131 のソースはゲート電極が選択信号供給線ＳＳＧ１に
接続されたＮＭＯＳトランジスタからなる選択ゲートＳ
ＳＴ101 を介して接地されている。
れた、たとえばフローティングゲートでの電荷の蓄積、
放出によりデータの書き込み・消去が可能なｎ型のメモ
リセルトランジスタＭＴ100 〜ＭＴ130 、ＭＴ101 〜Ｍ
Ｔ131 が２列に配列され、同一行のメモリセルトランジ
スタＭＴ100 とＭＴ101 、ＭＴ110 とＭＴ111 、ＭＴ12
0 とＭＴ121 、ＭＴ130 とＭＴ131 のゲート電極が共通
のワード線ＷＬ１０，ＷＬ１１，ＷＬ１２，ＷＬ１３に
それぞれ接続されている。メモリセルトランジスタＭＴ
100 のドレインはゲート電極が選択信号供給線ＤＳＧ１
に接続されたＮＭＯＳトランジスタからなる選択ゲート
ＤＳＴ100 を介してビット線ＢＬ０に接続され、メモリ
セルトランジスタＭＴ130 のソースはゲート電極が選択
信号供給線ＳＳＧ１に接続されたＮＭＯＳトランジスタ
からなる選択ゲートＳＳＴ100 を介して接地されてい
る。メモリセルトランジスタＭＴ101 のドレインはゲー
ト電極が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳ
トランジスタからなる選択ゲートＤＳＴ101 を介してビ
ット線ＢＬ１に接続され、メモリセルトランジスタＭＴ
131 のソースはゲート電極が選択信号供給線ＳＳＧ１に
接続されたＮＭＯＳトランジスタからなる選択ゲートＳ
ＳＴ101 を介して接地されている。
【００２２】そして、メモリセルブロックＡ０，Ａ１の
各メモリセルトランジスタＭＴ000〜ＭＴ030 、ＭＴ001
〜ＭＴ031 、ＭＴ100 〜ＭＴ130 、ＭＴ101 〜ＭＴ131
、選択ゲートＤＳＴ000 ，ＤＳＴ001 ，ＳＳＴ000 ，
ＳＳＴ001 ，ＤＳＴ100 ，ＤＳＴ101 ，ＳＳＴ100 ，Ｓ
ＳＴ101 はｐウェル内に形成されており、このｐウェル
はｐウェル制御回路１１５に接続されている。
各メモリセルトランジスタＭＴ000〜ＭＴ030 、ＭＴ001
〜ＭＴ031 、ＭＴ100 〜ＭＴ130 、ＭＴ101 〜ＭＴ131
、選択ゲートＤＳＴ000 ，ＤＳＴ001 ，ＳＳＴ000 ，
ＳＳＴ001 ，ＤＳＴ100 ，ＤＳＴ101 ，ＳＳＴ100 ，Ｓ
ＳＴ101 はｐウェル内に形成されており、このｐウェル
はｐウェル制御回路１１５に接続されている。
【００２３】各メモリセルトランジスタＭＴ000 〜ＭＴ
030 、ＭＴ001 〜ＭＴ031 、ＭＴ100 〜ＭＴ130 、ＭＴ
101 〜ＭＴ131 には、ｎビットの多値データが格納され
る。本実施形態では、２ビットからなり４値をとる多値
データが格納される。
030 、ＭＴ001 〜ＭＴ031 、ＭＴ100 〜ＭＴ130 、ＭＴ
101 〜ＭＴ131 には、ｎビットの多値データが格納され
る。本実施形態では、２ビットからなり４値をとる多値
データが格納される。
【００２４】図２は本発明に係るＮＡＮＤ型フラッシュ
メモリにおいて、１個のメモリトランジスタに２ビット
からなり４値をとるデータを記録する場合の、しきい値
電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
メモリにおいて、１個のメモリトランジスタに２ビット
からなり４値をとるデータを記録する場合の、しきい値
電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
【００２５】図２において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧Ｖｔｈの分布（多値デー
タの分布）は４値の場合、図２に示すように、正側に２
個、負側に２個となっている。ただし、分布「１０」は
０Ｖを挟んで正側から負側に跨がった状態となっている
（一部が負側に存在する）。
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧Ｖｔｈの分布（多値デー
タの分布）は４値の場合、図２に示すように、正側に２
個、負側に２個となっている。ただし、分布「１０」は
０Ｖを挟んで正側から負側に跨がった状態となっている
（一部が負側に存在する）。
【００２６】センスアンプ１０２は、ラッチ型のものか
ら構成され、ビット線ＢＬ０が接続されている。同様
に、センスアンプ１０３は、ラッチ型のものから構成さ
れ、ビット線ＢＬ１が接続されている。
ら構成され、ビット線ＢＬ０が接続されている。同様
に、センスアンプ１０３は、ラッチ型のものから構成さ
れ、ビット線ＢＬ１が接続されている。
【００２７】ＮＡＮＤデコーダ１０４は、反転回路１０
５，１０６を介してワード線ＷＬ００〜ＷＬ０３、ＷＬ
１０〜ＷＬ１３に接続される４つの出力ノードＮＤ０〜
ＮＤ３を有し、読み出し（ＲＥＡＤ）、書き込み（Ｗｒ
ｉｔｅ）、消去（Ｅｒａｓｅ）の各動作モードに応じ
て、選択、非選択のワード線電圧が図３に示すように設
定されるように、各ノードＮＤｎ（ｎ＝０，１，２，
３）からの出力電圧を設定する。
５，１０６を介してワード線ＷＬ００〜ＷＬ０３、ＷＬ
１０〜ＷＬ１３に接続される４つの出力ノードＮＤ０〜
ＮＤ３を有し、読み出し（ＲＥＡＤ）、書き込み（Ｗｒ
ｉｔｅ）、消去（Ｅｒａｓｅ）の各動作モードに応じ
て、選択、非選択のワード線電圧が図３に示すように設
定されるように、各ノードＮＤｎ（ｎ＝０，１，２，
３）からの出力電圧を設定する。
【００２８】図３に示すように、読み出し時のワード線
電圧は、選択されたワード線電圧をＶｔｈ（ＶWL00，Ｖ
WL01，ＶWL10）に設定し、選択されたメモリセルブロッ
クＡ０またはＡ１の非選択のワード線電圧を５Ｖ、非選
択のブロックの全ワード線（非選択ワード線）電圧を０
Ｖに設定する。書き込み時のワード線電圧は、選択され
たワード線電圧を２０Ｖ、選択されたメモリセルブロッ
クＡ０またはＡ１の非選択のワード線電圧を１０Ｖ、非
選択のブロックの全ワード線（非選択ワード線）電圧を
０Ｖに設定する。消去時のワード線電圧は、選択された
ワード線電圧を０Ｖ、選択されたメモリセルブロックＡ
０またはＡ１の非選択のワード線電圧を０Ｖ、非選択の
ブロックの全ワード線（非選択ワード線）電圧を２０Ｖ
に設定する。このとき、メモリアレイのｐウェルはｐウ
ェル制御回路１１５により２０Ｖに充電されている。
電圧は、選択されたワード線電圧をＶｔｈ（ＶWL00，Ｖ
WL01，ＶWL10）に設定し、選択されたメモリセルブロッ
クＡ０またはＡ１の非選択のワード線電圧を５Ｖ、非選
択のブロックの全ワード線（非選択ワード線）電圧を０
Ｖに設定する。書き込み時のワード線電圧は、選択され
たワード線電圧を２０Ｖ、選択されたメモリセルブロッ
クＡ０またはＡ１の非選択のワード線電圧を１０Ｖ、非
選択のブロックの全ワード線（非選択ワード線）電圧を
０Ｖに設定する。消去時のワード線電圧は、選択された
ワード線電圧を０Ｖ、選択されたメモリセルブロックＡ
０またはＡ１の非選択のワード線電圧を０Ｖ、非選択の
ブロックの全ワード線（非選択ワード線）電圧を２０Ｖ
に設定する。このとき、メモリアレイのｐウェルはｐウ
ェル制御回路１１５により２０Ｖに充電されている。
【００２９】そして、読み出し時のノードＮＤｎの電圧
は、図４に示すように、選択されたワード線電圧に接続
されるノード電圧を５Ｖ、選択されたメモリセルブロッ
クＡ０またはＡ１の非選択のワード線電圧をＶM （Ｖ
WL10）、非選択のブロックの選択ワード線に接続される
ノード電圧を５Ｖ、非選択ワード線に接続されるノード
電圧をＶM に設定する。書き込み時のノードＮＤｎの電
圧は、図５に示すように、選択されたワード線電圧に接
続されるノード電圧を０Ｖ、選択されたメモリセルブロ
ックＡ０またはＡ１の非選択のワード線電圧を２０Ｖ、
非選択のブロックの選択ワード線に接続されるノード電
圧を０Ｖ、非選択ワード線に接続されるノード電圧を２
０Ｖに設定する。消去時のノードＮＤｎの電圧は、図６
に示すように、選択されたワード線電圧に接続されるノ
ード電圧を２０Ｖ、非選択のブロック側へのノード電圧
を０Ｖに設定する。
は、図４に示すように、選択されたワード線電圧に接続
されるノード電圧を５Ｖ、選択されたメモリセルブロッ
クＡ０またはＡ１の非選択のワード線電圧をＶM （Ｖ
WL10）、非選択のブロックの選択ワード線に接続される
ノード電圧を５Ｖ、非選択ワード線に接続されるノード
電圧をＶM に設定する。書き込み時のノードＮＤｎの電
圧は、図５に示すように、選択されたワード線電圧に接
続されるノード電圧を０Ｖ、選択されたメモリセルブロ
ックＡ０またはＡ１の非選択のワード線電圧を２０Ｖ、
非選択のブロックの選択ワード線に接続されるノード電
圧を０Ｖ、非選択ワード線に接続されるノード電圧を２
０Ｖに設定する。消去時のノードＮＤｎの電圧は、図６
に示すように、選択されたワード線電圧に接続されるノ
ード電圧を２０Ｖ、非選択のブロック側へのノード電圧
を０Ｖに設定する。
【００３０】反転回路群１０５は、ＣＭＯＳインバータ
からなる反転回路１０５ａ，１０５ｂ，１０５ｃ，１０
５ｄにより構成されている。反転回路１０５ａの入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はＮＡＮＤデコーダ１０４の出力ノードＮＤ０に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
００に接続されている。反転回路１０５ｂの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＮＡＮＤデコーダ１０４の出力ノードＮＤ１に接
続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタのドレイン同士の接続点）はワード線ＷＬ０
１に接続されている。反転回路１０５ｃの入力端子（Ｎ
ＭＯＳトランジスタとＰＭＯＳトランジスタのゲート）
はＮＡＮＤデコーダ１０４の出力ノードＮＤ２に接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬ０２に
接続されている。反転回路１０５ｄの入力端子（ＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタのゲート）はＮ
ＡＮＤデコーダ１０４の出力ノードＮＤ３に接続され、
出力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのドレイン同士の接続点）はワード線ＷＬ０３に接続
されている。そして、反転回路１０５ａ〜１０５ｄを構
成する各ＰＭＯＳトランジスタのソースはデコーダ１０
８の出力信号線ＢＤＰ０に共通に接続され、各ＮＭＯＳ
トランジスタのソースはデコーダ１０９の出力信号線Ｂ
ＤＮ０に共通に接続されている。
からなる反転回路１０５ａ，１０５ｂ，１０５ｃ，１０
５ｄにより構成されている。反転回路１０５ａの入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はＮＡＮＤデコーダ１０４の出力ノードＮＤ０に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
００に接続されている。反転回路１０５ｂの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＮＡＮＤデコーダ１０４の出力ノードＮＤ１に接
続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタのドレイン同士の接続点）はワード線ＷＬ０
１に接続されている。反転回路１０５ｃの入力端子（Ｎ
ＭＯＳトランジスタとＰＭＯＳトランジスタのゲート）
はＮＡＮＤデコーダ１０４の出力ノードＮＤ２に接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬ０２に
接続されている。反転回路１０５ｄの入力端子（ＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタのゲート）はＮ
ＡＮＤデコーダ１０４の出力ノードＮＤ３に接続され、
出力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのドレイン同士の接続点）はワード線ＷＬ０３に接続
されている。そして、反転回路１０５ａ〜１０５ｄを構
成する各ＰＭＯＳトランジスタのソースはデコーダ１０
８の出力信号線ＢＤＰ０に共通に接続され、各ＮＭＯＳ
トランジスタのソースはデコーダ１０９の出力信号線Ｂ
ＤＮ０に共通に接続されている。
【００３１】反転回路群１０６は、ＣＭＯＳインバータ
からなる反転回路１０６ａ，１０６ｂ，１０６ｃ，１０
６ｄにより構成されている。反転回路１０６ａの入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はＮＡＮＤデコーダ１０４の出力ノードＮＤ０に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１０に接続されている。反転回路１０６ｂの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＮＡＮＤデコーダ１０４の出力ノードＮＤ１に接
続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタのドレイン同士の接続点）はワード線ＷＬ１
１に接続されている。反転回路１０６ｃの入力端子（Ｎ
ＭＯＳトランジスタとＰＭＯＳトランジスタのゲート）
はＮＡＮＤデコーダ１０４の出力ノードＮＤ２に接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬ１２に
接続されている。反転回路１０６ｄの入力端子（ＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタのゲート）はＮ
ＡＮＤデコーダ１０４の出力ノードＮＤ３に接続され、
出力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのドレイン同士の接続点）はワード線ＷＬ１３に接続
されている。そして、反転回路１０６ａ〜１０６ｄを構
成する各ＰＭＯＳトランジスタのソースはデコーダ１１
２の出力信号線ＢＤＰ１に共通に接続され、各ＮＭＯＳ
トランジスタのソースはデコーダ１１３の出力信号線Ｂ
ＤＮ１に共通に接続されている。
からなる反転回路１０６ａ，１０６ｂ，１０６ｃ，１０
６ｄにより構成されている。反転回路１０６ａの入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はＮＡＮＤデコーダ１０４の出力ノードＮＤ０に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１０に接続されている。反転回路１０６ｂの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＮＡＮＤデコーダ１０４の出力ノードＮＤ１に接
続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタのドレイン同士の接続点）はワード線ＷＬ１
１に接続されている。反転回路１０６ｃの入力端子（Ｎ
ＭＯＳトランジスタとＰＭＯＳトランジスタのゲート）
はＮＡＮＤデコーダ１０４の出力ノードＮＤ２に接続さ
れ、出力端子（ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタのドレイン同士の接続点）はワード線ＷＬ１２に
接続されている。反転回路１０６ｄの入力端子（ＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタのゲート）はＮ
ＡＮＤデコーダ１０４の出力ノードＮＤ３に接続され、
出力端子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タのドレイン同士の接続点）はワード線ＷＬ１３に接続
されている。そして、反転回路１０６ａ〜１０６ｄを構
成する各ＰＭＯＳトランジスタのソースはデコーダ１１
２の出力信号線ＢＤＰ１に共通に接続され、各ＮＭＯＳ
トランジスタのソースはデコーダ１１３の出力信号線Ｂ
ＤＮ１に共通に接続されている。
【００３２】デコーダ（ＳＳＧＤ０）１０７は、読み出
し（ＲＥＡＤ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒ
ａｓｅ）の各動作モードに応じて、選択信号供給線ＳＳ
Ｇ０を所定電位に設定する。具体的には、読み出し時に
は、ブロックＡ０が選択されている場合には５Ｖ、選択
されていな場合には０Ｖに設定する。書き込み時および
消去時には、ブロックＡ０が選択されているか非選択で
あるかにかかわらず０Ｖに設定する。
し（ＲＥＡＤ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒ
ａｓｅ）の各動作モードに応じて、選択信号供給線ＳＳ
Ｇ０を所定電位に設定する。具体的には、読み出し時に
は、ブロックＡ０が選択されている場合には５Ｖ、選択
されていな場合には０Ｖに設定する。書き込み時および
消去時には、ブロックＡ０が選択されているか非選択で
あるかにかかわらず０Ｖに設定する。
【００３３】デコーダ（ＢＤＰＤ０）１０８は、読み出
し、書き込み、消去の各動作モードに応じて、反転回路
１０５に接続された信号線ＢＤＰ０を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ０が選択
されている場合には５Ｖ、選択されていない場合には０
Ｖに設定する。書き込み時には、ブロックＡ０が選択さ
れている場合には２０Ｖ、選択されていない場合には０
Ｖに設定する。消去時には、ブロックＡ０が選択されて
いる場合には０Ｖ、選択されていない場合には２０Ｖに
設定する。
し、書き込み、消去の各動作モードに応じて、反転回路
１０５に接続された信号線ＢＤＰ０を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ０が選択
されている場合には５Ｖ、選択されていない場合には０
Ｖに設定する。書き込み時には、ブロックＡ０が選択さ
れている場合には２０Ｖ、選択されていない場合には０
Ｖに設定する。消去時には、ブロックＡ０が選択されて
いる場合には０Ｖ、選択されていない場合には２０Ｖに
設定する。
【００３４】デコーダ（ＢＤＮＤ０）１０９は、読み出
し、書き込み、消去の各動作モードに応じて、反転回路
１０５に接続された信号線ＢＤＮ０を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ０が選択
されている場合にはＶｔｈ（ＶWL00，ＶWL01，
ＶWL10）、選択されていない場合には０Ｖに設定する。
書き込み時には、ブロックＡ０が選択されている場合に
は１０Ｖ、選択されていない場合には０Ｖに設定する。
消去時には、ブロックＡ０が選択されているか非選択で
あるかにかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、反転回路
１０５に接続された信号線ＢＤＮ０を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ０が選択
されている場合にはＶｔｈ（ＶWL00，ＶWL01，
ＶWL10）、選択されていない場合には０Ｖに設定する。
書き込み時には、ブロックＡ０が選択されている場合に
は１０Ｖ、選択されていない場合には０Ｖに設定する。
消去時には、ブロックＡ０が選択されているか非選択で
あるかにかかわらず０Ｖに設定する。
【００３５】デコーダ（ＤＳＧＤ０）１１０は、読み出
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＤＳＧ０を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ０が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時には、ブロックＡ０が選択されている場合には１０
Ｖ、選択されていない場合には０Ｖに設定する。消去時
には、ブロックＡ０が選択されているか非選択であるか
にかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＤＳＧ０を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ０が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時には、ブロックＡ０が選択されている場合には１０
Ｖ、選択されていない場合には０Ｖに設定する。消去時
には、ブロックＡ０が選択されているか非選択であるか
にかかわらず０Ｖに設定する。
【００３６】デコーダ（ＤＳＧＤ１）１１１は、読み出
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＤＳＧ１を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ１が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時には、ブロックＡ１が選択されている場合には１０
Ｖ、選択されていない場合には０Ｖに設定する。消去時
には、ブロックＡ１が選択されているか非選択であるか
にかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＤＳＧ１を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ１が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時には、ブロックＡ１が選択されている場合には１０
Ｖ、選択されていない場合には０Ｖに設定する。消去時
には、ブロックＡ１が選択されているか非選択であるか
にかかわらず０Ｖに設定する。
【００３７】デコーダ（ＢＤＰＤ１）１１２は、読み出
し、書き込み、消去の各動作モードに応じて、反転回路
１０６に接続された信号線ＢＤＰ１を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ１が選択
されている場合には５Ｖ、選択されていない場合には０
Ｖに設定する。書き込み時には、ブロックＡ１が選択さ
れている場合には２０Ｖ、選択されていない場合には０
Ｖに設定する。消去時には、ブロックＡ１が選択されて
いる場合には０Ｖ、選択されていない場合には２０Ｖに
設定する。
し、書き込み、消去の各動作モードに応じて、反転回路
１０６に接続された信号線ＢＤＰ１を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ１が選択
されている場合には５Ｖ、選択されていない場合には０
Ｖに設定する。書き込み時には、ブロックＡ１が選択さ
れている場合には２０Ｖ、選択されていない場合には０
Ｖに設定する。消去時には、ブロックＡ１が選択されて
いる場合には０Ｖ、選択されていない場合には２０Ｖに
設定する。
【００３８】デコーダ（ＢＤＮＤ１）１１３は、読み出
し、書き込み、消去の各動作モードに応じて、反転回路
１０６に接続された信号線ＢＤＮ１を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ１が選択
されている場合にはＶｔｈ（ＶWL00，ＶWL01，
ＶWL10）、選択されていない場合には０Ｖに設定する。
書き込み時には、ブロックＡ１が選択されている場合に
は１０Ｖ、選択されていない場合には０Ｖに設定する。
消去時には、ブロックＡ１が選択されているか非選択で
あるかにかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、反転回路
１０６に接続された信号線ＢＤＮ１を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ１が選択
されている場合にはＶｔｈ（ＶWL00，ＶWL01，
ＶWL10）、選択されていない場合には０Ｖに設定する。
書き込み時には、ブロックＡ１が選択されている場合に
は１０Ｖ、選択されていない場合には０Ｖに設定する。
消去時には、ブロックＡ１が選択されているか非選択で
あるかにかかわらず０Ｖに設定する。
【００３９】デコーダ（ＳＳＧＤ１）１１４は、読み出
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＳＳＧ１を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ１が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時および消去時には、ブロックＡ１が選択されている
か非選択であるかにかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＳＳＧ１を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ１が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時および消去時には、ブロックＡ１が選択されている
か非選択であるかにかかわらず０Ｖに設定する。
【００４０】ｐウェル制御回路１１５は、読み出し（Ｒ
ＥＡＤ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓ
ｅ）の各動作モードに応じて、メモリセルアレイ１０１
の基板ｐウェルの電位を所定電位に設定する。具体的に
は、読み出しおよび書き込み時には０Ｖ、消去時には２
０Ｖに設定する。
ＥＡＤ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓ
ｅ）の各動作モードに応じて、メモリセルアレイ１０１
の基板ｐウェルの電位を所定電位に設定する。具体的に
は、読み出しおよび書き込み時には０Ｖ、消去時には２
０Ｖに設定する。
【００４１】次に、上記構成による動作について説明す
る。まず、メモリセルブロックＡ１に属するメモリセル
トランジスタＭＴ110 に格納されているデータを読み出
す場合を例に説明する。
る。まず、メモリセルブロックＡ１に属するメモリセル
トランジスタＭＴ110 に格納されているデータを読み出
す場合を例に説明する。
【００４２】この場合、デコーダ１０７，１１０により
選択信号供給線ＳＳＧ０，ＤＳＧ０が０Ｖに設定され、
デコーダ１１１，１１４により選択信号供給線ＤＳＧ
１，ＳＳＧ１が５Ｖに設定される。これにより、メモリ
セルブロックＡ０の選択ゲートＳＳＴ000 ，ＳＳＴ001
、ＤＳＴ000 ，ＤＳＴ001 が非導通状態に保持され、
メモリセルブロックＡ１の選択ゲートＤＳＴ100 ，ＤＳ
Ｔ101 、ＳＳＴ100 ，ＳＳＴ101 が導通状態に保持され
る。
選択信号供給線ＳＳＧ０，ＤＳＧ０が０Ｖに設定され、
デコーダ１１１，１１４により選択信号供給線ＤＳＧ
１，ＳＳＧ１が５Ｖに設定される。これにより、メモリ
セルブロックＡ０の選択ゲートＳＳＴ000 ，ＳＳＴ001
、ＤＳＴ000 ，ＤＳＴ001 が非導通状態に保持され、
メモリセルブロックＡ１の選択ゲートＤＳＴ100 ，ＤＳ
Ｔ101 、ＳＳＴ100 ，ＳＳＴ101 が導通状態に保持され
る。
【００４３】また、ＮＡＮＤデコーダ１０４の４つの出
力ノードのうち選択されるワード線ＷＬ11が接続された
反転回路１０６ｂに接続するノードＮＤ１のレベルが５
Ｖに設定され、残りのノードＮＤ０，ＮＤ２，ＮＤ３の
レベルがＶM 、すなわち、図２に示す最低値の負のワー
ド線電圧ＶWL10に設定される。そしてこのとき、信号線
ＢＤＰ１にはデコーダ１１２により５Ｖが供給され、信
号線ＢＤＮ１にデコーダ１１３により記録データのしき
い値電圧に応じたＶｔｈ、具体的には、図２に示すワー
ド線電圧ＶWL00，ＶWL01，ＶWL10のうちの対応する電圧
が供給される。また、メモリセルアレイ１０１のｐウェ
ルの電位は、ｐウェル制御回路１１５により０Ｖに設定
される。
力ノードのうち選択されるワード線ＷＬ11が接続された
反転回路１０６ｂに接続するノードＮＤ１のレベルが５
Ｖに設定され、残りのノードＮＤ０，ＮＤ２，ＮＤ３の
レベルがＶM 、すなわち、図２に示す最低値の負のワー
ド線電圧ＶWL10に設定される。そしてこのとき、信号線
ＢＤＰ１にはデコーダ１１２により５Ｖが供給され、信
号線ＢＤＮ１にデコーダ１１３により記録データのしき
い値電圧に応じたＶｔｈ、具体的には、図２に示すワー
ド線電圧ＶWL00，ＶWL01，ＶWL10のうちの対応する電圧
が供給される。また、メモリセルアレイ１０１のｐウェ
ルの電位は、ｐウェル制御回路１１５により０Ｖに設定
される。
【００４４】このとき、反転回路群１０６の反転回路１
０６ｂの入力にのみ５Ｖが供給され、他の反転回路１０
６ａ，１０６ｃ，１０６ｄの入力には負の電圧ＶWL10が
供給されていることから、反転回路１０６ｂのみがＮＭ
ＯＳトランジスタ側が導通状態となり、他の反転回路１
０６ａ，１０６ｃ，１０６ｄでは、ＰＭＯＳトランジス
タ側が導通状態になる。その結果、メモリセルブロック
Ａ１の選択されたワード線ＷＬ11にデコーダ１１３によ
るしきい値電圧Ｖｔｈが供給され、メモリセルブロック
Ａ１における他のワード線ＷＬ10，ＷＬ12，ＷＬ13には
デコーダ１１２による５Ｖが供給される。これにより、
メモリセルＭ110 に格納されているデータが選択ゲート
ＤＳＴ100 を介してビット線ＢＬ０に読み出され、セン
スアンプ１０２で増幅される。
０６ｂの入力にのみ５Ｖが供給され、他の反転回路１０
６ａ，１０６ｃ，１０６ｄの入力には負の電圧ＶWL10が
供給されていることから、反転回路１０６ｂのみがＮＭ
ＯＳトランジスタ側が導通状態となり、他の反転回路１
０６ａ，１０６ｃ，１０６ｄでは、ＰＭＯＳトランジス
タ側が導通状態になる。その結果、メモリセルブロック
Ａ１の選択されたワード線ＷＬ11にデコーダ１１３によ
るしきい値電圧Ｖｔｈが供給され、メモリセルブロック
Ａ１における他のワード線ＷＬ10，ＷＬ12，ＷＬ13には
デコーダ１１２による５Ｖが供給される。これにより、
メモリセルＭ110 に格納されているデータが選択ゲート
ＤＳＴ100 を介してビット線ＢＬ０に読み出され、セン
スアンプ１０２で増幅される。
【００４５】次に、ワード線ＷＬ11に接続されたメモリ
セルトランジスタにページ単位でデータを書き込む場合
について説明する。
セルトランジスタにページ単位でデータを書き込む場合
について説明する。
【００４６】この場合、デコーダ１０７，１１０により
選択信号供給線ＳＳＧ０，ＤＳＧ０が０Ｖに設定され、
デコーダ１１１により選択信号供給線ＤＳＧ１が１０Ｖ
に設定され、デコーダ１１４により選択信号供給線ＳＳ
Ｇ１が０Ｖに設定される。これにより、メモリセルブロ
ックＡ０の選択ゲートＳＳＴ000 ，ＳＳＴ001 、ＤＳＴ
000 ，ＤＳＴ001 およびメモリセルブロックＡ１の選択
ゲートＳＳＴ100 ，ＳＳＴ101 が非導通状態に保持さ
れ、メモリセルブロックＡ１の選択ゲートＤＳＴ100 ，
ＤＳＴ101 が導通状態に保持される。
選択信号供給線ＳＳＧ０，ＤＳＧ０が０Ｖに設定され、
デコーダ１１１により選択信号供給線ＤＳＧ１が１０Ｖ
に設定され、デコーダ１１４により選択信号供給線ＳＳ
Ｇ１が０Ｖに設定される。これにより、メモリセルブロ
ックＡ０の選択ゲートＳＳＴ000 ，ＳＳＴ001 、ＤＳＴ
000 ，ＤＳＴ001 およびメモリセルブロックＡ１の選択
ゲートＳＳＴ100 ，ＳＳＴ101 が非導通状態に保持さ
れ、メモリセルブロックＡ１の選択ゲートＤＳＴ100 ，
ＤＳＴ101 が導通状態に保持される。
【００４７】また、ＮＡＮＤデコーダ１０４の４つの出
力ノードのうち選択されるワード線ＷＬ11が接続された
反転回路１０６ｂに接続するノードＮＤ１のレベルが０
Ｖに設定され、残りのノードＮＤ０，ＮＤ２，ＮＤ３の
レベルが２０Ｖに設定される。そしてこのとき、信号線
ＢＤＰ１にはデコーダ１１２により２０Ｖが供給され、
信号ＢＤＮ１にデコーダ１１３により１０Ｖが供給され
る。また、メモリセルアレイ１０１のｐウェルの電位
は、ｐウェル制御回路１１５により０Ｖに設定される。
力ノードのうち選択されるワード線ＷＬ11が接続された
反転回路１０６ｂに接続するノードＮＤ１のレベルが０
Ｖに設定され、残りのノードＮＤ０，ＮＤ２，ＮＤ３の
レベルが２０Ｖに設定される。そしてこのとき、信号線
ＢＤＰ１にはデコーダ１１２により２０Ｖが供給され、
信号ＢＤＮ１にデコーダ１１３により１０Ｖが供給され
る。また、メモリセルアレイ１０１のｐウェルの電位
は、ｐウェル制御回路１１５により０Ｖに設定される。
【００４８】このとき、反転回路群１０６の反転回路１
０６ｂの入力にのみ０Ｖが供給され、他の反転回路１０
６ａ，１０６ｃ，１０６ｄの入力には２０Ｖが供給され
ていることから、反転回路１０６ｂのみがＰＭＯＳトラ
ンジスタ側が導通状態となり、他の反転回路１０６ａ，
１０６ｃ，１０６ｄでは、ＮＭＯＳトランジスタ側が導
通状態になる。その結果、メモリセルブロックＡ１の選
択されたワード線ＷＬ11にデコーダ１１２による２０Ｖ
が供給され、メモリセルブロックＡ１における他のワー
ド線ＷＬ10，ＷＬ12，ＷＬ13にはデコーダ１１３による
１０Ｖが供給される。この状態で、所定電位としてビッ
ト線に伝搬された書き込みデータがメモリセルトランジ
スタに書き込まれる。
０６ｂの入力にのみ０Ｖが供給され、他の反転回路１０
６ａ，１０６ｃ，１０６ｄの入力には２０Ｖが供給され
ていることから、反転回路１０６ｂのみがＰＭＯＳトラ
ンジスタ側が導通状態となり、他の反転回路１０６ａ，
１０６ｃ，１０６ｄでは、ＮＭＯＳトランジスタ側が導
通状態になる。その結果、メモリセルブロックＡ１の選
択されたワード線ＷＬ11にデコーダ１１２による２０Ｖ
が供給され、メモリセルブロックＡ１における他のワー
ド線ＷＬ10，ＷＬ12，ＷＬ13にはデコーダ１１３による
１０Ｖが供給される。この状態で、所定電位としてビッ
ト線に伝搬された書き込みデータがメモリセルトランジ
スタに書き込まれる。
【００４９】次に、メモリセルブロックＡ１のメモリセ
ルトランジスタに記録されているデータを消去する場合
について説明する。
ルトランジスタに記録されているデータを消去する場合
について説明する。
【００５０】この場合、デコーダ１０７，１１０により
選択信号供給線ＳＳＧ０，ＤＳＧ０、デコーダ１１１，
１１４により選択信号供給線ＤＳＧ１，ＳＳＧ１が０Ｖ
に設定される。これにより、ブロックＡ０，Ａ１の全選
択ゲートＳＳＴ000 ，ＳＳＴ001 、ＤＳＴ000 ，ＤＳＴ
001 およびＤＳＴ100 ，ＤＳＴ101 、ＳＳＴ100 ，ＳＳ
Ｔ101 が非導通状態に保持される。
選択信号供給線ＳＳＧ０，ＤＳＧ０、デコーダ１１１，
１１４により選択信号供給線ＤＳＧ１，ＳＳＧ１が０Ｖ
に設定される。これにより、ブロックＡ０，Ａ１の全選
択ゲートＳＳＴ000 ，ＳＳＴ001 、ＤＳＴ000 ，ＤＳＴ
001 およびＤＳＴ100 ，ＤＳＴ101 、ＳＳＴ100 ，ＳＳ
Ｔ101 が非導通状態に保持される。
【００５１】また、ＮＡＮＤデコーダ１０４の４つの出
力ノードＮＤ０，ＮＤ１，ＮＤ２，ＮＤ３のレベルが０
Ｖに設定される。そしてこのとき、信号線ＢＤＰ１には
デコーダ１１２により０Ｖが供給され、信号線ＢＤＮ１
にデコーダ１１３により０Ｖが供給される。同様に、信
号線ＢＤＰ０にはデコーダ１０８により２０Ｖが供給さ
れ、信号線ＢＤＮ０にはデコーダ１０９により０Ｖが供
給される。また、メモリセルアレイ１０１のｐウェルの
電位は、ｐウェル制御回路１１５により２０Ｖに設定さ
れる。
力ノードＮＤ０，ＮＤ１，ＮＤ２，ＮＤ３のレベルが０
Ｖに設定される。そしてこのとき、信号線ＢＤＰ１には
デコーダ１１２により０Ｖが供給され、信号線ＢＤＮ１
にデコーダ１１３により０Ｖが供給される。同様に、信
号線ＢＤＰ０にはデコーダ１０８により２０Ｖが供給さ
れ、信号線ＢＤＮ０にはデコーダ１０９により０Ｖが供
給される。また、メモリセルアレイ１０１のｐウェルの
電位は、ｐウェル制御回路１１５により２０Ｖに設定さ
れる。
【００５２】このとき、反転回路群１０６の全反転回路
１０６ａ〜１０６ｄの入力には０Ｖが供給されているこ
とから、反転回路１０６ａ〜１０６ｄではＰＭＯＳトラ
ンジスタ側が導通状態となる。また、反転回路群１０５
の全反転回路１０５ａ〜１０５ｄの入力には０Ｖが供給
されていることから、反転回路１０５ａ〜１０５ｄでは
ＰＭＯＳトランジスタ側が導通状態となる。その結果、
メモリセルブロックＡ１のワード線ＷＬ10〜ＷＬ13にデ
コーダ１１２による０Ｖが供給され、メモリセルブロッ
クＡ０のワード線ＷＬ00〜ＷＬ03にはデコーダ１０８に
よる２０Ｖが供給される。これにより、メモリセルブロ
ックＡ１のデータが一括的に消去される。
１０６ａ〜１０６ｄの入力には０Ｖが供給されているこ
とから、反転回路１０６ａ〜１０６ｄではＰＭＯＳトラ
ンジスタ側が導通状態となる。また、反転回路群１０５
の全反転回路１０５ａ〜１０５ｄの入力には０Ｖが供給
されていることから、反転回路１０５ａ〜１０５ｄでは
ＰＭＯＳトランジスタ側が導通状態となる。その結果、
メモリセルブロックＡ１のワード線ＷＬ10〜ＷＬ13にデ
コーダ１１２による０Ｖが供給され、メモリセルブロッ
クＡ０のワード線ＷＬ00〜ＷＬ03にはデコーダ１０８に
よる２０Ｖが供給される。これにより、メモリセルブロ
ックＡ１のデータが一括的に消去される。
【００５３】以上説明したように、本実施形態によれ
ば、ＮＡＮＤ構造のメモリアレイを有する不揮発性半導
体記憶装置１００において、読み出し時に設定されるワ
ード線電圧ＶWL00，ＶWL01，ＶWL10のうちのＶWL10を負
電圧に設定したので、メモリトセルランジスタのしきい
値電圧分布幅、およびデータとデータの間隔を広く設定
することが可能となる。その結果、書き込み制御が容易
となり、ディスターブ／リテンション特性を改善するこ
とができる。
ば、ＮＡＮＤ構造のメモリアレイを有する不揮発性半導
体記憶装置１００において、読み出し時に設定されるワ
ード線電圧ＶWL00，ＶWL01，ＶWL10のうちのＶWL10を負
電圧に設定したので、メモリトセルランジスタのしきい
値電圧分布幅、およびデータとデータの間隔を広く設定
することが可能となる。その結果、書き込み制御が容易
となり、ディスターブ／リテンション特性を改善するこ
とができる。
【００５４】第２実施形態 図７は、本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示す回路図である。図７は、ＤＩＮＯＲ型フ
ラッシュメモリの具体的な実施形態を示している。
実施形態を示す回路図である。図７は、ＤＩＮＯＲ型フ
ラッシュメモリの具体的な実施形態を示している。
【００５５】このＤＩＮＯＲ型フラッシュメモリ２００
は、センスアンプ２０２，２０３、メモリセルアレイ２
０１、ＤＩＮＯＲデコーダ２０４、反転回路群２０５，
２０６、デコーダ２０７〜２１２、およびｐウェル制御
回路(p-well control)２１３により構成されている。
は、センスアンプ２０２，２０３、メモリセルアレイ２
０１、ＤＩＮＯＲデコーダ２０４、反転回路群２０５，
２０６、デコーダ２０７〜２１２、およびｐウェル制御
回路(p-well control)２１３により構成されている。
【００５６】メモリセルアレイ２０１は、それぞれメモ
リセルが共通のワード線に接続された２つのメモリセル
ブロックＢ０，Ｂ１により構成されている。メモリセル
ブロックＢ０は、並列にかつ副ビット線ＳＢＬ００、Ｓ
ＢＬ０１、ソース線ＳＬに接続された、たとえばフロー
ティングゲートでの電荷の蓄積、放出によりデータの書
き込み・消去が可能なｎ型のメモリセルトランジスタＭ
000〜Ｍ030 、Ｍ001 〜Ｍ031 が２列に配列され、同一
行のメモリセルトランジスタＭ000 とＭ001 、Ｍ010 と
Ｍ011 、Ｍ020 とＭ021 、Ｍ030 とＭ031 のゲート電極
が共通のワード線ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ
０３にそれぞれ接続されている。メモリセルトランジス
タＭ000 のドレインはゲート電極が選択信号供給線ＤＳ
Ｇ０に接続されたＮＭＯＳトランジスタからなる選択ゲ
ートＤＳＴ000 を介してビット線ＢＬ０に接続されてい
る。メモリセルトランジスタＭ001 のドレインはゲート
電極が選択信号供給線ＤＳＧ０に接続されたＮＭＯＳト
ランジスタからなる選択ゲートＤＳＴ001 を介してビッ
ト線ＢＬ１に接続されている。
リセルが共通のワード線に接続された２つのメモリセル
ブロックＢ０，Ｂ１により構成されている。メモリセル
ブロックＢ０は、並列にかつ副ビット線ＳＢＬ００、Ｓ
ＢＬ０１、ソース線ＳＬに接続された、たとえばフロー
ティングゲートでの電荷の蓄積、放出によりデータの書
き込み・消去が可能なｎ型のメモリセルトランジスタＭ
000〜Ｍ030 、Ｍ001 〜Ｍ031 が２列に配列され、同一
行のメモリセルトランジスタＭ000 とＭ001 、Ｍ010 と
Ｍ011 、Ｍ020 とＭ021 、Ｍ030 とＭ031 のゲート電極
が共通のワード線ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ
０３にそれぞれ接続されている。メモリセルトランジス
タＭ000 のドレインはゲート電極が選択信号供給線ＤＳ
Ｇ０に接続されたＮＭＯＳトランジスタからなる選択ゲ
ートＤＳＴ000 を介してビット線ＢＬ０に接続されてい
る。メモリセルトランジスタＭ001 のドレインはゲート
電極が選択信号供給線ＤＳＧ０に接続されたＮＭＯＳト
ランジスタからなる選択ゲートＤＳＴ001 を介してビッ
ト線ＢＬ１に接続されている。
【００５７】メモリセルブロックＢ１は、並列にかつ副
ビット線ＳＢＬ１０、ＳＢＬ１１、ソース線ＳＬに接続
された、たとえばフローティングゲートでの電荷の蓄
積、放出によりデータの書き込み・消去が可能なｎ型の
メモリセルトランジスタＭ100〜Ｍ130 、Ｍ101 〜Ｍ131
が２列に配列され、同一行のメモリセルトランジスタ
Ｍ100 とＭ101 、Ｍ110 とＭ111 、Ｍ120 とＭ121 、Ｍ
130 とＭ131 のゲート電極が共通のワード線ＷＬ１０，
ＷＬ１１，ＷＬ１２，ＷＬ１３にそれぞれ接続されてい
る。メモリセルトランジスタＭ100 のドレインはゲート
電極が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳト
ランジスタからなる選択ゲートＤＳＴ100 を介してビッ
ト線ＢＬ０に接続されている。メモリセルトランジスタ
Ｍ101 のドレインはゲート電極が選択信号供給線ＤＳＧ
１に接続されたＮＭＯＳトランジスタからなる選択ゲー
トＤＳＴ101 を介してビット線ＢＬ１に接続されてい
る。
ビット線ＳＢＬ１０、ＳＢＬ１１、ソース線ＳＬに接続
された、たとえばフローティングゲートでの電荷の蓄
積、放出によりデータの書き込み・消去が可能なｎ型の
メモリセルトランジスタＭ100〜Ｍ130 、Ｍ101 〜Ｍ131
が２列に配列され、同一行のメモリセルトランジスタ
Ｍ100 とＭ101 、Ｍ110 とＭ111 、Ｍ120 とＭ121 、Ｍ
130 とＭ131 のゲート電極が共通のワード線ＷＬ１０，
ＷＬ１１，ＷＬ１２，ＷＬ１３にそれぞれ接続されてい
る。メモリセルトランジスタＭ100 のドレインはゲート
電極が選択信号供給線ＤＳＧ１に接続されたＮＭＯＳト
ランジスタからなる選択ゲートＤＳＴ100 を介してビッ
ト線ＢＬ０に接続されている。メモリセルトランジスタ
Ｍ101 のドレインはゲート電極が選択信号供給線ＤＳＧ
１に接続されたＮＭＯＳトランジスタからなる選択ゲー
トＤＳＴ101 を介してビット線ＢＬ１に接続されてい
る。
【００５８】そして、メモリセルブロックＢ０，Ｂ１の
各メモリセルトランジスタＭ000 〜Ｍ030 、Ｍ001 〜Ｍ
031 、Ｍ100 〜Ｍ130 、Ｍ101 〜Ｍ131 、選択ゲートＤ
ＳＴ000 ，ＤＳＴ001 ，ＤＳＴ100 ，ＤＳＴ101 はｐウ
ェル内に形成されており、このｐウェルはｐウェル制御
回路２１３に接続されている。
各メモリセルトランジスタＭ000 〜Ｍ030 、Ｍ001 〜Ｍ
031 、Ｍ100 〜Ｍ130 、Ｍ101 〜Ｍ131 、選択ゲートＤ
ＳＴ000 ，ＤＳＴ001 ，ＤＳＴ100 ，ＤＳＴ101 はｐウ
ェル内に形成されており、このｐウェルはｐウェル制御
回路２１３に接続されている。
【００５９】各メモリセルトランジスタＭ000 〜Ｍ030
、Ｍ001 〜Ｍ031 、Ｍ100 〜Ｍ130、Ｍ101 〜Ｍ131 に
は、ｎビットの多値データが格納される。本実施形態で
は、２ビットからなり４値をとる多値データが格納され
る。
、Ｍ001 〜Ｍ031 、Ｍ100 〜Ｍ130、Ｍ101 〜Ｍ131 に
は、ｎビットの多値データが格納される。本実施形態で
は、２ビットからなり４値をとる多値データが格納され
る。
【００６０】図８は本発明に係るＤＩＮＯＲ型フラッシ
ュメモリにおいて、１個のメモリトランジスタに２ビッ
トからなり４値をとるデータを記録する場合の、しきい
値電圧Ｖｔｈレベルとデータ内容（分布）との関係を示
す図である。
ュメモリにおいて、１個のメモリトランジスタに２ビッ
トからなり４値をとるデータを記録する場合の、しきい
値電圧Ｖｔｈレベルとデータ内容（分布）との関係を示
す図である。
【００６１】図８において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧Ｖｔｈの分布（多値デー
タ分布）は４値の場合、図８に示すように、正側に３
個、負側に１個となっている。そして、非選択のワード
線電圧として負電圧ＶM が与えられる。
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧Ｖｔｈの分布（多値デー
タ分布）は４値の場合、図８に示すように、正側に３
個、負側に１個となっている。そして、非選択のワード
線電圧として負電圧ＶM が与えられる。
【００６２】センスアンプ２０２，２０３は、ラッチ型
のものから構成され、それぞれビット線ＢＬ０，ＢＬ１
が接続されている。
のものから構成され、それぞれビット線ＢＬ０，ＢＬ１
が接続されている。
【００６３】ＤＩＮＯＲデコーダ２０４は、反転回路２
０５，２０６を介してワード線ＷＬ００〜ＷＬ０３、Ｗ
Ｌ１０〜ＷＬ１３に接続される４つの出力ノードＮＤ０
〜ＮＤ３を有し、読み出し（ＲＥＡＤ）、書き込み（Ｗ
ｒｉｔｅ）、消去（Ｅｒａｓｅ）の各動作モードに応じ
て、選択、非選択のワード線電圧が図９に示すように設
定されるように、各ノードＮＤｎ（ｎ＝０，１，２，
３）からの出力電圧を設定する。
０５，２０６を介してワード線ＷＬ００〜ＷＬ０３、Ｗ
Ｌ１０〜ＷＬ１３に接続される４つの出力ノードＮＤ０
〜ＮＤ３を有し、読み出し（ＲＥＡＤ）、書き込み（Ｗ
ｒｉｔｅ）、消去（Ｅｒａｓｅ）の各動作モードに応じ
て、選択、非選択のワード線電圧が図９に示すように設
定されるように、各ノードＮＤｎ（ｎ＝０，１，２，
３）からの出力電圧を設定する。
【００６４】図９に示すように、読み出し時のワード線
電圧は、選択されたワード線電圧をＶｔｈ（ＶWL00，Ｖ
WL01，ＶWL10）に設定し、選択されたメモリセルブロッ
クＢ０またはＢ１の非選択のワード線電圧を負電位
ＶM 、非選択のブロックの全ワード線（非選択ワード
線）電圧を０Ｖに設定する。書き込み時のワード線電圧
は、選択されたワード線電圧を−９Ｖ、選択、非選択の
メモリセルブロックＢ０およびＢ１の非選択ワード線電
圧を０Ｖに設定する。消去時のワード線電圧は、選択さ
れたメモリセルブロックＢ０またはＢ１のうち、選択さ
れたブロックの選択および非選択のワード線電圧を１５
Ｖ、非選択のブロックの全ワード線（非選択ワード線）
電圧を０Ｖに設定する。
電圧は、選択されたワード線電圧をＶｔｈ（ＶWL00，Ｖ
WL01，ＶWL10）に設定し、選択されたメモリセルブロッ
クＢ０またはＢ１の非選択のワード線電圧を負電位
ＶM 、非選択のブロックの全ワード線（非選択ワード
線）電圧を０Ｖに設定する。書き込み時のワード線電圧
は、選択されたワード線電圧を−９Ｖ、選択、非選択の
メモリセルブロックＢ０およびＢ１の非選択ワード線電
圧を０Ｖに設定する。消去時のワード線電圧は、選択さ
れたメモリセルブロックＢ０またはＢ１のうち、選択さ
れたブロックの選択および非選択のワード線電圧を１５
Ｖ、非選択のブロックの全ワード線（非選択ワード線）
電圧を０Ｖに設定する。
【００６５】そして、読み出し時のノードＮＤｎの電圧
は、図１０に示すように、選択されたワード線電圧に接
続されるノード電圧をＶM 、選択されたメモリセルブロ
ックＢ０またはＢ１の非選択のワード線電圧を５Ｖ、非
選択のブロックの選択ワード線に接続されるノード電圧
をＶM 、非選択ワード線に接続されるノード電圧を５Ｖ
に設定する。書き込み時のノードＮＤｎの電圧は、図１
１に示すように、選択されたワード線電圧に接続される
ノード電圧を０Ｖ、選択されたメモリセルブロックＢ０
またはＢ１の非選択のワード線に接続されるノード電圧
を−９Ｖ、非選択のブロックの選択されたワード線に接
続されるノード電圧を０Ｖ、非選択ブロックの非選択の
ワード線に接続されるノード電圧を−９Ｖに設定する。
消去時のノードＮＤｎの電圧は、図１２に示すように、
選択されたワード線電圧に接続されるノード電圧を０
Ｖ、非選択のブロック側へのノード電圧を１５Ｖに設定
する。
は、図１０に示すように、選択されたワード線電圧に接
続されるノード電圧をＶM 、選択されたメモリセルブロ
ックＢ０またはＢ１の非選択のワード線電圧を５Ｖ、非
選択のブロックの選択ワード線に接続されるノード電圧
をＶM 、非選択ワード線に接続されるノード電圧を５Ｖ
に設定する。書き込み時のノードＮＤｎの電圧は、図１
１に示すように、選択されたワード線電圧に接続される
ノード電圧を０Ｖ、選択されたメモリセルブロックＢ０
またはＢ１の非選択のワード線に接続されるノード電圧
を−９Ｖ、非選択のブロックの選択されたワード線に接
続されるノード電圧を０Ｖ、非選択ブロックの非選択の
ワード線に接続されるノード電圧を−９Ｖに設定する。
消去時のノードＮＤｎの電圧は、図１２に示すように、
選択されたワード線電圧に接続されるノード電圧を０
Ｖ、非選択のブロック側へのノード電圧を１５Ｖに設定
する。
【００６６】反転回路群２０５は、ＣＭＯＳインバータ
からなる反転回路２０５ａ，２０５ｂ，２０５ｃ，２０
５ｄにより構成されている。反転回路２０５ａの入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ０
に接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのドレイン同士の接続点）はワード線Ｗ
Ｌ００に接続されている。反転回路２０５ｂの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ１に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
０１に接続されている。反転回路２０５ｃの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ２に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
０２に接続されている。反転回路２０５ｄの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ３に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
０３に接続されている。そして、反転回路２０５ａ〜２
０５ｄを構成する各ＰＭＯＳトランジスタのソースはデ
コーダ２０７の出力信号線ＢＤＰ０に共通に接続され、
各ＮＭＯＳトランジスタのソースはデコーダ２０８の出
力信号線ＢＤＮ０に共通に接続されている。
からなる反転回路２０５ａ，２０５ｂ，２０５ｃ，２０
５ｄにより構成されている。反転回路２０５ａの入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ０
に接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのドレイン同士の接続点）はワード線Ｗ
Ｌ００に接続されている。反転回路２０５ｂの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ１に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
０１に接続されている。反転回路２０５ｃの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ２に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
０２に接続されている。反転回路２０５ｄの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ３に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
０３に接続されている。そして、反転回路２０５ａ〜２
０５ｄを構成する各ＰＭＯＳトランジスタのソースはデ
コーダ２０７の出力信号線ＢＤＰ０に共通に接続され、
各ＮＭＯＳトランジスタのソースはデコーダ２０８の出
力信号線ＢＤＮ０に共通に接続されている。
【００６７】反転回路群２０６は、ＣＭＯＳインバータ
からなる反転回路２０６ａ，２０６ｂ，２０６ｃ，２０
６ｄにより構成されている。反転回路２０６ａの入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ０
に接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのドレイン同士の接続点）はワード線Ｗ
Ｌ１０に接続されている。反転回路２０６ｂの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ１に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１１に接続されている。反転回路２０６ｃの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ２に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１２に接続されている。反転回路２０６ｄの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ３に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１３に接続されている。そして、反転回路２０６ａ〜２
０６ｄを構成する各ＰＭＯＳトランジスタのソースはデ
コーダ２１１の出力信号線ＢＤＰ１に共通に接続され、
各ＮＭＯＳトランジスタのソースはデコーダ２１２の出
力信号線ＢＤＮ１に共通に接続されている。
からなる反転回路２０６ａ，２０６ｂ，２０６ｃ，２０
６ｄにより構成されている。反転回路２０６ａの入力端
子（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲ
ート）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ０
に接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのドレイン同士の接続点）はワード線Ｗ
Ｌ１０に接続されている。反転回路２０６ｂの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ１に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１１に接続されている。反転回路２０６ｃの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ２に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１２に接続されている。反転回路２０６ｄの入力端子
（ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲー
ト）はＤＩＮＯＲデコーダ２０４の出力ノードＮＤ３に
接続され、出力端子（ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのドレイン同士の接続点）はワード線ＷＬ
１３に接続されている。そして、反転回路２０６ａ〜２
０６ｄを構成する各ＰＭＯＳトランジスタのソースはデ
コーダ２１１の出力信号線ＢＤＰ１に共通に接続され、
各ＮＭＯＳトランジスタのソースはデコーダ２１２の出
力信号線ＢＤＮ１に共通に接続されている。
【００６８】デコーダ（ＢＤＰＤ０）２０７は、読み出
し（ＲＥＡＤ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒ
ａｓｅ）の各動作モードに応じて、反転回路２０５に接
続された信号線ＢＤＰ０を所定電位に設定する。具体的
には、読み出し時には、ブロックＢ０が選択されている
場合にはＶｔｈ（ＶWL00，ＶWL01，ＶWL10）、選択され
ていない場合には０Ｖに設定する。書き込み時には、ブ
ロックＡ０が選択されているか非選択であるかにかかわ
らず０Ｖに設定する。消去時には、ブロックＡ０が選択
されている場合には１５Ｖ、選択されていない場合には
０Ｖに設定する。
し（ＲＥＡＤ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒ
ａｓｅ）の各動作モードに応じて、反転回路２０５に接
続された信号線ＢＤＰ０を所定電位に設定する。具体的
には、読み出し時には、ブロックＢ０が選択されている
場合にはＶｔｈ（ＶWL00，ＶWL01，ＶWL10）、選択され
ていない場合には０Ｖに設定する。書き込み時には、ブ
ロックＡ０が選択されているか非選択であるかにかかわ
らず０Ｖに設定する。消去時には、ブロックＡ０が選択
されている場合には１５Ｖ、選択されていない場合には
０Ｖに設定する。
【００６９】デコーダ（ＢＤＮＤ０）２０８は、読み出
し、書き込み、消去の各動作モードに応じて、反転回路
２０５に接続された信号線ＢＤＮ０を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ０が選択
されている場合にはＶM 、選択されていない場合には０
Ｖに設定する。書き込み時には、ブロックＡ０が選択さ
れている場合には−９Ｖ、選択されていない場合には０
Ｖに設定する。消去時には、ブロックＡ０が選択されて
いるか非選択であるかにかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、反転回路
２０５に接続された信号線ＢＤＮ０を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ０が選択
されている場合にはＶM 、選択されていない場合には０
Ｖに設定する。書き込み時には、ブロックＡ０が選択さ
れている場合には−９Ｖ、選択されていない場合には０
Ｖに設定する。消去時には、ブロックＡ０が選択されて
いるか非選択であるかにかかわらず０Ｖに設定する。
【００７０】デコーダ（ＤＳＧＤ０）２０９は、読み出
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＤＳＧ０を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ０が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時には、ブロックＡ０が選択されている場合には８
Ｖ、選択されていない場合には０Ｖに設定する。消去時
には、ブロックＡ０が選択されているか非選択であるか
にかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＤＳＧ０を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ０が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時には、ブロックＡ０が選択されている場合には８
Ｖ、選択されていない場合には０Ｖに設定する。消去時
には、ブロックＡ０が選択されているか非選択であるか
にかかわらず０Ｖに設定する。
【００７１】デコーダ（ＤＳＧＤ１）２１０は、読み出
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＤＳＧ１を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ１が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時には、ブロックＡ１が選択されている場合には８
Ｖ、選択されていない場合には０Ｖに設定する。消去時
には、ブロックＡ１が選択されているか非選択であるか
にかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、選択信号
供給線ＤＳＧ１を所定電位に設定する。具体的には、読
み出し時には、ブロックＡ１が選択されている場合には
５Ｖ、選択されていな場合には０Ｖに設定する。書き込
み時には、ブロックＡ１が選択されている場合には８
Ｖ、選択されていない場合には０Ｖに設定する。消去時
には、ブロックＡ１が選択されているか非選択であるか
にかかわらず０Ｖに設定する。
【００７２】デコーダ（ＢＤＰＤ１）２１１は、読み出
し、書き込み、消去の各動作モードに応じて、反転回路
２０６に接続された信号線ＢＤＰ１を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ１が選択
されている場合にはＶｔｈ（ＶWL00，ＶWL01，
ＶWL10）、選択されていない場合には０Ｖに設定する。
書き込み時には、ブロックＡ１が選択されているか非選
択であるかにかかわらず０Ｖに設定する。消去時には、
ブロックＡ１が選択されている場合には１５Ｖ、選択さ
れていない場合には０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、反転回路
２０６に接続された信号線ＢＤＰ１を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ１が選択
されている場合にはＶｔｈ（ＶWL00，ＶWL01，
ＶWL10）、選択されていない場合には０Ｖに設定する。
書き込み時には、ブロックＡ１が選択されているか非選
択であるかにかかわらず０Ｖに設定する。消去時には、
ブロックＡ１が選択されている場合には１５Ｖ、選択さ
れていない場合には０Ｖに設定する。
【００７３】デコーダ（ＢＤＮＤ１）２１２は、読み出
し、書き込み、消去の各動作モードに応じて、反転回路
２０６に接続された信号線ＢＤＮ１を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ１が選択
されている場合にはＶM 、選択されていない場合には０
Ｖに設定する。書き込み時には、ブロックＡ１が選択さ
れている場合には−９Ｖ、選択されていない場合には０
Ｖに設定する。消去時には、ブロックＡ１が選択されて
いるか非選択であるかにかかわらず０Ｖに設定する。
し、書き込み、消去の各動作モードに応じて、反転回路
２０６に接続された信号線ＢＤＮ１を所定電位に設定す
る。具体的には、読み出し時には、ブロックＡ１が選択
されている場合にはＶM 、選択されていない場合には０
Ｖに設定する。書き込み時には、ブロックＡ１が選択さ
れている場合には−９Ｖ、選択されていない場合には０
Ｖに設定する。消去時には、ブロックＡ１が選択されて
いるか非選択であるかにかかわらず０Ｖに設定する。
【００７４】ｐウェル制御回路２１３は、読み出し（Ｒ
ＥＡＤ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓ
ｅ）の各動作モードに応じて、メモリセルアレイ２０１
の基板ｐウェルの電位を所定電位に設定する。具体的に
は、読み出しおよび書き込み時には０Ｖ、消去時には−
６Ｖに設定する。
ＥＡＤ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓ
ｅ）の各動作モードに応じて、メモリセルアレイ２０１
の基板ｐウェルの電位を所定電位に設定する。具体的に
は、読み出しおよび書き込み時には０Ｖ、消去時には−
６Ｖに設定する。
【００７５】次に、上記構成による動作について説明す
る。まず、メモリセルブロックＡ１に属するメモリセル
トランジスタＭ110 に格納されているデータを読み出す
場合を例に説明する。
る。まず、メモリセルブロックＡ１に属するメモリセル
トランジスタＭ110 に格納されているデータを読み出す
場合を例に説明する。
【００７６】この場合、デコーダ２０９により選択信号
供給線ＤＳＧ０が０Ｖに設定され、デコーダ２１０によ
り選択信号供給線ＤＳＧ１が５Ｖに設定される。これに
より、メモリセルブロックＡ０の選択ゲートＤＳＴ000
，ＤＳＴ001 が非導通状態に保持され、メモリセルブ
ロックＡ１の選択ゲートＤＳＴ100 ，ＤＳＴ101 が導通
状態に保持される。
供給線ＤＳＧ０が０Ｖに設定され、デコーダ２１０によ
り選択信号供給線ＤＳＧ１が５Ｖに設定される。これに
より、メモリセルブロックＡ０の選択ゲートＤＳＴ000
，ＤＳＴ001 が非導通状態に保持され、メモリセルブ
ロックＡ１の選択ゲートＤＳＴ100 ，ＤＳＴ101 が導通
状態に保持される。
【００７７】また、ＤＩＮＯＲデコーダ２０４の４つの
出力ノードのうち選択されるワード線ＷＬ11が接続され
た反転回路２０６ｂに接続するノードＮＤ１のレベルが
負の電圧ＶM に設定され、残りのノードＮＤ０，ＮＤ
２，ＮＤ３のレベルが５Ｖに設定される。そしてこのと
き、信号線ＢＤＰ１にはデコーダ２１１により記録デー
タのしきい値電圧に応じたＶｔｈ、具体的には、図８に
示すワード線電圧ＶWL00，ＶWL01，ＶWL10のうちの対応
する電圧が供給される。また、信号線ＢＤＮ１にはデコ
ーダ２１２により負電圧ＶM が供給される。また、メモ
リセルアレイ２０１のｐウェルの電位は、ｐウェル制御
回路２１３により０Ｖに設定される。
出力ノードのうち選択されるワード線ＷＬ11が接続され
た反転回路２０６ｂに接続するノードＮＤ１のレベルが
負の電圧ＶM に設定され、残りのノードＮＤ０，ＮＤ
２，ＮＤ３のレベルが５Ｖに設定される。そしてこのと
き、信号線ＢＤＰ１にはデコーダ２１１により記録デー
タのしきい値電圧に応じたＶｔｈ、具体的には、図８に
示すワード線電圧ＶWL00，ＶWL01，ＶWL10のうちの対応
する電圧が供給される。また、信号線ＢＤＮ１にはデコ
ーダ２１２により負電圧ＶM が供給される。また、メモ
リセルアレイ２０１のｐウェルの電位は、ｐウェル制御
回路２１３により０Ｖに設定される。
【００７８】このとき、反転回路群２０６の反転回路２
０６ｂの入力にのみ負電圧ＶM が供給され、他の反転回
路２０６ａ，２０６ｃ，２０６ｄの入力には５Ｖが供給
されていることから、反転回路２０６ｂのみがＰＭＯＳ
トランジスタ側が導通状態となり、他の反転回路２０６
ａ，２０６ｃ，２０６ｄでは、ＮＭＯＳトランジスタ側
が導通状態になる。その結果、メモリセルブロックＡ１
の選択されたワード線ＷＬ11にデコーダ２１１によるし
きい値電圧Ｖｔｈが供給され、メモリセルブロックＡ１
における他の非ワード線ＷＬ10，ＷＬ12，ＷＬ13にはデ
コーダ２１２による負電圧ＶM が供給される。これによ
り、メモリセルＭ110 に格納されているデータが選択ゲ
ートＤＳＴ100 を介してビット線ＢＬ０に読み出され、
センスアンプ２０２で増幅される。
０６ｂの入力にのみ負電圧ＶM が供給され、他の反転回
路２０６ａ，２０６ｃ，２０６ｄの入力には５Ｖが供給
されていることから、反転回路２０６ｂのみがＰＭＯＳ
トランジスタ側が導通状態となり、他の反転回路２０６
ａ，２０６ｃ，２０６ｄでは、ＮＭＯＳトランジスタ側
が導通状態になる。その結果、メモリセルブロックＡ１
の選択されたワード線ＷＬ11にデコーダ２１１によるし
きい値電圧Ｖｔｈが供給され、メモリセルブロックＡ１
における他の非ワード線ＷＬ10，ＷＬ12，ＷＬ13にはデ
コーダ２１２による負電圧ＶM が供給される。これによ
り、メモリセルＭ110 に格納されているデータが選択ゲ
ートＤＳＴ100 を介してビット線ＢＬ０に読み出され、
センスアンプ２０２で増幅される。
【００７９】次に、ワード線ＷＬ11に接続されたメモリ
セルトランジスタにページ単位でデータを書き込む場合
について説明する。
セルトランジスタにページ単位でデータを書き込む場合
について説明する。
【００８０】この場合、デコーダ２０９により選択信号
供給線ＤＳＧ０が０Ｖに設定され、デコーダ２１０によ
り選択信号供給線ＤＳＧ１が８Ｖに設定される。これに
より、メモリセルブロックＡ０の選択ゲートＤＳＴ000
，ＤＳＴ001 が非導通状態に保持され、メモリセルブ
ロックＡ１の選択ゲートＤＳＴ100 ，ＤＳＴ101 が導通
状態に保持される。
供給線ＤＳＧ０が０Ｖに設定され、デコーダ２１０によ
り選択信号供給線ＤＳＧ１が８Ｖに設定される。これに
より、メモリセルブロックＡ０の選択ゲートＤＳＴ000
，ＤＳＴ001 が非導通状態に保持され、メモリセルブ
ロックＡ１の選択ゲートＤＳＴ100 ，ＤＳＴ101 が導通
状態に保持される。
【００８１】また、ＤＩＮＯＲデコーダ２０４の４つの
出力ノードのうち選択されるワード線ＷＬ11が接続され
た反転回路２０６ｂに接続するノードＮＤ１のレベルが
０Ｖに設定され、残りのノードＮＤ０，ＮＤ２，ＮＤ３
のレベルが−９Ｖに設定される。そしてこのとき、信号
線ＢＤＰ１にはデコーダ２１１により０Ｖが供給され、
信号ＢＤＮ１にデコーダ２１２により−９Ｖが供給され
る。また、メモリセルアレイ２０１のｐウェルの電位
は、ｐウェル制御回路２１３により０Ｖに設定される。
出力ノードのうち選択されるワード線ＷＬ11が接続され
た反転回路２０６ｂに接続するノードＮＤ１のレベルが
０Ｖに設定され、残りのノードＮＤ０，ＮＤ２，ＮＤ３
のレベルが−９Ｖに設定される。そしてこのとき、信号
線ＢＤＰ１にはデコーダ２１１により０Ｖが供給され、
信号ＢＤＮ１にデコーダ２１２により−９Ｖが供給され
る。また、メモリセルアレイ２０１のｐウェルの電位
は、ｐウェル制御回路２１３により０Ｖに設定される。
【００８２】このとき、反転回路群２０６の反転回路２
０６ｂの入力にのみ０Ｖが供給され、他の反転回路２０
６ａ，２０６ｃ，２０６ｄの入力には−９Ｖが供給され
ていることから、反転回路２０６ｂのみがＮＭＯＳトラ
ンジスタ側が導通状態となり、他の反転回路２０６ａ，
２０６ｃ，２０６ｄでは、ＰＭＯＳトランジスタ側が導
通状態になる。その結果、メモリセルブロックＡ１の選
択されたワード線ＷＬ11にデコーダ２１２による−９Ｖ
が供給され、メモリセルブロックＡ１における他のワー
ド線ＷＬ10，ＷＬ12，ＷＬ13にはデコーダ２１１による
０Ｖが供給される。この状態で、所定電位としてビット
線に伝搬された書き込みデータがメモリセルトランジス
タに書き込まれる。
０６ｂの入力にのみ０Ｖが供給され、他の反転回路２０
６ａ，２０６ｃ，２０６ｄの入力には−９Ｖが供給され
ていることから、反転回路２０６ｂのみがＮＭＯＳトラ
ンジスタ側が導通状態となり、他の反転回路２０６ａ，
２０６ｃ，２０６ｄでは、ＰＭＯＳトランジスタ側が導
通状態になる。その結果、メモリセルブロックＡ１の選
択されたワード線ＷＬ11にデコーダ２１２による−９Ｖ
が供給され、メモリセルブロックＡ１における他のワー
ド線ＷＬ10，ＷＬ12，ＷＬ13にはデコーダ２１１による
０Ｖが供給される。この状態で、所定電位としてビット
線に伝搬された書き込みデータがメモリセルトランジス
タに書き込まれる。
【００８３】次に、メモリセルブロックＡ１のメモリセ
ルトランジスタに記録されているデータを消去する場合
について説明する。
ルトランジスタに記録されているデータを消去する場合
について説明する。
【００８４】この場合、デコーダ２０９，２１０により
選択信号供給線ＤＳＧ０，ＤＳＧ１が０Ｖに設定され
る。これにより、ブロックＡ０，Ａ１の全選択ゲートＤ
ＳＴ000 ，ＤＳＴ001 およびＤＳＴ100 ，ＤＳＴ101 が
非導通状態に保持される。
選択信号供給線ＤＳＧ０，ＤＳＧ１が０Ｖに設定され
る。これにより、ブロックＡ０，Ａ１の全選択ゲートＤ
ＳＴ000 ，ＤＳＴ001 およびＤＳＴ100 ，ＤＳＴ101 が
非導通状態に保持される。
【００８５】また、ＤＩＮＯＲデコーダ２０４の４つの
出力ノードＮＤ０，ＮＤ１，ＮＤ２，ＮＤ３のレベルが
０Ｖに設定される。そしてこのとき、信号線ＢＤＰ１に
はデコーダ２１１により１５Ｖが供給され、信号線ＢＤ
Ｎ１にデコーダ２１２により０Ｖが供給される。同様
に、信号線ＢＤＰ０にはデコーダ２０７により０Ｖが供
給され、信号線ＢＤＮ０にはデコーダ２０８により０Ｖ
が供給される。また、メモリセルアレイ２０１のｐウェ
ルの電位は、ｐウェル制御回路２１３により−６Ｖに設
定される。
出力ノードＮＤ０，ＮＤ１，ＮＤ２，ＮＤ３のレベルが
０Ｖに設定される。そしてこのとき、信号線ＢＤＰ１に
はデコーダ２１１により１５Ｖが供給され、信号線ＢＤ
Ｎ１にデコーダ２１２により０Ｖが供給される。同様
に、信号線ＢＤＰ０にはデコーダ２０７により０Ｖが供
給され、信号線ＢＤＮ０にはデコーダ２０８により０Ｖ
が供給される。また、メモリセルアレイ２０１のｐウェ
ルの電位は、ｐウェル制御回路２１３により−６Ｖに設
定される。
【００８６】このとき、反転回路群２０６の全反転回路
２０６ａ〜２０６ｄの入力には０Ｖが供給されているこ
とから、反転回路２０６ａ〜２０６ｄではＰＭＯＳトラ
ンジスタ側が導通状態となる。また、反転回路群２０５
の全反転回路２０５ａ〜２０５ｄの入力には０Ｖが供給
されていることから、反転回路２０５ａ〜２０５ｄでは
ＰＭＯＳトランジスタ側が導通状態となる。その結果、
メモリセルブロックＡ１のワード線ＷＬ10〜ＷＬ13にデ
コーダ２１１による１５Ｖが供給され、メモリセルブロ
ックＡ０のワード線ＷＬ00〜ＷＬ03にはデコーダ２０７
による０Ｖが供給される。これにより、メモリセルブロ
ックＡ１のデータが一括的に消去される。
２０６ａ〜２０６ｄの入力には０Ｖが供給されているこ
とから、反転回路２０６ａ〜２０６ｄではＰＭＯＳトラ
ンジスタ側が導通状態となる。また、反転回路群２０５
の全反転回路２０５ａ〜２０５ｄの入力には０Ｖが供給
されていることから、反転回路２０５ａ〜２０５ｄでは
ＰＭＯＳトランジスタ側が導通状態となる。その結果、
メモリセルブロックＡ１のワード線ＷＬ10〜ＷＬ13にデ
コーダ２１１による１５Ｖが供給され、メモリセルブロ
ックＡ０のワード線ＷＬ00〜ＷＬ03にはデコーダ２０７
による０Ｖが供給される。これにより、メモリセルブロ
ックＡ１のデータが一括的に消去される。
【００８７】以上説明したように、本実施形態によれ
ば、ＤＩＮＯＲ構造のメモリアレイを有する不揮発性半
導体記憶装置２００において、読み出し時に，非選択の
ワード線電圧を負電圧ＶM に設定したので、上述したＮ
ＡＮＤ型の場合と同様に、メモリトランジスタのしきい
値電圧分布幅、およびデータとデータの間隔を広く設定
することが可能となる。その結果、書き込み制御が容易
となり、ディスターブ／リテンション特性を改善するこ
とができる。
ば、ＤＩＮＯＲ構造のメモリアレイを有する不揮発性半
導体記憶装置２００において、読み出し時に，非選択の
ワード線電圧を負電圧ＶM に設定したので、上述したＮ
ＡＮＤ型の場合と同様に、メモリトランジスタのしきい
値電圧分布幅、およびデータとデータの間隔を広く設定
することが可能となる。その結果、書き込み制御が容易
となり、ディスターブ／リテンション特性を改善するこ
とができる。
【００８８】
【発明の効果】以上説明したように、本発明によれば、
メモリトランジスタのしきい値電圧分布幅、およびデー
タとデータの間隔を広く設定することが可能となる。そ
の結果、書き込み制御が容易となり、ディスターブ／リ
テンション特性を改善することができる。
メモリトランジスタのしきい値電圧分布幅、およびデー
タとデータの間隔を広く設定することが可能となる。そ
の結果、書き込み制御が容易となり、ディスターブ／リ
テンション特性を改善することができる。
【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図２】本発明に係るＮＡＮＤ型フラッシュメモリにお
いて、１個のメモリトランジスタに２ビットからなり４
値をとるデータを記録する場合の、しきい値電圧Ｖｔｈ
レベルとデータの分布との関係を示す図である。
いて、１個のメモリトランジスタに２ビットからなり４
値をとるデータを記録する場合の、しきい値電圧Ｖｔｈ
レベルとデータの分布との関係を示す図である。
【図３】図１の回路において、読み出し、書き込み、消
去動作時の要部のバイアス条件を示す図である。
去動作時の要部のバイアス条件を示す図である。
【図４】図１の回路において、読み出し動作時の具体的
なバイアス条件を示す図である。
なバイアス条件を示す図である。
【図５】図１の回路において、書き込み動作時の具体的
なバイアス条件を示す図である。
なバイアス条件を示す図である。
【図６】図１の回路において、消去動作時の具体的なバ
イアス条件を示す図である。
イアス条件を示す図である。
【図７】本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図８】本発明に係るＤＩＮＯＲ型フラッシュメモリに
おいて、１個のメモリトランジスタに２ビットからなり
４値をとるデータを記録する場合の、しきい値電圧Ｖｔ
ｈレベルとデータの分布との関係を示す図である。
おいて、１個のメモリトランジスタに２ビットからなり
４値をとるデータを記録する場合の、しきい値電圧Ｖｔ
ｈレベルとデータの分布との関係を示す図である。
【図９】図７の回路において、読み出し、書き込み、消
去動作時の要部のバイアス条件を示す図である。
去動作時の要部のバイアス条件を示す図である。
【図１０】図７の回路において、読み出し動作時の具体
的なバイアス条件を示す図である。
的なバイアス条件を示す図である。
【図１１】図７の回路において、書き込み動作時の具体
的なバイアス条件を示す図である。
的なバイアス条件を示す図である。
【図１２】図７の回路において、消去動作時の具体的な
バイアス条件を示す図である。
バイアス条件を示す図である。
【図１３】従来のＮＡＮＤ型記憶装置において、１個の
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タの分布との関係を示す図である。
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タの分布との関係を示す図である。
【図１４】従来のＤＩＮＯＲ型記憶装置において、１個
のメモリトランジスタに２ビットからなり４値をとるデ
ータを記録する場合の、しきい値電圧Ｖｔｈレベルとデ
ータの分布との関係を示す図である。
のメモリトランジスタに２ビットからなり４値をとるデ
ータを記録する場合の、しきい値電圧Ｖｔｈレベルとデ
ータの分布との関係を示す図である。
１００…ＮＡＮＤ型メモリセルアレイ、１０２，１０３
…センスアンプ、１０４…ＮＡＮＤデコーダ、１０５，
１０６…反転回路群、１０７〜１１４…デコーダ、１１
５…ｐウェル制御回路、２００…ＤＩＮＯＲ型メモリセ
ルアレイ、２０２，２０３…センスアンプ、２０４…Ｄ
ＩＮＯＲデコーダ、２０５，２０６…反転回路群、２０
７〜２１２…デコーダ、２１３…ｐウェル制御回路。
…センスアンプ、１０４…ＮＡＮＤデコーダ、１０５，
１０６…反転回路群、１０７〜１１４…デコーダ、１１
５…ｐウェル制御回路、２００…ＤＩＮＯＲ型メモリセ
ルアレイ、２０２，２０３…センスアンプ、２０４…Ｄ
ＩＮＯＲデコーダ、２０５，２０６…反転回路群、２０
７〜２１２…デコーダ、２１３…ｐウェル制御回路。
Claims (4)
- 【請求項１】 接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリト
ランジスタを有し、上記メモリトランジスタのしきい値
電圧に応じて１個のメモリトランジスタに３値以上の多
値データを記録し、読み出し時には、しきい値電圧に応
じて設定されるワード線電圧と蓄積電荷量に基づくデー
タをビット線に出力するＮＡＮＤ構造の不揮発性半導体
記憶装置であって、 読み出し時に設定されるワード線電圧のうちの少なくと
も一つが負電圧である不揮発性半導体記憶装置。 - 【請求項２】 しきい値電圧に基づく多値データの分布
のうち、最も低い電位領域に分布する多値データ分布
と、次に低い電位領域に分布する多値データ分布の少な
くとも一部とが負の領域に分布している請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】 接続されたワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化するメモリト
ランジスタを有し、上記メモリトランジスタのしきい値
電圧に応じて１個のメモリトランジスタに３値以上の多
値データを記録し、読み出し時には、しきい値電圧に応
じて設定されるワード線電圧と蓄積電荷量に基づくデー
タをビット線に出力するＮＯＲ構造のメモリアレイを有
する不揮発性半導体記憶装置であって、 読み出し時に、非選択のワード線に負電圧を印加する手
段を有する不揮発性半導体記憶装置。 - 【請求項４】 しきい値電圧に基づく多値データの分布
のうち、最も低い電位領域に分布する多値データ分布の
少なくとも一部が負の領域に分布している請求項３記載
の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15854896A JPH1011981A (ja) | 1996-06-19 | 1996-06-19 | 不揮発性半導体記憶装置 |
| US08/877,639 US5894435A (en) | 1996-06-19 | 1997-06-17 | Nonvolatile semiconductor memory device and method of reducing read disturbance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15854896A JPH1011981A (ja) | 1996-06-19 | 1996-06-19 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011981A true JPH1011981A (ja) | 1998-01-16 |
Family
ID=15674123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15854896A Pending JPH1011981A (ja) | 1996-06-19 | 1996-06-19 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894435A (ja) |
| JP (1) | JPH1011981A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903467B2 (en) | 2007-01-10 | 2011-03-08 | Samsung Electronics Co., Ltd. | Programming method of multi-bit flash memory device for reducing programming error |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE60032644T2 (de) * | 2000-06-29 | 2007-10-04 | Fujitsu Ltd., Kawasaki | Halbleiter-speicherbaustein |
| JP4282248B2 (ja) * | 2001-03-30 | 2009-06-17 | 株式会社東芝 | 半導体記憶装置 |
| US7319616B2 (en) * | 2003-11-13 | 2008-01-15 | Intel Corporation | Negatively biasing deselected memory cells |
| KR100541819B1 (ko) | 2003-12-30 | 2006-01-10 | 삼성전자주식회사 | 스타트 프로그램 전압을 차등적으로 사용하는 불휘발성반도체 메모리 장치 및 그에 따른 프로그램 방법 |
| JP4713873B2 (ja) * | 2004-11-12 | 2011-06-29 | 株式会社東芝 | 半導体記憶装置 |
| KR100705220B1 (ko) * | 2005-09-15 | 2007-04-06 | 주식회사 하이닉스반도체 | 프로그램 속도를 증가시키기 위한 플래시 메모리 장치의소거 및 프로그램 방법 |
| US7515463B2 (en) * | 2006-04-12 | 2009-04-07 | Sandisk Corporation | Reducing the impact of program disturb during read |
| US7426137B2 (en) * | 2006-04-12 | 2008-09-16 | Sandisk Corporation | Apparatus for reducing the impact of program disturb during read |
| US7436713B2 (en) * | 2006-04-12 | 2008-10-14 | Sandisk Corporation | Reducing the impact of program disturb |
| US7499326B2 (en) * | 2006-04-12 | 2009-03-03 | Sandisk Corporation | Apparatus for reducing the impact of program disturb |
| KR100790823B1 (ko) * | 2006-12-14 | 2008-01-03 | 삼성전자주식회사 | 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치 |
| US20090135656A1 (en) * | 2006-12-14 | 2009-05-28 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device with dummy cells and method of programming the same |
| JP4939971B2 (ja) * | 2007-02-20 | 2012-05-30 | 株式会社東芝 | 不揮発性半導体メモリ |
| KR100882841B1 (ko) * | 2007-06-19 | 2009-02-10 | 삼성전자주식회사 | 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법 |
| US9471418B2 (en) | 2007-06-19 | 2016-10-18 | Samsung Electronics Co., Ltd. | Memory system that detects bit errors due to read disturbance and methods thereof |
| JP2010092559A (ja) | 2008-10-10 | 2010-04-22 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| JP4750906B2 (ja) * | 2009-04-30 | 2011-08-17 | Ｐｏｗｅｒｃｈｉｐ株式会社 | Ｎａｎｄフラッシュメモリデバイスのプログラミング方法 |
| KR102068163B1 (ko) | 2013-02-27 | 2020-01-20 | 삼성전자주식회사 | 불휘발성 메모리 및 불휘발성 메모리의 동작 방법 |
| EP3149771B1 (en) | 2014-05-25 | 2018-11-28 | Ramot at Tel-Aviv University Ltd. | Multiple state electrostatically formed nanowire transistors |
| US11868223B2 (en) * | 2022-01-19 | 2024-01-09 | Dell Products L.P. | Read-disturb-based read temperature information utilization system |
| US11914494B2 (en) | 2022-01-20 | 2024-02-27 | Dell Products L.P. | Storage device read-disturb-based read temperature map utilization system |
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|---|---|---|---|---|
| US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
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| US5424978A (en) * | 1993-03-15 | 1995-06-13 | Nippon Steel Corporation | Non-volatile semiconductor memory cell capable of storing more than two different data and method of using the same |
| US5555204A (en) * | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US5596526A (en) * | 1995-08-15 | 1997-01-21 | Lexar Microsystems, Inc. | Non-volatile memory system of multi-level transistor cells and methods using same |
-
1996
- 1996-06-19 JP JP15854896A patent/JPH1011981A/ja active Pending
-
1997
- 1997-06-17 US US08/877,639 patent/US5894435A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903467B2 (en) | 2007-01-10 | 2011-03-08 | Samsung Electronics Co., Ltd. | Programming method of multi-bit flash memory device for reducing programming error |
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| Publication number | Publication date |
|---|---|
| US5894435A (en) | 1999-04-13 |
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