JPH11110985A - 不揮発性半導体記憶装置およびその書き込み方法 - Google Patents

不揮発性半導体記憶装置およびその書き込み方法

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JPH11110985A
JPH11110985A JP27427097A JP27427097A JPH11110985A JP H11110985 A JPH11110985 A JP H11110985A JP 27427097 A JP27427097 A JP 27427097A JP 27427097 A JP27427097 A JP 27427097A JP H11110985 A JPH11110985 A JP H11110985A
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Abstract

(57)【要約】 【課題】 複数のメモリセルに同時に多値データの書き
込み動作とベリファイ動作ができ、多値データを高速に
書き込むことができる不揮発性半導体記憶装置およびそ
の書き込み方法を提供する。 【解決手段】 ビット線とワード線により選択されたメ
モリセルに書き込むべき入力多値データをラッチ回路Ｌ
atch０,Ｌatch１により記憶する。上記メモリセルに書
き込まれた多値データを多値センスアンプにより読み出
す。上記ラッチ回路Ｌatch０,Ｌatch１に記憶された入
力多値データ(ラッチノードＱ０＃,Ｑ１＃)と多値セン
スアンプによりメモリセルから読み出された多値データ
(センスノードＳ０＃,Ｓ１＃)とに基づいて、ビット線
電圧発生回路１により、入力多値データをメモリセルに
書き込むための所定電圧を上記メモリセルに接続された
ビット線に印加する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数のメモリセ
ルに並列に多値データを書き込む不揮発性半導体記憶装
置に関する。
【０００２】
【従来の技術】近年の不揮発性半導体記憶装置の進歩は
著しく、記憶容量が急速に増大している。そこで、従来
と同じ製造プロセスで記憶容量を増大させる方法とし
て、１個のメモリセルに記憶できる情報のビット数を増
やす(いわゆる多値化を行う)方法がある。この多値化さ
れた不揮発性半導体記憶装置では、メモリセルのしきい
値電圧を制御している。上記不揮発性半導体記憶装置
は、１つのメモリセルに４値(情報量としては２ビット
／セル)を記憶して、メモリセルのしきい値電圧の高い
方から順に、データ「０,０」,「０,１」,「１,０」お
よび「１,１」としている。そして、データ「０,０」を
消去状態とすると、この消去状態のメモリセルを、デー
タ「０,１」,「１,０」および「１,１」の順により低い
しきい値電圧に移すことによって、書き込み動作を行
う。なお、消去されたメモリセルのしきい値電圧の方が
書き込まれたメモリセルのしきい値電圧より低い不揮発
性半導体記憶装置もあるが、本質的には同じである。
【０００３】このような多値データの書き込みを行う不
揮発性半導体記憶装置として、例えばデータ「０,１」,
「１,０」および「１,１」の順に夫々別々に書き込み動
作とベリファイ動作を行うものが提案されている("A 3.
3V 128Mb Multi-Level NANDFlash Memory for Mass Sto
rage Applications" ISSCC96 DIGEST OF TECHNICALPAPE
RS,P132〜P133)。
【０００４】
【発明が解決しようとする課題】しかしながら、上記不
揮発性半導体記憶装置では、次の(１)〜(４)の問題があ
る。
【０００５】(１) 多値データ毎にべリファイ動作を行
うため、このべリファイ動作に要する時間が、例えば１
個のメモリセルに４値のデータを記憶する場合では、２
値の場合の３倍程度長くなる。
【０００６】(２) 書き込みおよびベリファイ時のワー
ド線電圧は、ベリファイする多値データのしきい値電圧
に合わせて変える必要があるため、ワード線電圧を変化
させるための時間が必要となる。
【０００７】(３) 書き込み時、ビット線に印加する電
圧が多値データの値によらず一定であるため、データ
「０,１」用に絶対値の小さな負電圧からデータ「１,
１」用の絶対値の大きな負電圧までの電圧をワード線に
印加するため、多くの書き込みパルスが必要となる。
【０００８】(４) 同一ワード線に共通に接続されてい
るメモリセルのゲートディスターブの原因となる。
【０００９】そこで、この発明の目的は、複数のメモリ
セルに同時に多値データの書き込み動作とベリファイ動
作ができ、多値データを高速に書き込むことができる不
揮発性半導体記憶装置およびその書き込み方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の不揮発性半導体記憶装置は、ビット線お
よびワード線により接続された複数の不揮発性メモリセ
ルと、上記ビット線と上記ワード線により選択された上
記メモリセルに書き込むべき入力多値データを記憶する
ラッチ回路と、上記ワード線に一定の読み出し電圧を印
加することによって、上記メモリセルに書き込まれた多
値データを読み出す多値センスアンプと、上記ラッチ回
路に記憶された上記入力多値データと上記多値センスア
ンプにより上記メモリセルから読み出された上記多値デ
ータとに基づいて、上記入力多値データを上記メモリセ
ルに書き込むための所定電圧を上記メモリセルに接続さ
れた上記ビット線に印加するビット線電圧発生回路とを
備えたことを特徴としている。
【００１１】上記請求項１の不揮発性半導体記憶装置に
よれば、上記ビット線とワード線により選択された上記
メモリセルに書き込むべき入力多値データをラッチ回路
に記憶し、上記ワード線に一定の読み出し電圧を印加す
ることによって、上記メモリセルに書き込まれた多値デ
ータを多値センスアンプにより読み出す。そして、上記
ラッチ回路に記憶された入力多値データと上記多値セン
スアンプにより読み出された上記メモリセルに書き込ま
れた多値データとに基づいて、ビット線電圧発生回路に
より上記入力多値データを上記メモリセルに書き込むた
めの所定電圧を上記メモリセルに接続されたビット線に
印加した後、ワード線に一定の書き込み電圧を印加し
て、上記メモリセルに入力多値データを書き込む。この
ように、上記多値センスアンプによって、複数のメモリ
セルの多値データを一度に読み出せるため、各データ毎
にべリファイする必要がなく、また、多値センスアンプ
は、一定のワード線電圧で、メモリセルから多値データ
の読み出しができるため、ベリファイ中にワード線電圧
を変える必要がない。また、上記ビット線電圧発生回路
によりビット線毎に所定電圧を印加できるため、書き込
みパルス回数の最適化が図れ、少ない書き込み回数で多
値データの書き込みができる。また、書き込む多値デー
タの値にかかわらず、ワード線に一定の電圧を印加する
ので、ゲートディスターブを低減できる。
【００１２】また、請求項２の不揮発性半導体記憶装置
は、請求項１の不揮発性半導体記憶装置において、上記
ビット線電圧発生回路は、上記ラッチ回路に記憶された
上記入力多値データと上記多値センスアンプにより上記
メモリセルから読み出された上記多値データとが一致す
る場合は、上記メモリセルに接続された上記ビット線を
オープン状態にすることを特徴としている。
【００１３】上記請求項２の不揮発性半導体記憶装置に
よれば、上記メモリセルの読み出しとビット線電圧発生
回路によるビット線への電圧印加および上記メモリセル
への書き込みによって、上記ラッチ回路に記憶された入
力多値データと多値センスアンプによりメモリセルから
読み出された多値データとが一致すると、上記ビット線
電圧発生回路は、選択されたメモリセルのビット線をオ
ープン状態にする。したがって、同一ワード線に接続さ
れた他のメモリセルの書き込みが行われても、入力多値
データが正しく書き込まれたメモリセルは、それ以上の
書き込みが行われないので、入力多値データをメモリセ
ルに確実に書き込むことができる。
【００１４】また、請求項３の不揮発性半導体記憶装置
は、請求項１または２の不揮発性半導体記憶装置におい
て、上記ビット線電圧発生回路は、上記メモリセルに上
記入力多値データが正しく書き込まれて、上記ラッチ回
路に記憶された上記入力多値データと上記多値センスア
ンプにより上記メモリセルから読み出された上記多値デ
ータとが一致するまで、上記入力多値データを上記メモ
リセルに書き込むための上記所定電圧を出力することを
特徴としている。
【００１５】上記請求項３の不揮発性半導体記憶装置に
よれば、上記メモリセルの読み出しとビット線電圧発生
回路によるビット線への電圧印加および上記メモリセル
への書き込みにより、上記メモリセルに上記入力多値デ
ータが正しく書き込まれて、上記ラッチ回路に記憶され
た入力多値データと上記多値センスアンプによりメモリ
セルから読み出された多値データとが一致するまで、ビ
ット線電圧発生回路は、上記入力多値データを上記メモ
リセルに書き込むための所定電圧を出力し続ける。した
がって、上記メモリセルの読み出しとビット線電圧発生
回路によるビット線への電圧印加および上記メモリセル
への書き込みを繰り返すとき、書き込みパルスを切り換
えるものに比べてビット線電圧発生回路の出力遅れがな
く、書き込み時間を高速にできる。
【００１６】また、請求項４の不揮発性半導体記憶装置
の書き込み方法は、ビット線およびワード線により接続
された複数の不揮発性メモリセルを有する不揮発性半導
体記憶装置の書き込み方法において、上記ビット線と上
記ワード線により選択された上記メモリセルに書き込む
べき入力多値データをラッチ回路に記憶する第１ステッ
プと、上記ワード線に一定の読み出し電圧を印加するこ
とによって、上記メモリセルに書き込まれた多値データ
を多値センスアンプにより読み出す第２ステップと、上
記ラッチ回路に記憶された上記入力多値データと上記多
値センスアンプにより読み出された上記メモリセルに書
き込まれた多値データとに基づいて、ビット線電圧発生
回路により上記入力多値データを上記メモリセルに書き
込むための所定電圧を上記メモリセルに接続された上記
ビット線に印加する第３ステップと、上記ビット線電圧
発生回路により上記所定電圧を上記ビット線に印加した
状態で、上記ワード線に一定の書き込み電圧を印加する
ことによって、上記メモリセルに上記入力多値データを
書き込む第４ステップとを有し、上記ラッチ回路に記憶
された上記入力多値データと上記多値センスアンプによ
り上記メモリセルから読み出された上記多値データとが
一致するまで、上記第２,第３および第４ステップを繰
り返すことを特徴としている。
【００１７】上記請求項４の不揮発性半導体記憶装置の
書き込み方法によれば、上記ビット線とワード線により
選択された上記メモリセルに書き込むべき入力多値デー
タをラッチ回路に記憶し、ワード線に一定の読み出し電
圧を印加することによって、上記メモリセルに書き込ま
れた多値データを多値センスアンプにより読み出す。そ
して、上記ラッチ回路に記憶された入力多値データと上
記多値センスアンプにより読み出された上記メモリセル
に書き込まれた多値データとに基づいて、上記ビット線
電圧発生回路により入力多値データをメモリセルに書き
込むための所定電圧を上記メモリセルに接続されたビッ
ト線に印加した後、ワード線に一定の書き込み電圧を印
加して、上記メモリセルに入力多値データを書き込む。
このように、上記多値センスアンプによって、複数のメ
モリセルの多値データを一度に読み出せるため、各デー
タ毎にべリファイする必要がなく、また、多値センスア
ンプは、一定のワード線電圧で、メモリセルから多値デ
ータの読み出しができるため、ベリファイ中にワード線
電圧を変える必要がない。また、上記ビット線電圧発生
回路よりビット線毎に所定電圧を印加できることと、ラ
ッチ回路に記憶された入力多値データと多値センスアン
プによりメモリセルから読み出された多値データとが一
致するまで、上記メモリセルの読み出しとビット線電圧
発生回路によるビット線への電圧印加およびメモリセル
への書き込みを繰り返すことによって、書き込み回数の
最適化が図れ、少ない書き込み回数で多値データの書き
込みができる。また、書き込む多値データの値にかかわ
らず、ワード線に一定電圧を印加するので、ゲートディ
スターブを低減できる。
【００１８】
【発明の実施の形態】以下、この発明の不揮発性半導体
記憶装置およびその書き込み方法を図示の実施の形態に
より詳細に説明する。
【００１９】図１,図２はこの発明の実施の一形態の不
揮発性半導体記憶装置の回路図であり、図１はビット線
電圧発生回路１周辺の回路図を示し、図２は図１に続く
多値センスアンプとメモリセル周辺の回路図を示してい
る。なお、この不揮発性半導体記憶装置では、説明の便
宜上、メモリセル１個に蓄えるデータを４値(２ビット)
とし、メモリセルに電流が流れ始めるしきい値電圧Ｖth
の高い方から順にデータ「００」,「０１」,「１０」,
「１１」としている。
【００２０】この不揮発性半導体記憶装置は、プリチャ
ージ信号φpre＃がゲートに接続されたｐチャネルトラ
ンジスタ１１を介してインバータＩＶ１,ＩＶ２の入力
端子が電源電圧Ｖccにプリチャージされた状態で、内部
コラムアドレスｙ12−15,ｙ8−11,ｙ4−7およびｙ0−3
により列が選択されると、インバータＩＶ１,ＩＶ２の
入力端子が“Ｌow”レベルになる。そうすると、上記イ
ンバータＩＶ１,ＩＶ２の出力端子が“Ｈigh”レベルと
なり、ｎチャネルトランジスタＴＲ０,ＴＲ１がオンし
て、データ線ＤＱ0,ＤＱ1をｎチャネルトランジスタＴ
Ｒ０,ＴＲ１を介してラッチ回路Ｌatch０,Ｌatch１のラ
ッチノードＱ０,Ｑ１に接続する。上記ラッチ回路Ｌatc
h０,Ｌatch１のラッチノードＱ０,Ｑ１に、ｎチャネル
トランジスタ１５,１６を介してグランドＧＮＤを接続
している。
【００２１】上記ラッチ回路Ｌatch０は、互いに入力端
子が相手の出力端子に接続されたインバータＩＶ３,Ｉ
Ｖ４を有し、インバータＩＶ３の入力端子側がラッチノ
ードＱ０とし、インバータＩＶ４の入力端子側がラッチ
ノードＱ０＃としている。また、上記ラッチ回路Ｌatch
１は、互いに入力端子が相手の出力端子に接続されたイ
ンバータＩＶ５,ＩＶ６を有し、インバータＩＶ５の入
力端子側がラッチノードＱ１とし、インバータＩＶ６の
入力端子側がラッチノードＱ１＃としている。なお、上
記インバータＩＶ３の入力端子とインバータＩＶ４の出
力端子とを、ディスエーブル信号φdisがゲートに接続
されたｎチャネルトランジスタ２１を介して接続すると
共に、インバータＩＶ５の入力端子とインバータＩＶ６
の出力端子とを、ディスエーブル信号φdisがゲートに
接続されたｎチャネルトランジスタ２２を介して接続し
ている。上記ラッチ回路Ｌatch０のラッチノードＱ０
を、データ転送信号φtrn０＃がゲートに接続されたｐ
チャネルトランジスタ２５を介して図２に示すセンスア
ンプＳＡ０のセンスノードＳ０に接続している。また、
上記ｐチャネルトランジスタ２５に、データ転送信号φ
trn０がゲートに接続されたｎチャネルトランジスタ２
３を並列接続している。また、上記ラッチ回路Ｌatch１
のラッチノードＱ１を、データ転送信号φtrn１＃がゲ
ートに接続されたｐチャネルトランジスタ２６を介して
図２に示すセンスアンプＳＡ１のセンスノードＳ１に接
続している。また、上記ｐチャネルトランジスタ２６
に、データ転送信号φtrn１がゲートに接続されたｎチ
ャネルトランジスタ２４を並列接続している。
【００２２】また、上記ラッチ回路Ｌatch０のラッチノ
ードＱ０＃をｐチャネルトランジスタＰ01,Ｐ02のゲー
トに夫々接続し、そのｐチャネルトランジスタＰ01のド
レインをビット線電圧供給線ｎｄに夫々接続している。
一方、上記ラッチ回路Ｌatch１のラッチノードＱ１＃を
ｐチャネルトランジスタＰ11,Ｐ12のゲートに夫々接続
し、そのｐチャネルトランジスタＰ11,Ｐ12のドレイン
をビット線電圧供給線ｎｄに夫々接続している。上記ｐ
チャネルトランジスタＰ02のドレインとｐチャネルトラ
ンジスタＰ11のソースを接続している。また、図２に示
すセンスアンプＳＡ０のセンスノードＳ０＃をｐチャネ
ルトランジスタＰ21,Ｐ22のゲートに夫々接続し、ｐチ
ャネルトランジスタＰ01のソースをｐチャネルトランジ
スタＰ21のドレインに接続し、ｐチャネルトランジスタ
Ｐ02のソースをｐチャネルトランジスタＰ22のドレイン
に接続している。さらに、図２に示すセンスアンプＳＡ
１のセンスノードＳ１＃をｐチャネルトランジスタＰ3
1,Ｐ32のゲートに夫々接続している。上記ｐチャネルト
ランジスタＰ31をｐチャネルトランジスタＰ21に並列接
続している。上記ｐチャネルトランジスタＰ12のソース
に、ゲートとドレインが接続されたｎチャネルトランジ
スタＮ1のドレインを接続し、ｎチャネルトランジスタ
Ｎ1のソースにｐチャネルトランジスタＰ22のドレイン
に接続している。さらに、上記ｐチャネルトランジスタ
Ｐ21のソースとｐチャネルトランジスタＰ32のソースと
を、ゲートとドレインが接続されたｎチャネルトランジ
スタＮ2のドレインに接続している。このｎチャネルト
ランジスタＮ2のソースとｐチャネルトランジスタＰ22,
Ｐ31のソースとを接続している。上記ｐチャネルトラン
ジスタＰ01,Ｐ02,Ｐ11,Ｐ12,Ｐ21,Ｐ22,Ｐ31,Ｐ32およ
びｎチャネルトランジスタＮ1,Ｎ2でビット線電圧発生
回路１を構成している。上記ｎチャネルトランジスタＮ
2のソースをビット線電圧発生回路１の出力ノードｎｐ
ｒｏｇとしている。
【００２３】また、図２に示すように、互いに入力端子
が出力端子に接続されたインバータＩＶ７,ＩＶ８を有
するセンスアンプＳＡ０のセンスノードＳ０に、ｎチャ
ネルトランジスタ４１を介して、ビット線ＢＬnを接続
し、そのビット線ＢＬnをメモリセルＣＥＬＬ０のドレ
インに接続している。また、互いに入力端子が出力端子
に接続されたインバータＩＶ９,ＩＶ１０を有するセン
スアンプＳＡ１のセンスノードＳ１に、ｎチャネルトラ
ンジスタ４３を介して、ビット線ＢＬn+2を接続し、そ
のビット線ＢＬn+2をメモリセルＣＥＬＬ１のドレイン
に接続している。上記ｎチャネルトランジスタ４１,４
３のゲートにビット線切り離し信号φcutを接続してい
る。また、上記ビット線ＢＬnに、ビット線読み出し信
号φr0がゲートに接続されたｎチャネルトランジスタ７
３を接続する一方、ビット線ＢＬn+2にビット線読み出
し信号φr1がゲートに接続されたｎチャネルトランジス
タ７５を接続している。上記センスアンプＳＡ０,ＳＡ
１と昇圧回路Ｃ0,Ｃ1,Ｃ2とｐチャネルトランジスタ３
１,３２およびｎチャネルトランジスタ３３,３４で多値
センスアンプを構成している。
【００２４】上記センスアンプＳＡ０のセンスノードＳ
０＃を、ビット線切り離し信号φcutがゲートに接続さ
れたｎチャネルトランジスタ４２とビット線イコライズ
信号φeqがゲートに接続されたｎチャネルトランジスタ
６１とを介してビットラインＢＬnに接続している。
【００２５】上記ビット線ＢＬn,ＢＬn+2に、ビット線
プリチャージ信号φpreがゲートに接続されたｎチャネ
ルトランジスタ５１,５３を介してプリチャージ電圧Ｖp
reを接続している。また、上記ｎチャネルトランジスタ
４２,６１間に、ビット線プリチャージ信号φpreがゲー
トに接続されたｎチャネルトランジスタ５２を介してプ
リチャージ電圧Ｖpreを接続している。また、上記ｎチ
ャネルトランジスタ４４,６２間に、ビット線プリチャ
ージ信号φpreがゲートに接続されたｎチャネルトラン
ジスタ５４を介してプリチャージ電圧Ｖpreを接続して
いる。
【００２６】さらに、上記ビット線ＢＬnとビット線Ｂ
Ｌn+2とを、多値センス用データ転送信号φmtrnがゲー
トに接続されたｎチャネルトランジスタ６３を介して接
続している。上記ｎチャネルトランジスタ６３をオンす
ることによって、センスアンプＳＡ１によりメモリセル
ＣＥＥＬ０の読み出しを行うことが可能となる。
【００２７】また、図１に示すビット線電圧発生回路１
の出力ノードｎｐｒｏｇを、ビット線オープン信号Ｖop
enがゲートに接続されたｐチャネルトランジスタ７１と
ビット線書き込み信号φw0がゲートに続されたｎチャネ
ルトランジスタ７４とを介してメモリセルＣＥＬＬ０の
ソースに夫々接続している。また、上記出力ノードｎｐ
ｒｏｇを、ビット線オープン信号Ｖopenがゲートに接続
されたｐチャネルトランジスタ７２とビット線書き込み
信号φw1がゲートに接続されたｎチャネルトランジスタ
７６とを介してメモリセルＣＥＬＬ１のソースに夫々接
続している。
【００２８】また、上記センスアンプＳＡ０のセンスノ
ードＳ０＃とセンスアンプＳＡ１のセンスノードＳ１と
の間を容量素子でなる昇圧回路Ｃ１を接続している。上
記センスアンプＳＡ０のセンスノードＳ０とセンスアン
プＳＡ１のセンスノードＳ１＃との間を容量素子でなる
昇圧回路Ｃ２を接続している。さらに、上記センスアン
プＳＡ０のセンスノードＳ０に容量素子でなる昇圧回路
Ｃ３を介して昇圧信号φbstを接続すると共に、センス
アンプＳＡ１のセンスノードＳ１に容量素子でなる昇圧
回路Ｃ４を介して昇圧信号φbstを接続している。
【００２９】ここで、上記センスアンプＳＡ０,ＳＡ１
のセンス感度を△Ｖとした場合、昇圧回路Ｃ３,Ｃ４
は、センスアンプＳＡ０,ＳＡ１の電圧センス側の入力
ノードＳ０,Ｓ１の電圧を３△Ｖだけ昇圧する。これに
対して、昇圧回路Ｃ２は、入力ノードＳ０の電圧が増大
すると、センスアンプＳＡ１のリファレンス側の入力ノ
ードＳ１＃の電圧を２△Ｖだけ昇圧する。同様に、昇圧
回路Ｃ１は、入力ノードＳ０＃の電圧が増大すると、セ
ンスアンプＳＡ１の電圧センス側の入力ノードＳ１の電
圧を２△Ｖだけ昇圧する。
【００３０】なお、図２に示す消去信号φersがゲート
に接続され、ドレインに消去電圧Ｖers／Ｖssが接続さ
れたｎチャネルトランジスタ８１,８２は、メモリセル
の消去時に用いるもので、ここでは説明を省略する。
【００３１】上記構成の不揮発性半導体記憶装置では、
メモリセルＣＥＬＬ０を構成するトランジスタのゲート
にワード線ＷＬ０を介して電圧を印加して、電流が流れ
るかどうかによって蓄積されている多値データを判定す
る。ここで、選択されたメモリセルをＣＥＬＬ０とし、
ワード線ＷＬ０に読み出しパルス(一定電圧)と書き込み
パルス(一定電圧)が印加される。
【００３２】以下、図３,図４のタイミングチャートに
従って、書き込み動作とベリファイ動作について説明す
る。ここで、上記プリチャージ信号φpreのレベルはグ
ランドＧＮＤとなっており、ｎチャネルトランジスタＴ
Ｒ０,ＴＲ１はオフとしている。また、上記ディスエー
ブル信号φdisのレベルを電源電圧Ｖccとし、リセット
信号φrstを“Ｈigh”レベルとして、ｎチャネルトラン
ジスタ１５,１６をオンし、ラッチ回路Ｌatch０,Ｌatch
１をリセットしている。また、上記ビット線プリチャー
ジ信号φpreとビット線イコライズ信号φeqとを“Ｈig
h”レベルとして、ビット線ＢＬn〜ＢＬn+3をプリチャ
ージ電圧Ｖpreに充電している。
【００３３】 入力多値データのロード まず、２ビットの入力多値データがデータ線ＤＱ0,ＤＱ
1に与えられ、時点ｔ0でプリチャージ信号φpre＃を
“Ｈigh”レベルとし、ディスエーブル信号φdisを“Ｌ
ow”レベルとしてから、時点ｔ1で内部コラムアドレス
ｙ0−ｙ15を確定する。そうすると、コラム選択用トラ
ンジスタＴＲ0,ＴＲ1がオンして、ラッチ回路Ｌatch０,
Ｌatch１にデータ線ＤＱ0,ＤＱ1のデータをロードす
る。
【００３４】そして、時点ｔ3でディスエーブル信号φd
isを“Ｈigh”レベルにして、データ線ＤＱ0,ＤＱ1のデ
ータをラッチし、内部コラムアドレス信号ｙ0−ｙ15を
元に戻し、時点ｔ4でプリチャージ信号φpre＃を“Ｌo
w”レベルに戻して、コラム選択用トランジスタＴＲ0,
ＴＲ1をオフする。
【００３５】 メモリセルからの読み出し 次に、上記ラッチ回路Ｌatch０,Ｌatch１に入力多値デ
ータがロードされた時点ｔ2で、ビット線読み出し信号
φr0と多値センス用データ転送信号φmtrnとを“Ｈig
h”レベルにして、メモリセルＣＥＬＬ０のビット線Ｂ
Ｌnを選択し、その後、時点ｔ3でビット線プリチャージ
信号φpreとビット線イコライズ信号φeqとを“Ｌow”
レベルにして、ビット線ＢＬへのプリチャージを止め
る。
【００３６】次に、時点ｔ4でワード線ＷＬ０を“Ｈig
h”レベルに立ち上げて、一定時間後の時点ｔ5でビット
線切り離し信号φcut,多値センス用データ転送信号φmt
rnおよびビット線読み出し信号φr0を“Ｌow”レベルに
して、センスノードＳ０,Ｓ１をビット線ＢＬnから切り
離す。
【００３７】その後、時点ｔ6で昇圧信号φbstを“Ｈig
h”レベルにして、センスノードＳ０,Ｓ１を昇圧後、時
点ｔ7でＰ−ｃｈセンス信号φsep０＃を“Ｌow”レベル
にして、センスアンプＳＡ０を動作させる。なお、時点
ｔ4〜ｔ6までの間、読み出しパルスをワード線ＷＬ０に
印加する。
【００３８】数ｎｓｅｃ後の時点ｔ8で、Ｐ−ｃｈセン
ス信号φsep１＃を“Ｌow”レベルにして、センスアン
プＳＡ１も動作させ、その後、時点ｔ9でＮ−ｃｈセン
ス信号φsen０,φsen１を“Ｈigh”レベルにして、セン
ス結果を確定する。
【００３９】このとき、メモリセルＣＥＬＬ０が消去状
態(情報「０,０」)であれば、図４(a),(b)に示すよう
に、センスノードＳ０,Ｓ１は共に“Ｈigh”レベルとな
り、センスノードＳ０＃,Ｓ１＃は共に“Ｌow”レベル
となる。
【００４０】また、メモリセルＣＥＬＬ０に書き込まれ
た情報が「０,１」であれば、図４(c),(d)に示すよう
に、センスノードＳ０は“Ｈigh”レベル、センスノー
ドＳ０＃は“Ｌow”レベル、センスノードＳ１は“Ｌo
w”レベル、センスノードＳ１＃は“Ｈigh”レベルとな
る。
【００４１】また、メモリセルＣＥＬＬ０に書き込まれ
た情報が「１,０」であれば、図４(e),(f)に示すよう
に、センスノードＳ０は“Ｌow”レベル、センスノード
Ｓ０＃は“Ｈigh”レベル、センスノードＳ１は“Ｈig
h”レベル、センスノードＳ１＃は“Ｌow”レベルとな
る。
【００４２】また、メモリセルＣＥＬＬ０に書き込まれ
た情報が「１,１」であれば、図４(g),(h)に示すよう
に、センスノードＳ０は“Ｌow”レベル、センスノード
Ｓ０＃は“Ｈigh”レベル、センスノードＳ１は“Ｌo
w”レベル、センスノードＳ１＃は“Ｈigh”レベルとな
る。
【００４３】そうして、上記ワード線ＷＬ０は、図示し
ていないがＧＮＤレベルに戻す(ビット線をセンスノー
ドからカットした後はいつでもよい)。なお、上記メモ
リセルＣＥＬＬ０の読み出し時、ビット線ＢＬn+2はＧ
ＮＤレベルである。
【００４４】以下、上記メモリセルＣＥＬＬ０の保持情
報を読み出しについて詳細に説明する。なお、センスア
ンプＳＡ０,ＳＡ１を構成するバッファＩＶ７〜ＩＶ１
０は、図示していないが、コンプリメンタリ接続された
ｐチャネルトランジスタとｎチャネルトランジスタで構
成されている。
【００４５】まず、メモリセルＣＥＬＬ０が選択され
て、センスアンプＳＡ０,ＳＡ１の入力ノードＳ０,Ｓ１
の電圧が選択メモリセルＣＥＬＬ０の保持情報に応じた
電圧だけプリチャージ電圧Ｖpreよりも低下した後、昇
圧回路Ｃ３,Ｃ４の動作によって入力ノードＳ０,Ｓ１の
電圧を最大ディスチャージ電圧の１／２(３△Ｖ)だけ昇
圧する。そして、センスアンプＳＡ０のｐチャネルトラ
ンジスタ(図示せず)のみを動作させる。そうすると、 入力ノードＳ０の電圧＞入力ノードＳ１の電圧 の場合は、昇圧回路Ｃ２の動作によって、センスアンプ
ＳＡ１のリファレンス側の入力ノードＳ１＃の電圧が２
△Ｖだけ昇圧される。一方、 入力ノードＳ０の電圧＜入力ノードＳ１の電圧 の場合は、昇圧回路Ｃ１の動作によって、センスアンプ
ＳＡ１の電圧センス側の入力ノードＳ１の電圧が２△Ｖ
だけ昇圧される。そうした後に、センスアンプＳＡ１の
ｐチャネルトランジスタ(図示せず)を動作させると共
に、センスアンプＳＡ０,ＳＡ１のｎチャネルトランジ
スタ(図示せず)を動作させて、上記メモリセルＣＥＬＬ
０の保持情報「００」,「０１」,「１０」,「１１」を
識別する。
【００４６】 ビット線への電圧印加 次に、時点ｔ10でビット線書き込み信号φw0を“Ｈig
h”レベルにして、メモリセルＣＥＬＬ０を選択し、ビ
ット線電圧供給線ｎｄに電圧Ｖｄ(代表値６Ｖ)を印加す
る。そうすると、表１に示すように、ラッチノードＱ０
＃,Ｑ１＃とセンスノードＳ０＃,Ｓ１＃の状態によっ
て、ビット線電圧発生回路１の出力ノードｎｐｒｏｇが
所定電圧か、または、オープン状態となる。
【表１】 上記表１のしきい値電圧Ｖthは、図１のｎチャネルトラ
ンジスタＮ１,Ｎ２のしきい値電圧を表している。表１
に示すように、書き込みデータ「０,０」のとき、出力
ノードｎｐｒｏｇがオープン状態、データ「０,１」の
とき、出力ノードｎｐｒｏｇが(Ｖｄ−２Ｖth)、データ
「１,０」のとき、出力ノードｎｐｒｏｇが(Ｖｄ−Ｖt
h)、データ「１,１」のとき、出力ノードｎｐｒｏｇが
(Ｖｄ＝６Ｖ)となり、出力ノードｎｐｒｏｇの電圧をメ
モリセルＣＥＬＬ０につながるビット線ＢＬn+1に印加
する。
【００４７】 書き込みパルスの印加 次に、ワード線ＷＬ０に負電圧Ｖneg(代表値−９Ｖ)の
書き込みパルスを時点ｔ12〜ｔ13の間の一定時間(代表
値１μｓｅｃ)印加することによって、メモリセルＣＥ
ＬＬ０のしきい値電圧Ｖthが下がる。このとき、上記メ
モリセルＣＥＬＬ０のビット線ＢＬn+1に所定電圧(出力
ノードｎｐｒｏｇ)が印加されて、メモリセルＣＥＬＬ
０のフローティングゲートからビット線ＢＬn+1に電子
が引き抜かれる。
【００４８】 書き込み動作とベリファイ動作 そこで、の「メモリセルの読み出し」に戻り、メモリ
セルＣＥＬＬ０の書き込みが終了するまで、すなわち、
ラッチノードＱ０＃とセンスノードＳ０の値が一致し、
ラッチノードＱ１＃とセンスノードＳ１の値が一致する
まで、「メモリセルの読み出し」〜「書き込みパル
スの印加」の動作を繰り返す。
【００４９】上記ラッチノードＱ０＃とセンスノードＳ
０の値を比較し、ラッチノードＱ１＃とセンスノードＳ
１の値を比較する理由は、外部から入力される２ビット
の入力データが、メモリセルがセンスした出力データに
対して反転しているからである。
【００５０】こうして、メモリセルに正しくデータが書
き込まれるまで、ビット線に電圧を与え続けて、書き込
み動作とベリファイ動作を行う。そして、正しく多値デ
ータがメモリセルに書き込まれると、ビット線はオープ
ン状態となって、ビット線に電圧は印加されなくなる。
【００５１】なお、図１,図２に示す不揮発性半導体記
憶装置では、多値センスアンプを構成するセンスアンプ
ＳＡ１は、メモリセルＣＥＬＬ０,ＣＥＬＬ１に兼用さ
れているため、偶数または奇数のメモリセルに対して並
列に書き込み動作とベリファイ動作するが、多値センス
アンプをメモリセル毎に設けることによって、同一ワー
ド線に接続されている全てのメモリセルに対して並列に
書き込みおよびベリファイすることができる。
【００５２】このように、上記不揮発性半導体記憶装置
は、センスアンプＳＡ０,ＳＡ１と昇圧回路Ｃ0,Ｃ1,Ｃ2
とｐチャネルトランジスタ３１,３２およびｎチャネル
トランジスタ３３,３４で構成された多値センスアンプ
によって、同一ワード線に接続された複数のメモリセル
の多値データを一度に読み出せるため、各データ毎にべ
リファイする必要がなく、また、ワード線に一定の読み
出し電圧を印加することで、多値センスアンプは、メモ
リセルから多値データの読み出しができるため、ベリフ
ァイ中にワード線電圧を変える必要がない。また、上記
ビット線電圧発生回路１によりビット線毎に所定電圧を
印加できるため、書き込みパルス回数の最適化が図れ、
少ない書き込み回数で多値データの書き込みを行うこと
が可能になる。したがって、複数のメモリセルに同時に
多値データの書き込み動作とベリファイ動作ができ、多
値データを高速に書き込むことができる。また、書き込
む多値データの値にかかわらず、ワード線に一定の書き
込み電圧Ｖnegを印加するので、同一ワード線に接続さ
れたメモリセルのゲートディスターブを低減することが
できる。
【００５３】また、上記メモリセルからの読み出し,
ビット線への電圧印加および書き込みパルスの印加
によって、ラッチ回路Ｌatch０,Ｌatch１に記憶された
入力多値データを表すラッチノードＱ０＃,Ｑ１＃とセ
ンスアンプＳＡ０,ＳＡ１によりメモリセルＣＥＬＬ０
から読み出された多値データを表すセンスノードＳ０
＃,Ｓ１＃とが一致すると、ビット線電圧発生回路１
は、選択されたメモリセルＣＥＬＬ０のビット線ＢＬn
をオープン状態にする。したがって、同一ワード線ＷＬ
０に接続された他のメモリセルの書き込みが行われて
も、入力多値データが正しく書き込まれたメモリセル
は、それ以上の書き込みが行われないので、入力多値デ
ータをメモリセルに確実に書き込むことができる。
【００５４】また、上記メモリセルからの読み出し,
ビット線への電圧印加および書き込みパルスの印加
により、上記メモリセルに入力多値データが正しく書き
込まれて、ラッチ回路Ｌatch０,Ｌatch１に記憶された
入力多値データを表すラッチノードＱ０＃,Ｑ１＃とセ
ンスアンプＳＡ０,ＳＡ１によりメモリセルＣＥＬＬ０
から読み出された多値データを表すセンスノードＳ０
＃,Ｓ１＃とが一致するまで、ビット線電圧発生回路１
は、メモリセルに接続されたビット線に印加する所定電
圧を出力するので、メモリセルからの読み出し,ビ
ット線への電圧印加および書き込みパルスの印加を繰
り返しても、ビット線電圧発生回路１の出力遅れがな
く、高速な書き込みができる。
【００５５】なお、上記実施の形態では、図１に示すビ
ット線電圧発生回路１を用いたが、ビット線電圧発生回
路はこれに限らず、入力データとセンス結果から、表１
に示す電圧が発生する回路であればよい。
【００５６】例えば、図５に示すように、図１に示すビ
ット線電圧発生回路１の構成素子と同一の構成素子を用
いて、各構成素子の接続を変えたものでもよい。すなわ
ち、図５に示すビット線電圧発生回路は、図２に示すセ
ンスアンプＳＡ０のセンスノードＳ０＃をｐチャネルト
ランジスタＰ21,Ｐ22のゲートに夫々接続している。上
記ｐチャネルトランジスタＰ21のドレインにビット線電
圧供給線ｎｄを接続している。また、図１に示すラッチ
回路Ｌatch１のラッチノードＱ１＃をｐチャネルトラン
ジスタＰ11,Ｐ12のゲートに夫々接続している。上記ｐ
チャネルトランジスタＰ11,Ｐ12のドレインにビット線
電圧供給線ｎｄを夫々接続している。上記ｐチャネルト
ランジスタＰ11のソースとｐチャネルトランジスタＰ22
のドレインを接続している。また、図２に示すセンスア
ンプＳＡ１のセンスノードＳ１＃をｐチャネルトランジ
スタＰ31,Ｐ32のゲートを夫々接続している。上記ｐチ
ャネルトランジスタＰ12の各ソースとｐチャネルトラン
ジスタＰ32のドレインを接続し、ｐチャネルトランジス
タＰ22,Ｐ31を並列接続している。また、図１に示すラ
ッチ回路Ｌatch０のラッチノードＱ０＃をｐチャネルト
ランジスタＰ01,Ｐ02のゲートに夫々接続している。上
記ｐチャネルトランジスタＰ21のソースとｐチャネルト
ランジスタＰ01のドレインとを接続し、ｐチャネルトラ
ンジスタＰ22のソースとｐチャネルトランジスタＰ02の
ドレインとを接続している。そして、上記ｐチャネルト
ランジスタＰ32のソースに、ゲートとドレインが接続さ
れたｎチャネルトランジスタＮ1のドレインを接続し、
そのｎチャネルトランジスタＮ1のソースをｐチャネル
トランジスタＰ01のソースに接続している。さらに、ｎ
チャネルトランジスタＮ1のソースに、ゲートとドレイ
ンが接続されたｎチャネルトランジスタＮ2のドレイン
を接続し、ｎチャネルトランジスタＮ2のソースをｐチ
ャネルトランジスタＰ02のソースに接続している。上記
ｎチャネルトランジスタＮ2のソースをビット線電圧発
生回路の出力ノードｎｐｒｏｇとしている。
【００５７】また、図６に示すように、図１に示すビッ
ト線電圧発生回路１の構成素子と同一の構成素子を用い
て、各構成素子の接続を変えたもう一つのビット線電圧
発生回路でもよい。このビット線電圧発生回路は、図２
に示すセンスアンプＳＡ０のセンスノードＳ０＃をｐチ
ャネルトランジスタＰ21,Ｐ22のゲートに夫々接続し、
ｐチャネルトランジスタＰ21,Ｐ22のドレインにビット
線電圧供給線ｎｄを夫々接続している。また、図２に示
すセンスアンプＳＡ１のセンスノードＳ１＃をｐチャネ
ルトランジスタＰ31,Ｐ32のゲートに夫々接続し、ｐチ
ャネルトランジスタＰ32のドレインにビット線電圧供給
線ｎｄを接続している。そして、上記ｐチャネルトラン
ジスタＰ22とｐチャネルトランジスタＰ31とを並列に接
続している。また、図１に示すラッチ回路Ｌatch１のラ
ッチノードＱ１＃をｐチャネルトランジスタＰ11,Ｐ12
のゲートに夫々接続している。上記ｐチャネルトランジ
スタＰ32のソースをｐチャネルトランジスタＰ12のドレ
インに接続し、上記ｐチャネルトランジスタＰ31のソー
スをｐチャネルトランジスタＰ11のドレインに接続して
いる。また、図１に示すラッチ回路Ｌatch０のラッチノ
ードＱ０＃をｐチャネルトランジスタＰ01,Ｐ02のゲー
トに夫々接続している。上記ｐチャネルトランジスタＰ
21のソースをｐチャネルトランジスタＰ01のドレインに
接続し、ｐチャネルトランジスタＰ11のソースをｐチャ
ネルトランジスタＰ02のドレインに接続している。上記
ｐチャネルトランジスタＰ12のソースを、ゲートとトレ
インを接続されたｎチャネルトランジスタＮ1のドレイ
ンに接続し、そのｎチャネルトランジスタＮ1のソース
とｐチャネルトランジスタＰ01のソースと接続してい
る。さらに、上記ｎチャネルトランジスタＮ1のソース
を、ゲートとドレインが接続されたｎチャネルトランジ
スタＮ2のドレインに接続し、そのｎチャネルトランジ
スタＮ2のソースをｐチャネルトランジスタＰ02のソー
スに接続している。このｎチャネルトランジスタＮ2の
ソースをビット線電圧発生回路の出力ノードｎｐｒｏｇ
としている。
【００５８】また、上記ビット線電圧発生回路は、ｎチ
ャネルトランジスタのみで構成された回路でも実現する
ことができる。
【００５９】すなわち、図７に示すように、図５のビッ
ト線電圧発生回路のｐチャネルトランジスタＰ01〜Ｐ32
を全てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ
2はそのままとしたものでもよい。
【００６０】また、図８に示すように、図６のビット線
電圧発生回路のｐチャネルトランジスタＰ01〜Ｐ32を全
てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ2は
そのままとしたものでもよい。
【００６１】また、図９に示すように、図１のビット線
電圧発生回路１のｐチャネルトランジスタＰ01〜Ｐ32を
全てｎチャネルＮ31〜Ｎ62に代え、ｎチャネルＮ1,Ｎ2
はそのままとしたものでもよい。
【００６２】さらに、図１０に示すように、図１のビッ
ト線電圧発生回路１のｎチャネルトランジスタＮ1,Ｎ2
をＭＯＳダイオードＤ１,Ｄ２に代えたものでもよい。
【００６３】上記実施の形態では、メモリアレイ構成と
して、ＮＯＲ方式を用いたが、通常のＮＡＮＤ型、ＡＮ
Ｄ型、ＤＩＮＯＲ型および仮想ＧＮＤ型と呼ばれている
アレイ構成にこの発明を適用してよい。また、メモリセ
ルも、スプリットゲート型も含めて全てのフラッシュメ
モリ等の不揮発性半導体記憶装置にこの発明を適用する
ことができる。
【００６４】また、上記実施の形態では、１個のメモリ
セルに蓄えるデータを４値(２ビット)としたが、１個の
メモリセルに蓄えるデータはこれに限らず、１個のメモ
リセルに８値(３ビット)のデータを蓄える不揮発性半導
体記憶装置にこの発明を適用してもよい。この場合、８
値のデータを読み出す多値センスアンプを用いる。
【００６５】
【発明の効果】以上より明らかなように、請求項１の発
明の不揮発性半導体記憶装置は、ビット線とワード線に
より選択されたメモリセルに書き込むべき入力多値デー
タをラッチ回路に記憶し、ワード線に一定の読み出し電
圧を印加することによって、上記メモリセルに書き込ま
れた多値データを多値センスアンプにより読み出して、
ラッチ回路に記憶された入力多値データと多値センスア
ンプにより読み出された上記メモリセルに書き込まれた
多値データとに基づいて、ビット線電圧発生回路により
上記入力多値データを上記メモリセルに書き込むための
所定電圧をそのメモリセルに接続されたビット線に印加
した後、ワード線に一定の書き込み電圧を印加して、上
記メモリセルに入力多値データを書き込むものである。
【００６６】したがって、請求項１の発明の不揮発性半
導体記憶装置によれば、上記多値センスアンプによっ
て、同一ワード線に接続された複数のメモリセルの多値
データを一度に読み出せるため、各データ毎にべリファ
イする必要がなく、また、上記ワード線に一定の電圧を
印加することで、多値センスアンプは、メモリセルから
多値データの読み出しができるため、ベリファイ中にワ
ード線電圧を変える必要がない。また、上記ビット線電
圧発生回路によりビット線毎に所定電圧を印加できるた
め、書き込みパルス回数の最適化が図れ、少ない書き込
み回数で多値データの書き込むことができる。したがっ
て、複数のメモリセルに同時に多値データの書き込み動
作とベリファイ動作ができ、多値データを高速に書き込
むことができる。また、書き込む多値データの値にかか
わらず、ワード線に一定電圧を印加するので、同一ワー
ド線に接続されたメモリセルのゲートディスターブを低
減することができる。
【００６７】また、請求項２の発明の不揮発性半導体記
憶装置は、請求項１の不揮発性半導体記憶装置におい
て、上記ビット線電圧発生回路は、上記ラッチ回路に記
憶された上記入力多値データと上記多値センスアンプに
より上記メモリセルから読み出された上記多値データと
が一致する場合は、上記メモリセルに接続された上記ビ
ット線をオープン状態にするので、同一ワード線に接続
された他のメモリセルの書き込みが行われても、入力多
値データが正しく書き込まれたメモリセルは、それ以上
の書き込みが行われないので、入力多値データをメモリ
セルに確実に書き込むことができる。
【００６８】また、請求項３の発明の不揮発性半導体記
憶装置は、請求項１または２の不揮発性半導体記憶装置
において、上記ビット線電圧発生回路は、上記メモリセ
ルに上記入力多値データが正しく書き込まれて、上記ラ
ッチ回路に記憶された上記入力多値データと上記多値セ
ンスアンプにより上記メモリセルから読み出された上記
多値データとが一致するまで、上記入力多値データを上
記メモリセルに書き込むための上記所定電圧を出力する
ので、上記メモリセルの読み出しとビット線電圧発生回
路によるビット線への電圧印加および上記メモリセルへ
の書き込みを繰り返すとき、書き込みパルスを切り換え
るものに比べてビット線電圧発生回路の出力遅れがな
く、書き込み時間を高速に行うことができる。
【００６９】また、請求項４の発明の不揮発性半導体記
憶装置の書き込み方法は、ビット線およびワード線によ
り接続された複数の不揮発性メモリセルを有する不揮発
性半導体記憶装置の書き込み方法において、上記ビット
線と上記ワード線により選択されたメモリセルに書き込
むべき入力多値データをラッチ回路に記憶する第１ステ
ップと、上記ワード線に一定の読み出し電圧を印加する
ことによって、上記メモリセルに書き込まれた多値デー
タを多値センスアンプにより読み出す第２ステップと、
上記ラッチ回路に記憶された入力多値データと多値セン
スアンプにより読み出されたメモリセルに書き込まれた
多値データとに基づいて、ビット線電圧発生回路により
入力多値データをメモリセルに書き込むための所定電圧
をメモリセルに接続されたビット線に印加する第３ステ
ップと、上記ビット線電圧発生回路により所定電圧をビ
ット線に印加した状態で、上記ワード線に一定の書き込
み電圧を印加することによって、上記メモリセルに入力
多値データを書き込む第４ステップとを有し、上記ラッ
チ回路に記憶された入力多値データと多値センスアンプ
によりメモリセルから読み出された多値データとが一致
するまで、上記第２,第３および第４ステップを繰り返
すものである。
【００７０】したがって、請求項４の発明の不揮発性半
導体記憶装置の書き込み方法によれば、上記多値センス
アンプによって、複数のメモリセルの多値データを一度
に読み出せるため、各データ毎にべリファイする必要が
なく、また、ワード線に一定の電圧を印加することで、
多値センスアンプは、メモリセルから多値データの読み
出しができるため、ベリファイ中にワード線電圧を変え
る必要がない。また、上記ビット線電圧発生回路よりビ
ット線毎に所定電圧を印加できることと、ラッチ回路に
記憶された入力多値データと多値センスアンプによりメ
モリセルから読み出された多値データとが一致するま
で、上記メモリセルの読み出しとビット線電圧発生回路
によるビット線への電圧印加およびメモリセルへの書き
込みを繰り返すことによって、書き込み回数の最適化が
図れ、少ない書き込み回数で多値データの書き込みが可
能になる。したがって、複数のメモリセルに同時に多値
データの書き込み動作とベリファイ動作ができ、多値デ
ータを高速に書き込むことができる。また、書き込む多
値データの値にかかわらず、ワード線に一定電圧を印加
するので、同一ワード線に接続されたメモリセルのゲー
トディスターブを低減することができる。
【図面の簡単な説明】
【図１】 図１はこの発明の実施の一形態の不揮発性半
導体記憶装置のラッチ回路とビット線電圧発生回路の周
辺の回路図である。
【図２】 図２は図１に続く上記不揮発性半導体記憶装
置のセンスアンプとメモリセルの周辺の回路図である。
【図３】 図３は上記不揮発性半導体記憶装置の書き込
み時のタイミングチャートである。
【図４】 図４(a)〜(h)は図３に示す書き込み時の各入
力ノードの電圧変化を示す図である。
【図５】 図５は上記不揮発性半導体記憶装置のビット
線電圧発生回路の他の例を示す回路図である。
【図６】 図６は上記不揮発性半導体記憶装置のビット
線電圧発生回路の他のもう一つの例を示す回路図であ
る。
【図７】 図７は図５のビット線電圧発生回路をＮチャ
ンネルトランジスタのみで構成した例を示す回路図であ
る。
【図８】 図８は図６のビット線電圧発生回路をＮチャ
ンネルトランジスタのみで構成した例を示す回路図であ
る。
【図９】 図９は図１のビット線電圧発生回路をＮチャ
ンネルトランジスタのみで構成した例を示す回路図であ
る。
【図１０】 図１０は図１のビット線電圧発生回路のＮ
チャンネルトランジスタの代わりにＭＯＳダイオードで
構成したビット線電圧発生回路を示す回路図である。
【符号の説明】
φpre＃…プリチャージ信号、 ｙ12−15,ｙ8−11,ｙ4−7およびｙ0−3…内部コラムア
ドレス信号、 ＤＱ0,ＤＱ1…データ線、 ＴＲ0、ＴＲ1…コラム選択用トランジスタ、 φrst…リセット信号、 Ｌatch０,Ｌatch１…ラッチ回路、 Ｑ０,Ｑ０＃,Ｑ１,Ｑ１＃…ラッチノード、 φtrn０,φtrn０＃,φtrn１,φtrn１＃…データ転送信
号、 ｎｄ…ビット線電圧供給線、 Ｐ０１〜Ｐ３２…ｐチャネルトランジスタ、 Ｎ１〜Ｎ２…ｎチャネルトランジスタ、 Ｄ１,Ｄ２…ビット線電圧発生回路を構成するＭＯＳダ
イオード、 ｎｐｒｏｇ…ビット線電圧発生回路の出力ノード、 φsep０＃,φsep１＃…Ｐ−ｃｈセンス信号、 ＳＡ０,ＳＡ１…センスアンプ、 Ｓ０,Ｓ０＃,Ｓ１,Ｓ１＃…センスノード、 Ｃ0…昇圧容量、 Ｃ1,Ｃ2…多値センス用クロスカップリング容量、 φsen０,φsen１…Ｎ−ｃｈセンス信号、 φbst…昇圧信号、 φcut…ビット線切り離し信号、 Ｖpre…プリチャージ電圧、 φpre…ビット線プリチャージ信号、 φeq…ビット線イコライズ信号、 φmtrn…多値センス用データ転送信号、 Ｖopen…ビット線オープン信号、 φr0,φr1…ビット線からの読み出し信号、 φw0,φw1…ビット線への書き込み信号、 ＷＬ０…ワード線、 Ｖers…消去電圧、 φers…消去信号、 ＣＥＬＬ０,ＣＥＬＬ１…メモリセル、 ＢＬn〜ＢＬn+3…ビット線、 Ｖneg…負電圧。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ビット線およびワード線により接続され
    た複数の不揮発性メモリセルと、 上記ビット線と上記ワード線により選択された上記メモ
    リセルに書き込むべき入力多値データを記憶するラッチ
    回路と、 上記ワード線に一定の読み出し電圧を印加することによ
    って、上記メモリセルに書き込まれた多値データを読み
    出す多値センスアンプと、 上記ラッチ回路に記憶された上記入力多値データと上記
    多値センスアンプにより上記メモリセルから読み出され
    た上記多値データとに基づいて、上記入力多値データを
    上記メモリセルに書き込むための所定電圧を上記メモリ
    セルに接続された上記ビット線に印加するビット線電圧
    発生回路とを備えたことを特徴とする不揮発性半導体記
    憶装置。
  2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
    置において、 上記ビット線電圧発生回路は、上記ラッチ回路に記憶さ
    れた上記入力多値データと上記多値センスアンプにより
    上記メモリセルから読み出された上記多値データとが一
    致する場合は、上記メモリセルに接続された上記ビット
    線をオープン状態にすることを特徴とする不揮発性半導
    体記憶装置。
  3. 【請求項３】 請求項１または２に記載の不揮発性半導
    体記憶装置において、 上記ビット線電圧発生回路は、上記メモリセルに上記入
    力多値データが正しく書き込まれて、上記ラッチ回路に
    記憶された上記入力多値データと上記多値センスアンプ
    により上記メモリセルから読み出された上記多値データ
    とが一致するまで、上記入力多値データを上記メモリセ
    ルに書き込むための上記所定電圧を出力することを特徴
    とする不揮発性半導体記憶装置。
  4. 【請求項４】 ビット線およびワード線により接続され
    た複数の不揮発性メモリセルを有する不揮発性半導体記
    憶装置の書き込み方法において、 上記ビット線と上記ワード線により選択された上記メモ
    リセルに書き込むべき入力多値データをラッチ回路に記
    憶する第１ステップと、 上記ワード線に一定の読み出し電圧を印加することによ
    って、上記メモリセルに書き込まれた多値データを多値
    センスアンプにより読み出す第２ステップと、 上記ラッチ回路に記憶された上記入力多値データと上記
    多値センスアンプにより読み出された上記メモリセルに
    書き込まれた多値データとに基づいて、ビット線電圧発
    生回路により上記入力多値データを上記メモリセルに書
    き込むための所定電圧を上記メモリセルに接続された上
    記ビット線に印加する第３ステップと、上記ビット線電
    圧発生回路により上記所定電圧を上記ビット線に印加し
    た状態で、上記ワード線に一定の書き込み電圧を印加す
    ることによって、上記メモリセルに上記入力多値データ
    を書き込む第４ステップとを有し、 上記ラッチ回路に記憶された上記入力多値データと上記
    多値センスアンプにより上記メモリセルから読み出され
    た上記多値データとが一致するまで、上記第２,第３お
    よび第４ステップを繰り返すことを特徴とする不揮発性
    半導体記憶装置の書き込み方法。
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