JP3379761B2 - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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- output
- power supply
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
と半導体集積回路装置の動作方法に関し、例えば汎用ラ
イタによる書き込を可能にしつつ、読み出し動作電圧を
低電圧化したＥＰＲＯＭ（イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）に利用して有効な技術
に関するものである。
と半導体集積回路装置の動作方法に関し、例えば汎用ラ
イタによる書き込を可能にしつつ、読み出し動作電圧を
低電圧化したＥＰＲＯＭ（イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）に利用して有効な技術
に関するものである。
【０００２】
【従来の技術】不揮発性記憶装置としては紫外線により
記憶情報の消去が可能なＥＰＲＯＭがある。このＥＰＲ
ＯＭは、プログラマ（ライター）により書き込みが行わ
れ、紫外線照射により記憶情報の消去が行われる。ＥＰ
ＲＯＭは電源電圧が５Ｖにより設計され、上記プログラ
マでは電源電圧として５Ｖないし６Ｖを用いている。な
お、書き込み用の高電圧を検出して適正な書き込み動作
が行えるようにした回路を持つＥＰＲＯＭの例として、
特開昭６３−１０８５９４号公報がある。
記憶情報の消去が可能なＥＰＲＯＭがある。このＥＰＲ
ＯＭは、プログラマ（ライター）により書き込みが行わ
れ、紫外線照射により記憶情報の消去が行われる。ＥＰ
ＲＯＭは電源電圧が５Ｖにより設計され、上記プログラ
マでは電源電圧として５Ｖないし６Ｖを用いている。な
お、書き込み用の高電圧を検出して適正な書き込み動作
が行えるようにした回路を持つＥＰＲＯＭの例として、
特開昭６３−１０８５９４号公報がある。
【０００３】
【発明が解決しようとする課題】本願発明者等は、シス
テムの高速化と低消費電力化等のために半導体集積回路
装置の動作電圧が３Ｖのような低電圧にされる傾向にあ
ることに着目して、このような低電圧での動作を可能に
したＥＰＲＯＭの開発を検討した。単に動作電圧を３Ｖ
のような低電圧化することは比較的簡単に行うことがで
きる。しかし、このようにすると、プログラマも低電圧
用のものを開発しなければならないという問題が生じ
る。そこで、本願発明者にあっては、汎用のプログラマ
での書き込みを可能にしつつ、低電圧システムでの動作
を可能にすることを考えた。このように２つの動作電圧
に限って動作可能にする場合には、上記のような５Ｖか
ら３Ｖまでの広電圧範囲での動作を可能にしようとする
場合に比べて、内部回路の動作条件を大幅に緩やかにで
き、しかも現実的で合理的な半導体集積回路装置の動作
方法であることに気が付いた。この発明の目的は、簡単
な構成により、従来システム用と低電圧システム用とに
併用可能にした新規な半導体集積回路装置と半導体集積
回路装置の動作方法を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
テムの高速化と低消費電力化等のために半導体集積回路
装置の動作電圧が３Ｖのような低電圧にされる傾向にあ
ることに着目して、このような低電圧での動作を可能に
したＥＰＲＯＭの開発を検討した。単に動作電圧を３Ｖ
のような低電圧化することは比較的簡単に行うことがで
きる。しかし、このようにすると、プログラマも低電圧
用のものを開発しなければならないという問題が生じ
る。そこで、本願発明者にあっては、汎用のプログラマ
での書き込みを可能にしつつ、低電圧システムでの動作
を可能にすることを考えた。このように２つの動作電圧
に限って動作可能にする場合には、上記のような５Ｖか
ら３Ｖまでの広電圧範囲での動作を可能にしようとする
場合に比べて、内部回路の動作条件を大幅に緩やかにで
き、しかも現実的で合理的な半導体集積回路装置の動作
方法であることに気が付いた。この発明の目的は、簡単
な構成により、従来システム用と低電圧システム用とに
併用可能にした新規な半導体集積回路装置と半導体集積
回路装置の動作方法を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、半導体集積回路装置の内部
回路を、外部から供給される所定の許容範囲を持つ比較
的高い動作電圧と所定の許容範囲を持つ比較的低い動作
電圧との双方により動作可能にする。また、半導体集積
回路装置に構成される内部回路の動作条件を、外部から
供給される所定の許容範囲を持つ比較的高い動作電圧と
所定の許容範囲を持つ比較的低い動作電圧との２つに限
ってそれぞれ独自に設定し、これらの２つの動作電圧に
より選択的に半導体集積回路装置を動作させるようにす
る。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、半導体集積回路装置の内部
回路を、外部から供給される所定の許容範囲を持つ比較
的高い動作電圧と所定の許容範囲を持つ比較的低い動作
電圧との双方により動作可能にする。また、半導体集積
回路装置に構成される内部回路の動作条件を、外部から
供給される所定の許容範囲を持つ比較的高い動作電圧と
所定の許容範囲を持つ比較的低い動作電圧との２つに限
ってそれぞれ独自に設定し、これらの２つの動作電圧に
より選択的に半導体集積回路装置を動作させるようにす
る。
【０００５】
【作用】上記した手段によれば、２種類の動作電圧に応
じて内部回路が動作可能であればよいから簡単な構成に
より内部回路が実現でき、従来システムと低電圧システ
ムのいずれでも使用可能な半導体集積回路装置を得るこ
とができる。また、従来システムのような比較的高い動
作電圧と低電圧システム用の低電圧の２つに限定し、し
かもそれぞれに対応して仕様が決められるという動作方
法を採ることにより、簡単な構成により半導体集積回路
装置の用途の拡大が図られる。
じて内部回路が動作可能であればよいから簡単な構成に
より内部回路が実現でき、従来システムと低電圧システ
ムのいずれでも使用可能な半導体集積回路装置を得るこ
とができる。また、従来システムのような比較的高い動
作電圧と低電圧システム用の低電圧の２つに限定し、し
かもそれぞれに対応して仕様が決められるという動作方
法を採ることにより、簡単な構成により半導体集積回路
装置の用途の拡大が図られる。
【０００６】
【実施例】図１には、この発明が適用されたＥＰＲＯＭ
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知のＣＭＯＳ半導体集積回路の製造技術
によって、単結晶シリコンのような１個の半導体基板上
において形成される。同図において、ＰチャンネルＭＯ
ＳＦＥＴは、そのチャンネル（バックゲート）部に矢印
が付加されることによってＮチャンネルＭＯＳＦＥＴと
区別される。このことは他の図面においても同様であ
る。
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知のＣＭＯＳ半導体集積回路の製造技術
によって、単結晶シリコンのような１個の半導体基板上
において形成される。同図において、ＰチャンネルＭＯ
ＳＦＥＴは、そのチャンネル（バックゲート）部に矢印
が付加されることによってＮチャンネルＭＯＳＦＥＴと
区別される。このことは他の図面においても同様であ
る。
【０００７】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、後述するような
内部定電圧Ｖcvに結合される。ただし、外部から供給さ
れる電源電圧Ｖccに対応した信号レベルを受ける入力回
路であって、その電圧Ｖccにより動作させられる回路で
はＶccに結合され、高電圧回路であれば、それに対応す
るＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェル領
域は、外部から与えられる高電圧Ｖpp、内部発生高電圧
等に接続される。あるいは、集積回路は、単結晶Ｎ型シ
リコンからなる半導体基板上に形成してもよい。この場
合、ＮチャンネルＭＯＳＦＥＴと不揮発性記憶素子はＰ
型ウェル領域に形成され、ＰチャンネルＭＯＳＦＥＴは
Ｎ型基板上に形成される。
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、後述するような
内部定電圧Ｖcvに結合される。ただし、外部から供給さ
れる電源電圧Ｖccに対応した信号レベルを受ける入力回
路であって、その電圧Ｖccにより動作させられる回路で
はＶccに結合され、高電圧回路であれば、それに対応す
るＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェル領
域は、外部から与えられる高電圧Ｖpp、内部発生高電圧
等に接続される。あるいは、集積回路は、単結晶Ｎ型シ
リコンからなる半導体基板上に形成してもよい。この場
合、ＮチャンネルＭＯＳＦＥＴと不揮発性記憶素子はＰ
型ウェル領域に形成され、ＰチャンネルＭＯＳＦＥＴは
Ｎ型基板上に形成される。
【０００８】この実施例のＥＰＲＯＭは、外部端子から
供給されるＸアドレス信号Ａ０〜Ａｉと、Ｙアドレス信
号Ａｊ〜Ａｋとは、それぞれＸアドレスバッファＸＡＤ
ＢとＹアドレスバッファＹＡＤＢに入力される。このア
ドレスバッファＸＡＤＢとＹＡＤＢを通したアドレス信
号は、ＸアドレスデコーダＸＤＣＲとＹアドレスデコー
ダＹＤＣＲに供給される。特に制限されないが、上記ア
ドレスバッファＸＡＤＢとＹＡＤＢは、制御信号ｃｅに
より制御されて、ＥＰＲＯＭが選択されたときに動作状
態にされる。
供給されるＸアドレス信号Ａ０〜Ａｉと、Ｙアドレス信
号Ａｊ〜Ａｋとは、それぞれＸアドレスバッファＸＡＤ
ＢとＹアドレスバッファＹＡＤＢに入力される。このア
ドレスバッファＸＡＤＢとＹＡＤＢを通したアドレス信
号は、ＸアドレスデコーダＸＤＣＲとＹアドレスデコー
ダＹＤＣＲに供給される。特に制限されないが、上記ア
ドレスバッファＸＡＤＢとＹＡＤＢは、制御信号ｃｅに
より制御されて、ＥＰＲＯＭが選択されたときに動作状
態にされる。
【０００９】ＸアドレスデコーダＸＤＣＲは、その動作
電圧が内部定電圧Ｖcvと書き込み用の高電圧とされる。
書き込み動作のときには上記高電圧Ｖppにより動作させ
られ、ベリファイ及び読み出し動作のときには内部定電
圧Ｖcvにより動作させられる。ＸアドレスデコーダＸＤ
ＣＲは、対応するアドレスバッファＸＡＤＢから供給さ
れる内部アドレス信号に従ったメモリアレイＭＡＲＹの
ワード線Ｗ０，Ｗｍ及びＷｎ等の選択信号を形成する。
ＹアドレスデコーダＹＤＣＲは、上記同様にその動作電
圧が内部定電圧Ｖcvと書き込み用の高電圧とされ、書き
込み動作のときには上記高電圧Ｖppにより動作させら
れ、ベリファイ及び読み出し動作のときには内部定電圧
Ｖcvにより動作させられる。ＹアドレスデコーダＹＤＣ
Ｒは、対応するアドレスバッファＹＡＤＢからの内部ア
ドレス信号に従ったメモリアレイＭＡＲＹのデータ線の
選択信号Ｙ０，Ｙ１・・・Ｙｎを形成する。
電圧が内部定電圧Ｖcvと書き込み用の高電圧とされる。
書き込み動作のときには上記高電圧Ｖppにより動作させ
られ、ベリファイ及び読み出し動作のときには内部定電
圧Ｖcvにより動作させられる。ＸアドレスデコーダＸＤ
ＣＲは、対応するアドレスバッファＸＡＤＢから供給さ
れる内部アドレス信号に従ったメモリアレイＭＡＲＹの
ワード線Ｗ０，Ｗｍ及びＷｎ等の選択信号を形成する。
ＹアドレスデコーダＹＤＣＲは、上記同様にその動作電
圧が内部定電圧Ｖcvと書き込み用の高電圧とされ、書き
込み動作のときには上記高電圧Ｖppにより動作させら
れ、ベリファイ及び読み出し動作のときには内部定電圧
Ｖcvにより動作させられる。ＹアドレスデコーダＹＤＣ
Ｒは、対応するアドレスバッファＹＡＤＢからの内部ア
ドレス信号に従ったメモリアレイＭＡＲＹのデータ線の
選択信号Ｙ０，Ｙ１・・・Ｙｎを形成する。
【００１０】メモリアレイＭＡＲＹは、代表として例示
的に１つが示されている。このメモリアレイＭＡＲＹ
は、例示的に示されているコントロールゲートとフロー
ティングゲートを有するスタックドゲート構造の記憶素
子（不揮発性メモリ素子・・ＭＯＳＦＥＴＱ１〜Ｑ３）
と、ワード線Ｗ０・・Ｗｍ・・Ｗｎ、及びデータ線Ｄ
０，Ｄ１・・Ｄｎとにより構成されている。上記メモリ
アレイＭＡＲＹにおいて、同じ行に配置された記憶素子
Ｑ１〜Ｑ３のコントロールゲートは、それぞれ対応する
ワード線Ｗ０に接続され、同じ列に配置された記憶素子
のドレインは、それぞれ対応するデータ線Ｄ０，Ｄ１〜
Ｄｎに接続されている。
的に１つが示されている。このメモリアレイＭＡＲＹ
は、例示的に示されているコントロールゲートとフロー
ティングゲートを有するスタックドゲート構造の記憶素
子（不揮発性メモリ素子・・ＭＯＳＦＥＴＱ１〜Ｑ３）
と、ワード線Ｗ０・・Ｗｍ・・Ｗｎ、及びデータ線Ｄ
０，Ｄ１・・Ｄｎとにより構成されている。上記メモリ
アレイＭＡＲＹにおいて、同じ行に配置された記憶素子
Ｑ１〜Ｑ３のコントロールゲートは、それぞれ対応する
ワード線Ｗ０に接続され、同じ列に配置された記憶素子
のドレインは、それぞれ対応するデータ線Ｄ０，Ｄ１〜
Ｄｎに接続されている。
【００１１】書き込みが行われるワード線は、その電圧
が上記高電圧Ｖppにされる。フローティングゲートに電
子を注入すべき記憶素子が結合されたデータ線は、上記
同様な高電圧Ｖppにされる。これにより、記憶素子にチ
ャンネル飽和電流が流れ、データ線に結合されたドレイ
ン近傍のピンチオフ領域では高電界により加速された電
子がイオン化を起こし、高エネルギーを持つ電子、いわ
ゆるホットエレクトロンが発生する。一方、フローティ
ングゲートは、ワード線が結合されたコントロールゲー
トの電圧とドレイン電圧、及び基板とフローティングゲ
ート間の容量とフローティングゲートとコントロールゲ
ートとの容量とに決まる電圧となり、ホットエレクトロ
ンを誘引して、フローティングゲートの電位を負にす
る。これにより、上記のような書き込みが行われたメモ
リセルは、コントロールゲートが結合されたワード線の
電位を動作電圧Ｖcvのようなハイレベルの選択状態にし
ても非導通状態になるようなしきい値電圧に変化させら
れる。上記電子の注入を行わないメモリセルのドレイ
ン、言い換えるならば、データ線の電位は、ドレイン近
傍のピンチオフ領域でホットエレクトロンが発生しない
ような低いレベルにされる。このように書き込みが行わ
れないメモリセルは、コントロールゲートが結合された
ワード線の電位を動作電圧Ｖcvのようなハイレベルの選
択状態にしたときに導通状態になるような低しきい値電
圧に維持される。
が上記高電圧Ｖppにされる。フローティングゲートに電
子を注入すべき記憶素子が結合されたデータ線は、上記
同様な高電圧Ｖppにされる。これにより、記憶素子にチ
ャンネル飽和電流が流れ、データ線に結合されたドレイ
ン近傍のピンチオフ領域では高電界により加速された電
子がイオン化を起こし、高エネルギーを持つ電子、いわ
ゆるホットエレクトロンが発生する。一方、フローティ
ングゲートは、ワード線が結合されたコントロールゲー
トの電圧とドレイン電圧、及び基板とフローティングゲ
ート間の容量とフローティングゲートとコントロールゲ
ートとの容量とに決まる電圧となり、ホットエレクトロ
ンを誘引して、フローティングゲートの電位を負にす
る。これにより、上記のような書き込みが行われたメモ
リセルは、コントロールゲートが結合されたワード線の
電位を動作電圧Ｖcvのようなハイレベルの選択状態にし
ても非導通状態になるようなしきい値電圧に変化させら
れる。上記電子の注入を行わないメモリセルのドレイ
ン、言い換えるならば、データ線の電位は、ドレイン近
傍のピンチオフ領域でホットエレクトロンが発生しない
ような低いレベルにされる。このように書き込みが行わ
れないメモリセルは、コントロールゲートが結合された
ワード線の電位を動作電圧Ｖcvのようなハイレベルの選
択状態にしたときに導通状態になるような低しきい値電
圧に維持される。
【００１２】特に制限されないが、８ビット（あるいは
１６ビット等）のような複数ビットの単位での書き込み
／読み出しを行うため、上記メモリアレイは、合計で８
組（あるいは１６組等）のように複数組設けられるよう
構成される。同図には、８ビット単位のメモリアクセス
を行うＥＰＲＯＭの例が示されている。上記１つのメモ
リアレイＭＡＲＹを構成する各データ線Ｄ０〜Ｄｎは、
上記ＹアドレスデコーダＹＤＣＲによって形成されたカ
ラム選択信号Ｙ０，Ｙ１〜Ｙｎを受けるカラムスイッチ
ＭＯＳＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに
接続される。共通データ線ＣＤには、外部端子Ｉ／Ｏ
（Ｄ０〜Ｄ７）から入力される書込み信号を受ける書込
み用のデータ入力バッファＤＩＢの出力端子がスイッチ
ＭＯＳＦＥＴＱ１８を介して接続される。同様に他の残
り７個のメモリアレイに対しても、上記同様なカラム選
択回路スイッチＭＯＳＦＥＴが設けられ、それに対応し
たアドレスデコーダにより選択信号が形成される。
１６ビット等）のような複数ビットの単位での書き込み
／読み出しを行うため、上記メモリアレイは、合計で８
組（あるいは１６組等）のように複数組設けられるよう
構成される。同図には、８ビット単位のメモリアクセス
を行うＥＰＲＯＭの例が示されている。上記１つのメモ
リアレイＭＡＲＹを構成する各データ線Ｄ０〜Ｄｎは、
上記ＹアドレスデコーダＹＤＣＲによって形成されたカ
ラム選択信号Ｙ０，Ｙ１〜Ｙｎを受けるカラムスイッチ
ＭＯＳＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに
接続される。共通データ線ＣＤには、外部端子Ｉ／Ｏ
（Ｄ０〜Ｄ７）から入力される書込み信号を受ける書込
み用のデータ入力バッファＤＩＢの出力端子がスイッチ
ＭＯＳＦＥＴＱ１８を介して接続される。同様に他の残
り７個のメモリアレイに対しても、上記同様なカラム選
択回路スイッチＭＯＳＦＥＴが設けられ、それに対応し
たアドレスデコーダにより選択信号が形成される。
【００１３】上記メモリアレイに対応して設けられる共
通データ線ＣＤには、読み出し制御信号Ｙｒによりスイ
ッチ制御されるスイッチＭＯＳＦＥＴＱ１６を介してセ
ンスアンプＳＡの入力段回路を構成し、次に説明する初
段増幅回路の入力端子に結合される。便宜上、上記初段
増幅回路を構成するＭＯＳＦＥＴＱ１１〜Ｑ１５とＣＭ
ＯＳインバータ回路Ｎ１とで構成される回路をセンスア
ンプＳＡと呼ぶ事とする。センスアンプＳＡには、動作
電圧として内部定電圧Ｖcvが供給される。
通データ線ＣＤには、読み出し制御信号Ｙｒによりスイ
ッチ制御されるスイッチＭＯＳＦＥＴＱ１６を介してセ
ンスアンプＳＡの入力段回路を構成し、次に説明する初
段増幅回路の入力端子に結合される。便宜上、上記初段
増幅回路を構成するＭＯＳＦＥＴＱ１１〜Ｑ１５とＣＭ
ＯＳインバータ回路Ｎ１とで構成される回路をセンスア
ンプＳＡと呼ぶ事とする。センスアンプＳＡには、動作
電圧として内部定電圧Ｖcvが供給される。
【００１４】上記例示的に示されている共通データ線Ｃ
Ｄは、読み出し制御信号Ｙｒによりオン状態にされるＭ
ＯＳＦＥＴＱ１６を通して、そのソースが接続されたＮ
チャンネル型の増幅ＭＯＳＦＥＴＱ１１のソースに接続
される。この増幅ＭＯＳＦＥＴＱ１１のドレインと上記
電源電圧Ｖc との間には、そのゲートに回路の接地電位
の印加されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１２
が設けられる。上記負荷ＭＯＳＦＥＴＱ１２は、読み出
し動作のために共通データ線ＣＤにプリチャージ電流を
流すような動作を行う。
Ｄは、読み出し制御信号Ｙｒによりオン状態にされるＭ
ＯＳＦＥＴＱ１６を通して、そのソースが接続されたＮ
チャンネル型の増幅ＭＯＳＦＥＴＱ１１のソースに接続
される。この増幅ＭＯＳＦＥＴＱ１１のドレインと上記
電源電圧Ｖc との間には、そのゲートに回路の接地電位
の印加されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１２
が設けられる。上記負荷ＭＯＳＦＥＴＱ１２は、読み出
し動作のために共通データ線ＣＤにプリチャージ電流を
流すような動作を行う。
【００１５】上記増幅ＭＯＳＦＥＴＱ１１の感度を高く
するため、スイッチＭＯＳＦＥＴＱ１６を介した共通デ
ータ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１３とＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４と
からなる反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ
１３のゲートに供給される。この反転増幅回路の出力電
圧は、上記増幅ＭＯＳＦＥＴＱ１１のゲートに供給され
る。さらに、センスアンプの非動作期間での無駄な電流
消費を防止するため、上記増幅ＭＯＳＦＥＴＱ１１のゲ
ートと回路の接地電位点との間には、ＮチャンネルＭＯ
ＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５
と上記ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、
共通にセンスアンプの動作タイミング信号ｓｃが供給さ
れる。
するため、スイッチＭＯＳＦＥＴＱ１６を介した共通デ
ータ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１３とＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４と
からなる反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ
１３のゲートに供給される。この反転増幅回路の出力電
圧は、上記増幅ＭＯＳＦＥＴＱ１１のゲートに供給され
る。さらに、センスアンプの非動作期間での無駄な電流
消費を防止するため、上記増幅ＭＯＳＦＥＴＱ１１のゲ
ートと回路の接地電位点との間には、ＮチャンネルＭＯ
ＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５
と上記ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、
共通にセンスアンプの動作タイミング信号ｓｃが供給さ
れる。
【００１６】メモリセルの読み出し時において、センス
アンプ動作タイミング信号ｓｃはロウレベルにされ、Ｍ
ＯＳＦＥＴＱ１４はオン状態に、ＭＯＳＦＥＴＱ１５は
オフ状態にされる。メモリセルは、書込みデータに従っ
て、言い換えるならば、記憶情報に従って上述のように
ワード線の選択レベルに対して高いしきい値電圧か又は
低いしきい値電圧を持つようにされるものである。各ア
ドレスデコーダＸＤＣＲによって選択されたメモリセル
においてワード線の選択レベルにされているにもかかわ
らずオフ状態にされている場合、共通データ線ＣＤは、
ＭＯＳＦＥＴＱ１２とＱ１１からの電流供給によって比
較的ハイレベルにされる。一方、選択されたメモリセル
がワード線選択レベルによってオン状態にされている場
合、共通データ線ＣＤは比較的ロウレベルにされる。
アンプ動作タイミング信号ｓｃはロウレベルにされ、Ｍ
ＯＳＦＥＴＱ１４はオン状態に、ＭＯＳＦＥＴＱ１５は
オフ状態にされる。メモリセルは、書込みデータに従っ
て、言い換えるならば、記憶情報に従って上述のように
ワード線の選択レベルに対して高いしきい値電圧か又は
低いしきい値電圧を持つようにされるものである。各ア
ドレスデコーダＸＤＣＲによって選択されたメモリセル
においてワード線の選択レベルにされているにもかかわ
らずオフ状態にされている場合、共通データ線ＣＤは、
ＭＯＳＦＥＴＱ１２とＱ１１からの電流供給によって比
較的ハイレベルにされる。一方、選択されたメモリセル
がワード線選択レベルによってオン状態にされている場
合、共通データ線ＣＤは比較的ロウレベルにされる。
【００１７】この場合、共通データ線ＣＤのハイレベル
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴ
Ｑ１１のゲートに供給されることによって比較的低い電
位に制限される。一方、共通データ線ＣＤのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１
１のゲートに供給されることによって比較的高い電位に
制限される。
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴ
Ｑ１１のゲートに供給されることによって比較的低い電
位に制限される。一方、共通データ線ＣＤのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１
１のゲートに供給されることによって比較的高い電位に
制限される。
【００１８】このような共通データ線ＣＤのハイレベル
とロウレベルとを制限すると、この共通データ線ＣＤ等
に信号変化速度を制限する浮遊容量等の容量が存在する
にかかわらずに、読み出しの高速化を図ることができ
る。すなわち、複数のメモリセルからのデータを次々に
読み出すような場合において共通データ線ＣＤの一方の
レベルが他方のレベルへ変化させられるまでの時間を短
くすることができる。このような高速読み出し動作のた
めに、上記負荷ＭＯＳＦＥＴＱ１２のコンダクタンスは
比較的大きく設定される。
とロウレベルとを制限すると、この共通データ線ＣＤ等
に信号変化速度を制限する浮遊容量等の容量が存在する
にかかわらずに、読み出しの高速化を図ることができ
る。すなわち、複数のメモリセルからのデータを次々に
読み出すような場合において共通データ線ＣＤの一方の
レベルが他方のレベルへ変化させられるまでの時間を短
くすることができる。このような高速読み出し動作のた
めに、上記負荷ＭＯＳＦＥＴＱ１２のコンダクタンスは
比較的大きく設定される。
【００１９】増幅用のＭＯＳＦＥＴＱ１１は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をＣＭ
ＯＳインバータ回路Ｎ１に伝える。ＣＭＯＳインバータ
回路Ｎ１は、そのロジックスレッショルド電圧を参照電
圧として、ハイレベル／ロウレベルのセンスを行う。こ
のＣＭＯＳインバータ回路Ｎ１の出力信号は、対応した
データ出力バッファＤＯＢによって、特に制限されない
が、増幅されて上記外部端子Ｉ／Ｏから送出される。ま
た、上記外部端子Ｉ／Ｏから供給される書き込み信号
は、入力バッファＤＩＢを介して、上記共通データ線Ｃ
Ｄに伝えられる。×８ビットや×１６ビット構成のため
に設けられる他のメモリアレイに対応した共通データ線
と外部端子との間においても、上記同様な入力段回路及
びセンスアンプ並びにデータ出力バッファからなる読み
出し回路と、データ入力バッファからなる書き込み回路
とがそれぞれ設けられる。
地型ソース入力の増幅動作を行い、その出力信号をＣＭ
ＯＳインバータ回路Ｎ１に伝える。ＣＭＯＳインバータ
回路Ｎ１は、そのロジックスレッショルド電圧を参照電
圧として、ハイレベル／ロウレベルのセンスを行う。こ
のＣＭＯＳインバータ回路Ｎ１の出力信号は、対応した
データ出力バッファＤＯＢによって、特に制限されない
が、増幅されて上記外部端子Ｉ／Ｏから送出される。ま
た、上記外部端子Ｉ／Ｏから供給される書き込み信号
は、入力バッファＤＩＢを介して、上記共通データ線Ｃ
Ｄに伝えられる。×８ビットや×１６ビット構成のため
に設けられる他のメモリアレイに対応した共通データ線
と外部端子との間においても、上記同様な入力段回路及
びセンスアンプ並びにデータ出力バッファからなる読み
出し回路と、データ入力バッファからなる書き込み回路
とがそれぞれ設けられる。
【００２０】制御回路ＣＯＮＴは、特に制限されない
が、外部端子ＣＥＢ、ＯＥＢ及びＶＰＰに供給されるチ
ップイネーブル信号、アウトプットイネーブル信号、高
電圧及び電圧変換回路ＣＯＮＶで形成された内部定電圧
Ｖcvとを受けて、その動作モードに応じて制御信号ｃ
ｅ，ｓｃとアドレスデコーダＸＤＣＲ，ＹＤＣＲ及び入
力バッファＤＩＢに供給する動作電圧Ｖcv／Ｖppの切り
替えを行う回路を含んでいる。
が、外部端子ＣＥＢ、ＯＥＢ及びＶＰＰに供給されるチ
ップイネーブル信号、アウトプットイネーブル信号、高
電圧及び電圧変換回路ＣＯＮＶで形成された内部定電圧
Ｖcvとを受けて、その動作モードに応じて制御信号ｃ
ｅ，ｓｃとアドレスデコーダＸＤＣＲ，ＹＤＣＲ及び入
力バッファＤＩＢに供給する動作電圧Ｖcv／Ｖppの切り
替えを行う回路を含んでいる。
【００２１】例えば、書き込み用高電圧ＶＰＰが供給さ
れた状態において、チップイネーブル信号ＣＥＢがロウ
レベルで、アウトプットイネーブル信号ＯＥＢがハイレ
ベルなら書き込みモードとされ、上記内部信号ｃｅはハ
イレベルにされる。そして、アドレスデコーダ回路ＸＤ
ＣＲ，ＹＤＣＲ及びデータ入力回路ＤＩＢには、その動
作電圧として上記高電圧ＶＰＰに対応した内部高電圧Ｖ
ppが供給される。上記のように書き込みが行われるワー
ド線は、その電圧が上記高電圧Ｖppになる。そして、フ
ローティングゲートに電子を注入すべき記憶素子が結合
されたデータ線は、上記同様な高電圧Ｖppにされる。こ
れにより、記憶素子にチャンネル飽和電流が流れ、デー
タ線に結合されたドレイン近傍のピンチオフ領域では高
電界により加速された電子がイオン化を起こし、高エネ
ルギーを持つ電子、いわゆるホットエレクトロンが発生
する。一方、フローティングゲートは、ワード線が結合
されたコントロールゲートの電圧とドレイン電圧、及び
基板とフローティングゲート間の容量とフローティング
ゲートとコントロールゲートとの容量とに決まる電圧と
なり、ホットエレクトロンを誘引して、フローティング
ゲートの電位を負にする。これにより、コントロールゲ
ートが結合されたワード線の電位を選択状態にしても非
導通状態になるようにする。これに対して、電子の注入
を行わない記憶素子のドレインは、ドレイン近傍のピン
チオフ領域でホットエレクトロンが発生しないような低
いレベルにされる。
れた状態において、チップイネーブル信号ＣＥＢがロウ
レベルで、アウトプットイネーブル信号ＯＥＢがハイレ
ベルなら書き込みモードとされ、上記内部信号ｃｅはハ
イレベルにされる。そして、アドレスデコーダ回路ＸＤ
ＣＲ，ＹＤＣＲ及びデータ入力回路ＤＩＢには、その動
作電圧として上記高電圧ＶＰＰに対応した内部高電圧Ｖ
ppが供給される。上記のように書き込みが行われるワー
ド線は、その電圧が上記高電圧Ｖppになる。そして、フ
ローティングゲートに電子を注入すべき記憶素子が結合
されたデータ線は、上記同様な高電圧Ｖppにされる。こ
れにより、記憶素子にチャンネル飽和電流が流れ、デー
タ線に結合されたドレイン近傍のピンチオフ領域では高
電界により加速された電子がイオン化を起こし、高エネ
ルギーを持つ電子、いわゆるホットエレクトロンが発生
する。一方、フローティングゲートは、ワード線が結合
されたコントロールゲートの電圧とドレイン電圧、及び
基板とフローティングゲート間の容量とフローティング
ゲートとコントロールゲートとの容量とに決まる電圧と
なり、ホットエレクトロンを誘引して、フローティング
ゲートの電位を負にする。これにより、コントロールゲ
ートが結合されたワード線の電位を選択状態にしても非
導通状態になるようにする。これに対して、電子の注入
を行わない記憶素子のドレインは、ドレイン近傍のピン
チオフ領域でホットエレクトロンが発生しないような低
いレベルにされる。
【００２２】書き込み用高電圧ＶＰＰが供給された状態
において、チップイネーブル信号ＣＥＢがロウレベル
で、アウトプットイネーブル信号ＯＥＢがロウレベルな
ら、ベリファイモードとされ、上記内部信号ｓｃとｃｅ
はハイレベルにされる。このベリファイモードでは、上
記各回路ＸＤＣＲ，ＹＤＣＲ及びＤＩＢの各動作電圧は
高電圧Ｖppから内部電圧Ｖcvに切り換えられる。これに
より、メモリセルの選択が行われて記憶情報の読み出し
が行われる。
において、チップイネーブル信号ＣＥＢがロウレベル
で、アウトプットイネーブル信号ＯＥＢがロウレベルな
ら、ベリファイモードとされ、上記内部信号ｓｃとｃｅ
はハイレベルにされる。このベリファイモードでは、上
記各回路ＸＤＣＲ，ＹＤＣＲ及びＤＩＢの各動作電圧は
高電圧Ｖppから内部電圧Ｖcvに切り換えられる。これに
より、メモリセルの選択が行われて記憶情報の読み出し
が行われる。
【００２３】書き込み用高電圧ＶＰＰが書き込みに必要
な高電圧でないこと、言い換えるならば、フローティン
グ状態であったり、接地電位であったり、あるいは外部
から供給される電圧Ｖccレベルである状態において、チ
ップイネーブル信号ＣＥＢがロウレベルで、アウトプッ
トイネーブル信号ＯＥＢがロウレベルなら、前記説明し
たような読み出しモードとされ、上記内部信号ｓｃとｃ
ｅはハイレベルにされる。各回路ＸＤＣＲ，ＹＤＣＲ及
びＤＩＢの各動作電圧は内部電圧Ｖcvに切り換えられ
る。これにより、メモリセルの選択が行われて記憶情報
の読み出しが行われる。
な高電圧でないこと、言い換えるならば、フローティン
グ状態であったり、接地電位であったり、あるいは外部
から供給される電圧Ｖccレベルである状態において、チ
ップイネーブル信号ＣＥＢがロウレベルで、アウトプッ
トイネーブル信号ＯＥＢがロウレベルなら、前記説明し
たような読み出しモードとされ、上記内部信号ｓｃとｃ
ｅはハイレベルにされる。各回路ＸＤＣＲ，ＹＤＣＲ及
びＤＩＢの各動作電圧は内部電圧Ｖcvに切り換えられ
る。これにより、メモリセルの選択が行われて記憶情報
の読み出しが行われる。
【００２４】この実施例では、外部から供給される電源
電圧Ｖccが約５Ｖ±０．５Ｖのような一定の許容範囲を
持つ比較的高い電圧のとき、電圧変換回路ＣＯＮＶによ
り約３Ｖのような内部定電圧Ｖcvに電圧変換してそれを
内部回路の動作電圧とする。この電圧変換回路ＣＯＮＶ
は、特に制限されないが、電圧切り替え機能を持ち、上
記外部から供給される電源電圧Ｖccが３Ｖ±０．３Ｖの
ような一定の許容範囲を持つ比較的低い電圧のとき、外
部電圧Ｖccをそのまま内部電圧Ｖcvに切り替える。この
ような構成を採ることにより、上記デコーダＸＤＣＲや
ＹＤＣＲ及びセンスアンプＳＡ等の内部回路において
は、外部から供給される電圧が上記のような比較的高い
電圧と比較的低い電圧にもかかわらずにほぼ同じ電圧に
より動作させられる。この結果、内部回路の動作条件を
同じにすることができ、外部からの２種類の電源電圧に
もかかわらず、消費電力及び動作速度をほぼ同じくする
ことができる。また、センスアンプＳＡにあっては、同
じ参照電圧によるセンスが可能になるものである。
電圧Ｖccが約５Ｖ±０．５Ｖのような一定の許容範囲を
持つ比較的高い電圧のとき、電圧変換回路ＣＯＮＶによ
り約３Ｖのような内部定電圧Ｖcvに電圧変換してそれを
内部回路の動作電圧とする。この電圧変換回路ＣＯＮＶ
は、特に制限されないが、電圧切り替え機能を持ち、上
記外部から供給される電源電圧Ｖccが３Ｖ±０．３Ｖの
ような一定の許容範囲を持つ比較的低い電圧のとき、外
部電圧Ｖccをそのまま内部電圧Ｖcvに切り替える。この
ような構成を採ることにより、上記デコーダＸＤＣＲや
ＹＤＣＲ及びセンスアンプＳＡ等の内部回路において
は、外部から供給される電圧が上記のような比較的高い
電圧と比較的低い電圧にもかかわらずにほぼ同じ電圧に
より動作させられる。この結果、内部回路の動作条件を
同じにすることができ、外部からの２種類の電源電圧に
もかかわらず、消費電力及び動作速度をほぼ同じくする
ことができる。また、センスアンプＳＡにあっては、同
じ参照電圧によるセンスが可能になるものである。
【００２５】このような構成を採ることにより、この実
施例のＥＰＲＯＭでは、汎用ライタ（プログラマ）を用
いての書き込みが可能になるとともに、５Ｖ系と３Ｖ系
のいずれの動作電圧を持つシステムにおいても同様に使
用することができる。この結果、用途の拡大が可能とな
り、ＥＰＲＯＭメーカー側においては量産性の向上を図
ることができ、ＥＰＲＯＭのユーザーにあっては、５Ｖ
系と３Ｖ系のシステムに同様に使用できるから、システ
ム設計が容易になるとともに組み立て部品管理の煩わし
さを無くすことができる。
施例のＥＰＲＯＭでは、汎用ライタ（プログラマ）を用
いての書き込みが可能になるとともに、５Ｖ系と３Ｖ系
のいずれの動作電圧を持つシステムにおいても同様に使
用することができる。この結果、用途の拡大が可能とな
り、ＥＰＲＯＭメーカー側においては量産性の向上を図
ることができ、ＥＰＲＯＭのユーザーにあっては、５Ｖ
系と３Ｖ系のシステムに同様に使用できるから、システ
ム設計が容易になるとともに組み立て部品管理の煩わし
さを無くすことができる。
【００２６】図２には、電圧変換回路ＣＯＮＶの一実施
例のブロック図が示されている。基準電圧発生回路は、
基準電圧Ｖref を形成する。この基準電圧Ｖref は、特
に制限されないが、前記約３Ｖのような動作電圧Ｖcvに
対応した定電圧Ｖc とされる。ボルテージフォロワは、
上記基準電圧Ｖref を受けてそれを電力増幅して内部電
圧Ｖc を形成する。この内部定電圧Ｖc は、特に制限さ
れないが、電源電圧スイッチに入力される。この電源電
圧スイッチには、外部から供給される電源電圧Ｖccも入
力される。電源電圧判定回路は、上記外部端子から供給
される電源電圧Ｖccのレベルの判定信号Ｖchを形成す
る。この判定信号Ｖchは、上記電源電圧スイッチの切り
替え制御信号として用いられる。電源電圧スイッチは、
外部から供給される電源電圧Ｖccが約５Ｖのような比較
的高い電圧のときには、上記内部定電圧Ｖc を内部動作
電圧Ｖcvとして出力し、上記電源電圧Ｖccが約３Ｖのよ
うな比較的低い電圧のときには、上記内部定電圧Ｖc に
代えて外部から供給される電源電圧Ｖccをそのまま動作
電圧Ｖcvとして出力させる。このように、外部から供給
される電源電圧Ｖccが約３Ｖのような比較的低い電圧の
ときには、基準電圧発生回路及びボルテージフォロワの
動作電圧が不足して、上記のような内部定電圧Ｖc を安
定して形成することができないから、外部端子から供給
される電源電圧Ｖccをそのまま内部動作電圧Ｖcvとして
用いるようにするものである。
例のブロック図が示されている。基準電圧発生回路は、
基準電圧Ｖref を形成する。この基準電圧Ｖref は、特
に制限されないが、前記約３Ｖのような動作電圧Ｖcvに
対応した定電圧Ｖc とされる。ボルテージフォロワは、
上記基準電圧Ｖref を受けてそれを電力増幅して内部電
圧Ｖc を形成する。この内部定電圧Ｖc は、特に制限さ
れないが、電源電圧スイッチに入力される。この電源電
圧スイッチには、外部から供給される電源電圧Ｖccも入
力される。電源電圧判定回路は、上記外部端子から供給
される電源電圧Ｖccのレベルの判定信号Ｖchを形成す
る。この判定信号Ｖchは、上記電源電圧スイッチの切り
替え制御信号として用いられる。電源電圧スイッチは、
外部から供給される電源電圧Ｖccが約５Ｖのような比較
的高い電圧のときには、上記内部定電圧Ｖc を内部動作
電圧Ｖcvとして出力し、上記電源電圧Ｖccが約３Ｖのよ
うな比較的低い電圧のときには、上記内部定電圧Ｖc に
代えて外部から供給される電源電圧Ｖccをそのまま動作
電圧Ｖcvとして出力させる。このように、外部から供給
される電源電圧Ｖccが約３Ｖのような比較的低い電圧の
ときには、基準電圧発生回路及びボルテージフォロワの
動作電圧が不足して、上記のような内部定電圧Ｖc を安
定して形成することができないから、外部端子から供給
される電源電圧Ｖccをそのまま内部動作電圧Ｖcvとして
用いるようにするものである。
【００２７】この実施例において、外部から供給される
電源電圧Ｖccを約５Ｖと約３Ｖにし、内部回路の動作電
圧Ｖcvを約２Ｖのような低電圧に設定して動作させるよ
うにしてもよい。この場合には、上記電源電圧スイッチ
は不用になる。すなわち、この場合には、基準電圧発生
回路及びボルテージフォロワは、外部から供給される電
源電圧Ｖccが３Ｖのような低い電圧のときでも、それを
動作電圧として２Ｖのような定電圧を安定して形成する
ことができるからである。上記電源電圧スイッチを省略
したことに対応して、電源電圧判定回路も同様に省略で
きる。
電源電圧Ｖccを約５Ｖと約３Ｖにし、内部回路の動作電
圧Ｖcvを約２Ｖのような低電圧に設定して動作させるよ
うにしてもよい。この場合には、上記電源電圧スイッチ
は不用になる。すなわち、この場合には、基準電圧発生
回路及びボルテージフォロワは、外部から供給される電
源電圧Ｖccが３Ｖのような低い電圧のときでも、それを
動作電圧として２Ｖのような定電圧を安定して形成する
ことができるからである。上記電源電圧スイッチを省略
したことに対応して、電源電圧判定回路も同様に省略で
きる。
【００２８】図３には、基準電圧発生回路の一実施例の
具体的回路図が示されている。同図の回路素子に付され
た回路記号は、回路記号の複雑化をなくすために前記図
１のものと一部重複しているが、それぞれは別個の回路
機能を持つものであると理解されたい。このことは、以
下の他の回路図においても同様である。抵抗Ｒ１は、電
源電圧Ｖccに対して大きな抵抗値を持つようにされるこ
とによって、例えば１０ｎＡ（ナノアンペア）程度の定
電流Ｉを形成する。この定電流Ｉは、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ２とダイオード形態にされたＰチャンネル
型ＭＯＳＦＥＴＱ３を通して供給される。Ｐチャンネル
型ＭＯＳＦＥＴＱ３には、ゲートとソースが共通化され
ることによって電流ミラー形態にされたＰチャンネル型
ＭＯＳＦＥＴＱ４とＱ５が設けられる。ＭＯＳＦＥＴＱ
４のドレインにはＮチャンネル型ＭＯＳＦＥＴＱ１が直
列に接続される。このＭＯＳＦＥＴＱ１のゲートには、
上記抵抗Ｒ１により形成された定電圧が供給され、ＭＯ
ＳＦＥＴＱ１のドレインはＭＯＳＦＥＴＱ２のゲートに
接続される。これにより、ＭＯＳＦＥＴＱ１とＱ２によ
り帰還ループが構成され、抵抗Ｒ１により形成される定
電流Ｉの安定化を図っている。
具体的回路図が示されている。同図の回路素子に付され
た回路記号は、回路記号の複雑化をなくすために前記図
１のものと一部重複しているが、それぞれは別個の回路
機能を持つものであると理解されたい。このことは、以
下の他の回路図においても同様である。抵抗Ｒ１は、電
源電圧Ｖccに対して大きな抵抗値を持つようにされるこ
とによって、例えば１０ｎＡ（ナノアンペア）程度の定
電流Ｉを形成する。この定電流Ｉは、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ２とダイオード形態にされたＰチャンネル
型ＭＯＳＦＥＴＱ３を通して供給される。Ｐチャンネル
型ＭＯＳＦＥＴＱ３には、ゲートとソースが共通化され
ることによって電流ミラー形態にされたＰチャンネル型
ＭＯＳＦＥＴＱ４とＱ５が設けられる。ＭＯＳＦＥＴＱ
４のドレインにはＮチャンネル型ＭＯＳＦＥＴＱ１が直
列に接続される。このＭＯＳＦＥＴＱ１のゲートには、
上記抵抗Ｒ１により形成された定電圧が供給され、ＭＯ
ＳＦＥＴＱ１のドレインはＭＯＳＦＥＴＱ２のゲートに
接続される。これにより、ＭＯＳＦＥＴＱ１とＱ２によ
り帰還ループが構成され、抵抗Ｒ１により形成される定
電流Ｉの安定化を図っている。
【００２９】上記ＭＯＳＦＥＴＱ５により形成される定
電流Ｉは、ダイオード形態のＮチャンネル型ＭＯＳＦＥ
ＴＱ６に供給される。このＭＯＳＦＥＴＱ６は、エンハ
ンスメント型とされる。このＭＯＳＦＥＴＱ６のゲー
ト，ソース間のしきい値電圧は、デプレッション型のＮ
チャンネルＭＯＳＦＥＴＱ７のゲートに供給される。こ
のＭＯＳＦＥＴＱ７のソース側には、上記抵抗Ｒ１によ
り形成された定電圧を受けるＮチャンネル型ＭＯＳＦＥ
ＴＱ８が設けられる。これにより、ＭＯＳＦＥＴＱ８に
は、ＭＯＳＦＥＴＱ１と同様に定電流Ｉを流すようにさ
れる。この結果、ＭＯＳＦＥＴＱ６とＱ７には同じ定電
流Ｉが流れ、ＭＯＳＦＥＴＱ７のソースからは、ＭＯＳ
ＦＥＴＱ６とＱ７のしきい値電圧の差電圧ΔＶが形成さ
れる。デプレッション型ＭＯＳＦＥＴＱ７のしきい値電
圧は負の値を採るから、上記差分の電圧ΔＶは、ＭＯＳ
ＦＥＴＱ６のしきい値電圧にＭＯＳＦＥＴＱ７のしきい
値電圧の絶対値を加算した電圧に相当する。
電流Ｉは、ダイオード形態のＮチャンネル型ＭＯＳＦＥ
ＴＱ６に供給される。このＭＯＳＦＥＴＱ６は、エンハ
ンスメント型とされる。このＭＯＳＦＥＴＱ６のゲー
ト，ソース間のしきい値電圧は、デプレッション型のＮ
チャンネルＭＯＳＦＥＴＱ７のゲートに供給される。こ
のＭＯＳＦＥＴＱ７のソース側には、上記抵抗Ｒ１によ
り形成された定電圧を受けるＮチャンネル型ＭＯＳＦＥ
ＴＱ８が設けられる。これにより、ＭＯＳＦＥＴＱ８に
は、ＭＯＳＦＥＴＱ１と同様に定電流Ｉを流すようにさ
れる。この結果、ＭＯＳＦＥＴＱ６とＱ７には同じ定電
流Ｉが流れ、ＭＯＳＦＥＴＱ７のソースからは、ＭＯＳ
ＦＥＴＱ６とＱ７のしきい値電圧の差電圧ΔＶが形成さ
れる。デプレッション型ＭＯＳＦＥＴＱ７のしきい値電
圧は負の値を採るから、上記差分の電圧ΔＶは、ＭＯＳ
ＦＥＴＱ６のしきい値電圧にＭＯＳＦＥＴＱ７のしきい
値電圧の絶対値を加算した電圧に相当する。
【００３０】Ｎチャンネル型の差動ＭＯＳＦＥＴＱ９と
Ｑ１０と、ドレイン側に設けられた電流ミラー形態のＰ
チャンネル型ＭＯＳＦＥＴＱ１１とＱ１２からなるアク
ティブ負荷回路と、差動ＭＯＳＦＥＴＱ９とＱ１０の共
通ソースに設けられ、定電圧ＶＢを受ける定電流ＭＯＳ
ＦＥＴＱ１４とにより差動増幅回路が構成される。この
差動増幅回路の非反転入力であるＭＯＳＦＥＴＱ９のゲ
ートには、上記定電圧ΔＶが供給される。差動増幅回路
の出力であるＭＯＳＦＥＴＱ１０のドレインと、反転入
力であるＭＯＳＦＥＴＱ１０のゲートには、利得設定の
ための抵抗回路が接続される。この抵抗回路は、抵抗Ｒ
２とＲ３により構成される。上記抵抗Ｒ３は、直並列抵
抗ｒ１〜ｒ４の合成抵抗を意味し、抵抗ｒ１と直列に接
続される並列抵抗ｒ２〜ｒ４にはヒューズ手段Ｆ１〜Ｆ
３が設けられ、その選択的な切断によって抵抗Ｒ３の合
成抵抗値のトリミングが行われる。このようなヒューズ
による抵抗値のトリミングに従った抵抗Ｒ２と合成抵抗
Ｒ３との抵抗比により、差動増幅回路の利得調整が行わ
れる。これにより、上記定電圧ΔＶに対するプロセスバ
ラツキの補償が行われ、差動増幅回路を通して出力され
る基準電圧Ｖref が３Ｖのような所望の定電圧Ｖc に設
定される。
Ｑ１０と、ドレイン側に設けられた電流ミラー形態のＰ
チャンネル型ＭＯＳＦＥＴＱ１１とＱ１２からなるアク
ティブ負荷回路と、差動ＭＯＳＦＥＴＱ９とＱ１０の共
通ソースに設けられ、定電圧ＶＢを受ける定電流ＭＯＳ
ＦＥＴＱ１４とにより差動増幅回路が構成される。この
差動増幅回路の非反転入力であるＭＯＳＦＥＴＱ９のゲ
ートには、上記定電圧ΔＶが供給される。差動増幅回路
の出力であるＭＯＳＦＥＴＱ１０のドレインと、反転入
力であるＭＯＳＦＥＴＱ１０のゲートには、利得設定の
ための抵抗回路が接続される。この抵抗回路は、抵抗Ｒ
２とＲ３により構成される。上記抵抗Ｒ３は、直並列抵
抗ｒ１〜ｒ４の合成抵抗を意味し、抵抗ｒ１と直列に接
続される並列抵抗ｒ２〜ｒ４にはヒューズ手段Ｆ１〜Ｆ
３が設けられ、その選択的な切断によって抵抗Ｒ３の合
成抵抗値のトリミングが行われる。このようなヒューズ
による抵抗値のトリミングに従った抵抗Ｒ２と合成抵抗
Ｒ３との抵抗比により、差動増幅回路の利得調整が行わ
れる。これにより、上記定電圧ΔＶに対するプロセスバ
ラツキの補償が行われ、差動増幅回路を通して出力され
る基準電圧Ｖref が３Ｖのような所望の定電圧Ｖc に設
定される。
【００３１】図４には、ボルテージフォロワの一実施例
の具体的回路図が示されている。Ｎチャンネル型の差動
ＭＯＳＦＥＴＱ１とＱ２と、ドレイン側に設けられた電
流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４
からなるアクティブ負荷回路と、差動ＭＯＳＦＥＴＱ１
とＱ２の共通ソースに設けられ、定電圧ＶＢを受ける定
電流ＭＯＳＦＥＴＱ５とにより差動増幅回路が構成され
る。この差動増幅回路の非反転入力であるＭＯＳＦＥＴ
Ｑ１のゲートには、上記基準電圧Ｖref が供給される。
差動増幅回路の出力であるＭＯＳＦＥＴＱ２のドレイン
と、反転入力であるＭＯＳＦＥＴＱ２のゲートは共通接
続されることよって、差動増幅回路の出力信号が反転入
力側に１００％帰還される。これにより、出力電圧Ｖc
は、入力される基準電圧Ｖref と等しい定電圧になる。
の具体的回路図が示されている。Ｎチャンネル型の差動
ＭＯＳＦＥＴＱ１とＱ２と、ドレイン側に設けられた電
流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４
からなるアクティブ負荷回路と、差動ＭＯＳＦＥＴＱ１
とＱ２の共通ソースに設けられ、定電圧ＶＢを受ける定
電流ＭＯＳＦＥＴＱ５とにより差動増幅回路が構成され
る。この差動増幅回路の非反転入力であるＭＯＳＦＥＴ
Ｑ１のゲートには、上記基準電圧Ｖref が供給される。
差動増幅回路の出力であるＭＯＳＦＥＴＱ２のドレイン
と、反転入力であるＭＯＳＦＥＴＱ２のゲートは共通接
続されることよって、差動増幅回路の出力信号が反転入
力側に１００％帰還される。これにより、出力電圧Ｖc
は、入力される基準電圧Ｖref と等しい定電圧になる。
【００３２】図５には、電源電圧スイッチの一実施例の
具体的回路図が示されている。上記ボルテージフォロワ
により形成された内部定電圧Ｖc は、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１のソース側に入力される。このＭＯＳＦ
ＥＴＱ１がＮ型ウェル領域に形成される場合、そのウェ
ル電位、言い換えるならば、チャンネル電位は外部から
供給される電源電圧Ｖccとされる。外部から供給される
電源電圧Ｖccは、Ｐチャンネル型ＭＯＳＦＥＴＱ２のソ
ース側に入力される。このＭＯＳＦＥＴＱ２において
も、Ｎ型ウェル領域に形成される場合、そのウェル電位
外部から供給される電源電圧Ｖccとされる。判定信号Ｖ
chは、一方においてインバータ回路Ｎ１を介してＭＯＳ
ＦＥＴＱ１のゲートに供給される。この判定信号Ｖch
は、他方においてＭＯＳＦＥＴＱ２のゲートに供給され
る。
具体的回路図が示されている。上記ボルテージフォロワ
により形成された内部定電圧Ｖc は、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１のソース側に入力される。このＭＯＳＦ
ＥＴＱ１がＮ型ウェル領域に形成される場合、そのウェ
ル電位、言い換えるならば、チャンネル電位は外部から
供給される電源電圧Ｖccとされる。外部から供給される
電源電圧Ｖccは、Ｐチャンネル型ＭＯＳＦＥＴＱ２のソ
ース側に入力される。このＭＯＳＦＥＴＱ２において
も、Ｎ型ウェル領域に形成される場合、そのウェル電位
外部から供給される電源電圧Ｖccとされる。判定信号Ｖ
chは、一方においてインバータ回路Ｎ１を介してＭＯＳ
ＦＥＴＱ１のゲートに供給される。この判定信号Ｖch
は、他方においてＭＯＳＦＥＴＱ２のゲートに供給され
る。
【００３３】電源電圧Ｖccが約５Ｖのような高い電圧の
とき、判定信号Ｖchは後述するような電源電圧Ｖccに対
応したハイレベルにされる。このようなハイレベルの判
定信号Ｖchを受けるインバータ回路Ｎ１の出力信号がロ
ウレベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ１をオ
ン状態にする。このＰチャンネル型ＭＯＳＦＥＴＱ１の
オン状態に応じて、上記内部定電圧Ｖc が内部電圧Ｖcv
として出力される。このとき、ＭＯＳＦＥＴＱ２は、上
記判定信号Ｖchのハイレベルによりオフ状態にされてい
る。これに対して、電源電圧Ｖccが約３Ｖのような低い
電圧のとき、判定信号Ｖchは接地電位のようなロウレベ
ルにされる。このようなロウレベルの判定信号Ｖchを受
けるインバータ回路Ｎ１の出力信号がハイレベルとな
り、Ｐチャンネル型ＭＯＳＦＥＴＱ１はオフ状態にさ
れ、上記判定信号Ｖchのロウレベルに応じてＰチャンネ
ル型ＭＯＳＦＥＴＱ２がオン状態にされる。このＰチャ
ンネル型ＭＯＳＦＥＴＱ２のオン状態に応じて、電源電
圧Ｖccが内部電圧Ｖcvとして出力される。
とき、判定信号Ｖchは後述するような電源電圧Ｖccに対
応したハイレベルにされる。このようなハイレベルの判
定信号Ｖchを受けるインバータ回路Ｎ１の出力信号がロ
ウレベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ１をオ
ン状態にする。このＰチャンネル型ＭＯＳＦＥＴＱ１の
オン状態に応じて、上記内部定電圧Ｖc が内部電圧Ｖcv
として出力される。このとき、ＭＯＳＦＥＴＱ２は、上
記判定信号Ｖchのハイレベルによりオフ状態にされてい
る。これに対して、電源電圧Ｖccが約３Ｖのような低い
電圧のとき、判定信号Ｖchは接地電位のようなロウレベ
ルにされる。このようなロウレベルの判定信号Ｖchを受
けるインバータ回路Ｎ１の出力信号がハイレベルとな
り、Ｐチャンネル型ＭＯＳＦＥＴＱ１はオフ状態にさ
れ、上記判定信号Ｖchのロウレベルに応じてＰチャンネ
ル型ＭＯＳＦＥＴＱ２がオン状態にされる。このＰチャ
ンネル型ＭＯＳＦＥＴＱ２のオン状態に応じて、電源電
圧Ｖccが内部電圧Ｖcvとして出力される。
【００３４】図６には、上記ボルテージフォロワの一実
施例の回路図が示されている。この実施例では、ボルテ
ージフォロワに電源電圧スイッチ機能を付加するもので
ある。すなわち、前記図４に示したようなボルテージフ
ォロワにおいて、上記電流ミラー形態のＰチャンネル型
ＭＯＳＦＥＴＱ４を電源切り替えスイッチとしても用い
るようにするものである。このため、ＭＯＳＦＥＴＱ４
のゲートと回路の接地電位との間には、スイッチＭＯＳ
ＦＥＴＱ８が設けられる。また、定電流ＭＯＳＦＥＴＱ
５のゲートと回路の接地電位との間には、スイッチＭＯ
ＳＦＥＴＱ７が設けられる。これらスイッチＭＯＳＦＥ
ＴＱ７，Ｑ８のゲートには、判定信号Ｖchを受けるイン
バータ回路Ｎ１の出力信号が供給される。そして、定電
流ＭＯＳＦＥＴＱ５のゲートには、スイッチＭＯＳＦＥ
ＴＱ６を通して定電圧ＶＢが供給される。このスイッチ
ＭＯＳＦＥＴＱ６のゲートには、上記判定信号Ｖchが供
給される。ボルテージフォロワの他の構成は、図４と同
様であるので、その説明を省略する。ただし、上記のよ
うに電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ３
とＱ４のうち、出力側のＭＯＳＦＥＴＱ４を電源電圧ス
イッチとして用いるようにするため、そのコンダクタン
スは比較的大きく形成され、これに応じてＭＯＳＦＥＴ
Ｑ３のコンダクタンスも同様に大きく形成される。
施例の回路図が示されている。この実施例では、ボルテ
ージフォロワに電源電圧スイッチ機能を付加するもので
ある。すなわち、前記図４に示したようなボルテージフ
ォロワにおいて、上記電流ミラー形態のＰチャンネル型
ＭＯＳＦＥＴＱ４を電源切り替えスイッチとしても用い
るようにするものである。このため、ＭＯＳＦＥＴＱ４
のゲートと回路の接地電位との間には、スイッチＭＯＳ
ＦＥＴＱ８が設けられる。また、定電流ＭＯＳＦＥＴＱ
５のゲートと回路の接地電位との間には、スイッチＭＯ
ＳＦＥＴＱ７が設けられる。これらスイッチＭＯＳＦＥ
ＴＱ７，Ｑ８のゲートには、判定信号Ｖchを受けるイン
バータ回路Ｎ１の出力信号が供給される。そして、定電
流ＭＯＳＦＥＴＱ５のゲートには、スイッチＭＯＳＦＥ
ＴＱ６を通して定電圧ＶＢが供給される。このスイッチ
ＭＯＳＦＥＴＱ６のゲートには、上記判定信号Ｖchが供
給される。ボルテージフォロワの他の構成は、図４と同
様であるので、その説明を省略する。ただし、上記のよ
うに電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ３
とＱ４のうち、出力側のＭＯＳＦＥＴＱ４を電源電圧ス
イッチとして用いるようにするため、そのコンダクタン
スは比較的大きく形成され、これに応じてＭＯＳＦＥＴ
Ｑ３のコンダクタンスも同様に大きく形成される。
【００３５】電源電圧Ｖccが約５Ｖのような高い電圧の
とき、判定信号Ｖchは上記同様に電源電圧Ｖccに対応し
たハイレベルにされる。このハイレベルの判定信号Ｖch
を受けるインバータ回路Ｎ１の出力信号がロウレベルと
なり、Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ７とＱ
８はオフ状態にされ、上記ハイレベルの判定信号Ｖchを
受けるＮチャンネル型のスイッチＭＯＳＦＥＴＱ６がオ
ン状態にされる。それ故、定電流ＭＯＳＦＥＴＱ５に定
電流動作を行い、電流ミラー形態のＰチャンネル型ＭＯ
ＳＦＥＴＱ３とＱ４はアクティブ負荷回路として動作す
る。これにより、差動増幅回路が動作状態となり、基準
電圧Ｖref に対応した動作電圧Ｖcvを形成して出力す
る。これに対して、電源電圧Ｖccが約３Ｖのような低い
電圧のとき、判定信号Ｖchは接地電位のようなロウレベ
ルにされる。このようなロウレベルの判定信号Ｖchを受
けるインバータ回路Ｎ１の出力信号がハイレベルとな
り、Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ７とＱ８
はオン状態にされ、上記ロウレベルの判定信号Ｖchを受
けるＮチャンネル型のスイッチＭＯＳＦＥＴＱ６はオフ
状態にされる。それ故、定電流ＭＯＳＦＥＴＱ５がオフ
状態になり、差動増幅回路の動作電流が遮断されること
に応じて増幅動作が停止される。そして、上記ＭＯＳＦ
ＥＴＱ８のオン状態に応じて、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ４がオン状態になって、電源電圧Ｖccを内部電圧
Ｖcvとして出力させる。このとき、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ３もオン状態になるが、定電流ＭＯＳＦＥＴ
Ｑ５がオフ状態であるから、回路の接地電位側に直流電
流を流さなくできる。この構成では、ボルテージフォロ
ワが電源スイッチ機能を持つため、回路の簡素化が可能
となることの他、低電圧動作時にはボルテージフォロワ
が電流消費を行わないから低消費電力化も可能になる。
とき、判定信号Ｖchは上記同様に電源電圧Ｖccに対応し
たハイレベルにされる。このハイレベルの判定信号Ｖch
を受けるインバータ回路Ｎ１の出力信号がロウレベルと
なり、Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ７とＱ
８はオフ状態にされ、上記ハイレベルの判定信号Ｖchを
受けるＮチャンネル型のスイッチＭＯＳＦＥＴＱ６がオ
ン状態にされる。それ故、定電流ＭＯＳＦＥＴＱ５に定
電流動作を行い、電流ミラー形態のＰチャンネル型ＭＯ
ＳＦＥＴＱ３とＱ４はアクティブ負荷回路として動作す
る。これにより、差動増幅回路が動作状態となり、基準
電圧Ｖref に対応した動作電圧Ｖcvを形成して出力す
る。これに対して、電源電圧Ｖccが約３Ｖのような低い
電圧のとき、判定信号Ｖchは接地電位のようなロウレベ
ルにされる。このようなロウレベルの判定信号Ｖchを受
けるインバータ回路Ｎ１の出力信号がハイレベルとな
り、Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ７とＱ８
はオン状態にされ、上記ロウレベルの判定信号Ｖchを受
けるＮチャンネル型のスイッチＭＯＳＦＥＴＱ６はオフ
状態にされる。それ故、定電流ＭＯＳＦＥＴＱ５がオフ
状態になり、差動増幅回路の動作電流が遮断されること
に応じて増幅動作が停止される。そして、上記ＭＯＳＦ
ＥＴＱ８のオン状態に応じて、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ４がオン状態になって、電源電圧Ｖccを内部電圧
Ｖcvとして出力させる。このとき、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ３もオン状態になるが、定電流ＭＯＳＦＥＴ
Ｑ５がオフ状態であるから、回路の接地電位側に直流電
流を流さなくできる。この構成では、ボルテージフォロ
ワが電源スイッチ機能を持つため、回路の簡素化が可能
となることの他、低電圧動作時にはボルテージフォロワ
が電流消費を行わないから低消費電力化も可能になる。
【００３６】図７には、電源電圧判定回路の一実施例の
具体的回路図が示されている。抵抗Ｒ１とツェナーダイ
オードＺＤは、ツェナーダイオードＺＤのツェナー電圧
に対応した基準定電圧Ｖ１を形成する。抵抗Ｒ２と前記
図３における抵抗トリミング回路と同様な直並列抵抗ｒ
による抵抗回路とは、電源電圧Ｖccの分圧回路を構成す
る。すなわち、抵抗Ｒ２と直並列抵抗回路との接続点か
ら分圧電圧Ｖ２が形成される。上記抵抗回路のうち並列
形態の各抵抗ｒにはヒューズ手段Ｆ１〜Ｆ３がそれぞれ
設けられ、このヒューズ手段の選択的な切断により、プ
ロセスバラツキの補償や検出電圧の設定が行われる。
具体的回路図が示されている。抵抗Ｒ１とツェナーダイ
オードＺＤは、ツェナーダイオードＺＤのツェナー電圧
に対応した基準定電圧Ｖ１を形成する。抵抗Ｒ２と前記
図３における抵抗トリミング回路と同様な直並列抵抗ｒ
による抵抗回路とは、電源電圧Ｖccの分圧回路を構成す
る。すなわち、抵抗Ｒ２と直並列抵抗回路との接続点か
ら分圧電圧Ｖ２が形成される。上記抵抗回路のうち並列
形態の各抵抗ｒにはヒューズ手段Ｆ１〜Ｆ３がそれぞれ
設けられ、このヒューズ手段の選択的な切断により、プ
ロセスバラツキの補償や検出電圧の設定が行われる。
【００３７】上記定電圧Ｖ１と分圧電圧Ｖ２は、差動Ｍ
ＯＳＦＥＴＱ１とＱ２のゲートに供給される。差動ＭＯ
ＳＦＥＴＱ１とＱ２のドレイン側には、電流ミラー形態
のＰチャンネル型の負荷ＭＯＳＦＥＴＱ３とＱ４が設け
られ、ソース側には定電圧ＶＢを受ける定電流ＭＯＳＦ
ＥＴＱ５が設けられる。特に制限されないが、上記構成
の差動回路には、Ｐチャンネル型の出力ＭＯＳＦＥＴＱ
６とＮチャンネル型の定電流ＭＯＳＦＥＴＱ７からなる
反転出力回路が設けられる。上記Ｐチャンネルの出力Ｍ
ＯＳＦＥＴＱ６のゲートは、上記差動ＭＯＳＦＥＴＱ２
のドレイン出力信号が供給され、定電流ＭＯＳＦＥＴＱ
７のゲートには定電圧ＶＢが供給される。なお、出力Ｍ
ＯＳＦＥＴＱ６のゲートとドレインとの間には、位相補
償等のためのキャパシタＣが設けられ、ＭＯＳＦＥＴＱ
６のドレインから判定信号Ｖchが出力される。
ＯＳＦＥＴＱ１とＱ２のゲートに供給される。差動ＭＯ
ＳＦＥＴＱ１とＱ２のドレイン側には、電流ミラー形態
のＰチャンネル型の負荷ＭＯＳＦＥＴＱ３とＱ４が設け
られ、ソース側には定電圧ＶＢを受ける定電流ＭＯＳＦ
ＥＴＱ５が設けられる。特に制限されないが、上記構成
の差動回路には、Ｐチャンネル型の出力ＭＯＳＦＥＴＱ
６とＮチャンネル型の定電流ＭＯＳＦＥＴＱ７からなる
反転出力回路が設けられる。上記Ｐチャンネルの出力Ｍ
ＯＳＦＥＴＱ６のゲートは、上記差動ＭＯＳＦＥＴＱ２
のドレイン出力信号が供給され、定電流ＭＯＳＦＥＴＱ
７のゲートには定電圧ＶＢが供給される。なお、出力Ｍ
ＯＳＦＥＴＱ６のゲートとドレインとの間には、位相補
償等のためのキャパシタＣが設けられ、ＭＯＳＦＥＴＱ
６のドレインから判定信号Ｖchが出力される。
【００３８】図８には、上記電源電圧判定回路の動作を
説明するための電圧特性図が示されている。電源電圧Ｖ
ccがツェナー電圧以下の低い領域ではツェナーダイオー
ドＺＤがオフ状態であるから、定電圧Ｖ１は電源電圧Ｖ
ccの上昇に対応して上昇する。そして、電源電圧Ｖccが
ツェナー電圧以上に高い領域では、上記定電圧回路が動
作してツェナー電圧に対応した定電圧Ｖ１が形成され
る。一方、電源電圧Ｖccの分圧電圧Ｖ２は、電源電圧Ｖ
ccと抵抗回路の抵抗比に対応して高くされる。上記定電
圧Ｖ１に対して分圧電圧Ｖ２が低くなるような電源電圧
Ｖccのもとでは、差動回路の出力信号が電源電圧に対応
したハイレベルになるので、反転増幅された判定信号Ｖ
chは回路の接地電位のようなロウレベルにされる。上記
定電圧Ｖ１に対して分圧電圧Ｖ２が高くなるような電源
電圧Ｖccのもとでは、差動回路の出力信号がロウレベル
になるので、反転増幅された判定信号Ｖchは電源電圧Ｖ
ccのようなハイレベルにされる。この実施例では、電源
電圧Ｖccが約４Ｖ以上に高くされたとき、判定信号Ｖch
がロウレベルからハイレベルに変化するよう分圧抵抗回
路の抵抗比が設定されている。これにより、例えば上記
のような５Ｖのような比較的高い電源電圧と、３Ｖのよ
うな比較的低い電源電圧の判定動作を行うことができる
ものである。
説明するための電圧特性図が示されている。電源電圧Ｖ
ccがツェナー電圧以下の低い領域ではツェナーダイオー
ドＺＤがオフ状態であるから、定電圧Ｖ１は電源電圧Ｖ
ccの上昇に対応して上昇する。そして、電源電圧Ｖccが
ツェナー電圧以上に高い領域では、上記定電圧回路が動
作してツェナー電圧に対応した定電圧Ｖ１が形成され
る。一方、電源電圧Ｖccの分圧電圧Ｖ２は、電源電圧Ｖ
ccと抵抗回路の抵抗比に対応して高くされる。上記定電
圧Ｖ１に対して分圧電圧Ｖ２が低くなるような電源電圧
Ｖccのもとでは、差動回路の出力信号が電源電圧に対応
したハイレベルになるので、反転増幅された判定信号Ｖ
chは回路の接地電位のようなロウレベルにされる。上記
定電圧Ｖ１に対して分圧電圧Ｖ２が高くなるような電源
電圧Ｖccのもとでは、差動回路の出力信号がロウレベル
になるので、反転増幅された判定信号Ｖchは電源電圧Ｖ
ccのようなハイレベルにされる。この実施例では、電源
電圧Ｖccが約４Ｖ以上に高くされたとき、判定信号Ｖch
がロウレベルからハイレベルに変化するよう分圧抵抗回
路の抵抗比が設定されている。これにより、例えば上記
のような５Ｖのような比較的高い電源電圧と、３Ｖのよ
うな比較的低い電源電圧の判定動作を行うことができる
ものである。
【００３９】図９には、この発明に係る不揮発性記憶装
置の他の一実施例のブロック図が示されている。この実
施例のＥＰＲＯＭにおいても、基本的には前記図１と同
様であり、それと異なる部分について以下詳細に説明す
る。この実施例のＥＰＲＯＭにおいては、内部回路の動
作電圧は外部から供給される電源電圧Ｖccがそのまま内
部回路の動作電圧として用いられる。このため、電源電
圧Ｖccが約５Ｖのような比較的高い電圧であるときと、
約３Ｖのような比較的低い電圧であるときとで動作電圧
が大きく異なることに応じて、外部からのアドレス信号
Ａ０〜Ａｉ及びＡｊ〜Ａｋを受けるＸアドレスバッファ
ＸＡＤＢとＹアドレスバッファＹＡＤＢには、電源電圧
Ｖccの判定信号Ｖchが供給されて、後述するような２通
りの入力回路が切り替えられて使用される。
置の他の一実施例のブロック図が示されている。この実
施例のＥＰＲＯＭにおいても、基本的には前記図１と同
様であり、それと異なる部分について以下詳細に説明す
る。この実施例のＥＰＲＯＭにおいては、内部回路の動
作電圧は外部から供給される電源電圧Ｖccがそのまま内
部回路の動作電圧として用いられる。このため、電源電
圧Ｖccが約５Ｖのような比較的高い電圧であるときと、
約３Ｖのような比較的低い電圧であるときとで動作電圧
が大きく異なることに応じて、外部からのアドレス信号
Ａ０〜Ａｉ及びＡｊ〜Ａｋを受けるＸアドレスバッファ
ＸＡＤＢとＹアドレスバッファＹＡＤＢには、電源電圧
Ｖccの判定信号Ｖchが供給されて、後述するような２通
りの入力回路が切り替えられて使用される。
【００４０】センスアンプＳＡを構成する初段増幅回路
の出力信号レベルは、上記のような２通りの電源電圧に
応じて大きく異なるものとなる。このため、それぞれの
電源電圧に対応した信号レベルのセンス動作を行うため
に、２つのロジックスレッショルド電圧を持つインバー
タ回路Ｎ１とＮ２と、出力選択回路が設けられる。イン
バータ回路Ｎ１のロジックスレッショルド電圧は、電源
電圧Ｖccが約３Ｖのような比較的低い電圧のときの増幅
信号に対応して設定される。インバータ回路Ｎ２のロジ
ックスレッショルド電圧は、電源電圧Ｖccが約５Ｖのよ
うな比較的高い電圧のときの増幅信号に対応して設定さ
れる。
の出力信号レベルは、上記のような２通りの電源電圧に
応じて大きく異なるものとなる。このため、それぞれの
電源電圧に対応した信号レベルのセンス動作を行うため
に、２つのロジックスレッショルド電圧を持つインバー
タ回路Ｎ１とＮ２と、出力選択回路が設けられる。イン
バータ回路Ｎ１のロジックスレッショルド電圧は、電源
電圧Ｖccが約３Ｖのような比較的低い電圧のときの増幅
信号に対応して設定される。インバータ回路Ｎ２のロジ
ックスレッショルド電圧は、電源電圧Ｖccが約５Ｖのよ
うな比較的高い電圧のときの増幅信号に対応して設定さ
れる。
【００４１】インバータ回路Ｎ１の出力信号は、ナンド
ゲート回路Ｇ１を通してＣＭＯＳインバータ回路を構成
するＰチャンネル型ＭＯＳＦＥＴＱ２０とＮチャンネル
型ＭＯＳＦＥＴＱ２１のゲートに供給される。このＣＭ
ＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴＱ２
１のソースは、スイッチＭＯＳＦＥＴＱ２２を介して接
地電位に接続される。インバータ回路Ｎ２の出力信号
は、ナンドゲート回路Ｇ２を通してＣＭＯＳインバータ
回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ２３とＮ
チャンネル型ＭＯＳＦＥＴＱ２４のゲートに供給され
る。このＣＭＯＳインバータ回路のＮチャンネル型ＭＯ
ＳＦＥＴＱ２４のソースは、スイッチＭＯＳＦＥＴＱ２
５を介して接地電位に接続される。上記インバータ回路
Ｎ２に対応した上記ナンドゲート回路Ｇ２の他方の入力
とスイッチＭＯＳＦＥＴＱ２５のゲートには判定信号Ｖ
chが供給される。上記インバータ回路Ｎ１に対応した上
記ナンドゲート回路Ｇ１の他方の入力とスイッチＭＯＳ
ＦＥＴＱ２２のゲートには、判定信号Ｖchがインバータ
回路Ｎ３によって反転されて供給される。
ゲート回路Ｇ１を通してＣＭＯＳインバータ回路を構成
するＰチャンネル型ＭＯＳＦＥＴＱ２０とＮチャンネル
型ＭＯＳＦＥＴＱ２１のゲートに供給される。このＣＭ
ＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴＱ２
１のソースは、スイッチＭＯＳＦＥＴＱ２２を介して接
地電位に接続される。インバータ回路Ｎ２の出力信号
は、ナンドゲート回路Ｇ２を通してＣＭＯＳインバータ
回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ２３とＮ
チャンネル型ＭＯＳＦＥＴＱ２４のゲートに供給され
る。このＣＭＯＳインバータ回路のＮチャンネル型ＭＯ
ＳＦＥＴＱ２４のソースは、スイッチＭＯＳＦＥＴＱ２
５を介して接地電位に接続される。上記インバータ回路
Ｎ２に対応した上記ナンドゲート回路Ｇ２の他方の入力
とスイッチＭＯＳＦＥＴＱ２５のゲートには判定信号Ｖ
chが供給される。上記インバータ回路Ｎ１に対応した上
記ナンドゲート回路Ｇ１の他方の入力とスイッチＭＯＳ
ＦＥＴＱ２２のゲートには、判定信号Ｖchがインバータ
回路Ｎ３によって反転されて供給される。
【００４２】データ出力バッファＤＯＢにあっては、動
作電圧の切り替えに対応して電流駆動能力を等しくする
ようにするため、上記判定回路Ｖchにより出力回路の切
り替えが行われる。また、アドレスバッファと同様に５
Ｖ系の高電圧のときと、３Ｖ系の低電圧のときとの入力
レベルの相違に応じてデータ入力バッファＤＩＢＮにお
いても、それぞれの入力レベルに対応した２つの入力回
路が設けられ、判定信号Ｖchによる入力インターフェイ
スの切り替えが行われる。また、電圧変換回路ＣＯＮＶ
は削除され、前記のような電源電圧判定回路ＤＥＴＣに
より判定信号Ｖchが形成される。
作電圧の切り替えに対応して電流駆動能力を等しくする
ようにするため、上記判定回路Ｖchにより出力回路の切
り替えが行われる。また、アドレスバッファと同様に５
Ｖ系の高電圧のときと、３Ｖ系の低電圧のときとの入力
レベルの相違に応じてデータ入力バッファＤＩＢＮにお
いても、それぞれの入力レベルに対応した２つの入力回
路が設けられ、判定信号Ｖchによる入力インターフェイ
スの切り替えが行われる。また、電圧変換回路ＣＯＮＶ
は削除され、前記のような電源電圧判定回路ＤＥＴＣに
より判定信号Ｖchが形成される。
【００４３】図１０には、上記アドレスバッファＸＡＤ
Ｂ，ＹＡＤＢやデータ入力バッファＤＩＢ等のように外
部からの入力信号を受ける入力バッファの一実施例の具
体的回路図が示されている。この実施例では、入力端子
ＩＮに対して２つの入力バッファＩＢ１とＩＢ２が設け
られる。入力バッファＩＢ１は、直列形態のＰチャンネ
ル型ＭＯＳＦＥＴＱ１とＱ２と並列形態のＮチャンネル
型ＭＯＳＦＥＴＱ３，Ｑ４とによりノアゲート構成とさ
れ、電源電圧Ｖccが約５Ｖのような比較的高い電圧のと
きの入力信号のレベルに対応したロジックスレッショル
ド電圧を持つようＭＯＳＦＥＴＱ１〜Ｑ４の素子定数が
選ばれる。これに対して、入力バッファＩＢ２は、直列
形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６と並列形
態のＮチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８とにより上
記同様にノアゲート構成とされ、電源電圧Ｖccが約３Ｖ
のような比較的低い電圧のときの入力信号のレベルに対
応したロジックスレッショルド電圧を持つようＭＯＳＦ
ＥＴＱ５〜Ｑ８の素子定数が選ばれる。
Ｂ，ＹＡＤＢやデータ入力バッファＤＩＢ等のように外
部からの入力信号を受ける入力バッファの一実施例の具
体的回路図が示されている。この実施例では、入力端子
ＩＮに対して２つの入力バッファＩＢ１とＩＢ２が設け
られる。入力バッファＩＢ１は、直列形態のＰチャンネ
ル型ＭＯＳＦＥＴＱ１とＱ２と並列形態のＮチャンネル
型ＭＯＳＦＥＴＱ３，Ｑ４とによりノアゲート構成とさ
れ、電源電圧Ｖccが約５Ｖのような比較的高い電圧のと
きの入力信号のレベルに対応したロジックスレッショル
ド電圧を持つようＭＯＳＦＥＴＱ１〜Ｑ４の素子定数が
選ばれる。これに対して、入力バッファＩＢ２は、直列
形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６と並列形
態のＮチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８とにより上
記同様にノアゲート構成とされ、電源電圧Ｖccが約３Ｖ
のような比較的低い電圧のときの入力信号のレベルに対
応したロジックスレッショルド電圧を持つようＭＯＳＦ
ＥＴＱ５〜Ｑ８の素子定数が選ばれる。
【００４４】判定信号Ｖchは、インバータ回路Ｎ１を介
してナンドゲート回路Ｇ１に供給さされる。上記判定信
号Ｖchは、ナンドゲート回路Ｇ２に供給される。これら
のナンドゲート回路Ｇ１とＧ２の他方に入力には、内部
チップイネーブル信号ｃｅが供給される。これにより、
信号ｃｅがハイレベルにされるメモリアクセス状態にお
いて、電源電圧Ｖccが約５Ｖのような高い電圧であるこ
とにより判定信号Ｖchがハイレベルにされなら、ナンド
ゲート回路Ｇ２の出力信号がロウレベルとなり、入力バ
ッファＩＢ１が活性化される。すなわち、ナンドゲート
回路Ｇ２の出力信号のロウレベルに応じて、入力バッフ
ァＩＢ１のＰチャンネル型ＭＯＳＦＥＴＱ１がオン状態
に、Ｎチャンネル型ＭＯＳＦＥＴＱ４がオフ状態にさ
れ、入力端子ＩＮにゲートが結合されたＰチャンネル型
ＭＯＳＦＥＴＱ２とＮチャンネル型ＭＯＳＦＥＴＱ３の
オン／オフ状態に対応して出力信号が形成される。この
ようにして、入力端子ＩＮから供給される入力信号は、
入力バッファＩＢ１を通して取り込まれることになる。
このとき、ナンドゲート回路Ｇ１の出力信号がハイレベ
ルにされることに応じて、入力バッファＩＢ２のＰチャ
ンネル型ＭＯＳＦＥＴＱ５がオフ状態に、Ｎチャンネル
型ＭＯＳＦＥＴＱ８がオン状態にされる。これにより、
入力バッファＩＢ２は、端子ＩＮからの入力信号に無関
係にロウレベルの固定信号を出力する。
してナンドゲート回路Ｇ１に供給さされる。上記判定信
号Ｖchは、ナンドゲート回路Ｇ２に供給される。これら
のナンドゲート回路Ｇ１とＧ２の他方に入力には、内部
チップイネーブル信号ｃｅが供給される。これにより、
信号ｃｅがハイレベルにされるメモリアクセス状態にお
いて、電源電圧Ｖccが約５Ｖのような高い電圧であるこ
とにより判定信号Ｖchがハイレベルにされなら、ナンド
ゲート回路Ｇ２の出力信号がロウレベルとなり、入力バ
ッファＩＢ１が活性化される。すなわち、ナンドゲート
回路Ｇ２の出力信号のロウレベルに応じて、入力バッフ
ァＩＢ１のＰチャンネル型ＭＯＳＦＥＴＱ１がオン状態
に、Ｎチャンネル型ＭＯＳＦＥＴＱ４がオフ状態にさ
れ、入力端子ＩＮにゲートが結合されたＰチャンネル型
ＭＯＳＦＥＴＱ２とＮチャンネル型ＭＯＳＦＥＴＱ３の
オン／オフ状態に対応して出力信号が形成される。この
ようにして、入力端子ＩＮから供給される入力信号は、
入力バッファＩＢ１を通して取り込まれることになる。
このとき、ナンドゲート回路Ｇ１の出力信号がハイレベ
ルにされることに応じて、入力バッファＩＢ２のＰチャ
ンネル型ＭＯＳＦＥＴＱ５がオフ状態に、Ｎチャンネル
型ＭＯＳＦＥＴＱ８がオン状態にされる。これにより、
入力バッファＩＢ２は、端子ＩＮからの入力信号に無関
係にロウレベルの固定信号を出力する。
【００４５】内部チップイネーブル信号ｃｅがハイレベ
ルにされるメモリアクセス状態において、電源電圧Ｖcc
が約３Ｖのような低い電圧であることにより判定信号Ｖ
chがロウレベルにされなら、ナンドゲート回路Ｇ２に代
わってナンドゲート回路Ｇ１の出力信号がロウレベルと
なり、入力バッファＩＢ１に代わって入力バッファＩＢ
２が活性化される。すなわち、ナンドゲート回路Ｇ１の
出力信号のロウレベルに応じて、入力バッファＩＢ２の
Ｐチャンネル型ＭＯＳＦＥＴＱ５がオン状態に、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ８がオフ状態にされ、入力端子
ＩＮにゲートが結合されたＰチャンネル型ＭＯＳＦＥＴ
Ｑ６とＮチャンネル型ＭＯＳＦＥＴＱ７のオン／オフ状
態に対応して出力信号が形成される。このようにして、
入力端子ＩＮから供給される入力信号は、入力バッファ
ＩＢ２を通して取り込まれることになる。このとき、上
記ナンドゲート回路Ｇ２の出力信号がハイレベルにされ
ることに応じて、入力バッファＩＢ１のＰチャンネル型
ＭＯＳＦＥＴＱ１がオフ状態に、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ４がオン状態にされる。これにより、入力バッ
ファＩＢ１は、端子ＩＮからの入力信号に無関係にロウ
レベルの固定信号を出力する。
ルにされるメモリアクセス状態において、電源電圧Ｖcc
が約３Ｖのような低い電圧であることにより判定信号Ｖ
chがロウレベルにされなら、ナンドゲート回路Ｇ２に代
わってナンドゲート回路Ｇ１の出力信号がロウレベルと
なり、入力バッファＩＢ１に代わって入力バッファＩＢ
２が活性化される。すなわち、ナンドゲート回路Ｇ１の
出力信号のロウレベルに応じて、入力バッファＩＢ２の
Ｐチャンネル型ＭＯＳＦＥＴＱ５がオン状態に、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ８がオフ状態にされ、入力端子
ＩＮにゲートが結合されたＰチャンネル型ＭＯＳＦＥＴ
Ｑ６とＮチャンネル型ＭＯＳＦＥＴＱ７のオン／オフ状
態に対応して出力信号が形成される。このようにして、
入力端子ＩＮから供給される入力信号は、入力バッファ
ＩＢ２を通して取り込まれることになる。このとき、上
記ナンドゲート回路Ｇ２の出力信号がハイレベルにされ
ることに応じて、入力バッファＩＢ１のＰチャンネル型
ＭＯＳＦＥＴＱ１がオフ状態に、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ４がオン状態にされる。これにより、入力バッ
ファＩＢ１は、端子ＩＮからの入力信号に無関係にロウ
レベルの固定信号を出力する。
【００４６】上記のような２つの入力バッファＩＢ１と
ＩＢ２に対応して、活性化された方の出力信号を内部回
路に取り込むための出力スイッチ回路ＳＷ１とＳＷ２が
設けられる。出力スイッチ回路ＳＷ１とＳＷ２は、３状
態出力機能を持つＣＭＯＳスイッチを組み合わせたマル
チプレクサである。入力バッファＩＢ１に対応した出力
スイッチ回路ＳＷ１は、上記入力バッファの出力信号を
受けるＰチャンネル型ＭＯＳＦＥＴＱ１０とＮチャンネ
ル型ＭＯＳＦＥＴＱ１１からなるＣＭＯＳインバータ回
路と、このＣＭＯＳインバータ回路に動作電圧を供給す
るＰチャンネル型ＭＯＳＦＥＴＱ９とＮチャンネル型Ｍ
ＯＳＦＥＴＱ１２がそれぞれ設けられる。上記Ｐチャン
ネル型ＭＯＳＦＥＴＱ９のゲートには、判定信号Ｖchが
インバータ回路Ｎ２により反転されて供給され、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ１２のゲートには判定信号Ｖch
がそのまま供給される。入力バッファＩＢ２に対応した
出力スイッチ回路ＳＷ２も上記同様な回路により構成さ
れる。ただし、入力バッファＩＢ２の出力信号を受ける
ＣＭＯＳインバータ回路に動作電圧を供給するＰチャン
ネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴに
は、上記判定信号Ｖchが逆の組み合わせで供給される。
そして、上記２つの出力スイッチ回路ＳＷ１とＳＷ２の
出力端子は共通に出力端子ＯＵＴに接続される。
ＩＢ２に対応して、活性化された方の出力信号を内部回
路に取り込むための出力スイッチ回路ＳＷ１とＳＷ２が
設けられる。出力スイッチ回路ＳＷ１とＳＷ２は、３状
態出力機能を持つＣＭＯＳスイッチを組み合わせたマル
チプレクサである。入力バッファＩＢ１に対応した出力
スイッチ回路ＳＷ１は、上記入力バッファの出力信号を
受けるＰチャンネル型ＭＯＳＦＥＴＱ１０とＮチャンネ
ル型ＭＯＳＦＥＴＱ１１からなるＣＭＯＳインバータ回
路と、このＣＭＯＳインバータ回路に動作電圧を供給す
るＰチャンネル型ＭＯＳＦＥＴＱ９とＮチャンネル型Ｍ
ＯＳＦＥＴＱ１２がそれぞれ設けられる。上記Ｐチャン
ネル型ＭＯＳＦＥＴＱ９のゲートには、判定信号Ｖchが
インバータ回路Ｎ２により反転されて供給され、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ１２のゲートには判定信号Ｖch
がそのまま供給される。入力バッファＩＢ２に対応した
出力スイッチ回路ＳＷ２も上記同様な回路により構成さ
れる。ただし、入力バッファＩＢ２の出力信号を受ける
ＣＭＯＳインバータ回路に動作電圧を供給するＰチャン
ネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴに
は、上記判定信号Ｖchが逆の組み合わせで供給される。
そして、上記２つの出力スイッチ回路ＳＷ１とＳＷ２の
出力端子は共通に出力端子ＯＵＴに接続される。
【００４７】電源電圧Ｖccが約５Ｖのような高い電圧で
あることにより判定信号Ｖchがハイレベルにされたな
ら、出力スイッチ回路ＳＷ１のＮチャンネル型ＭＯＳＦ
ＥＴＱ１２と、インバータ回路Ｎ１のロウレベルにより
Ｐチャンネル型ＭＯＳＦＥＴＱ９がオン状態となり、出
力スイッチ回路ＳＷ１のＣＭＯＳインバータ回路が動作
状態になり、このとき活性化されている入力バッファＩ
Ｂ１の出力信号を出力させる。このとき、他方の出力ス
イッチ回路ＳＷ２は、Ｐチャンネル型ＭＯＳＦＥＴとＮ
チャンネル型ＭＯＳＦＥＴとが共にオフ状態にされ、出
力ハイインピーダンス状態にされている。それ故、入力
端子ＩＮから供給される外部信号は上記入力バッファＩ
Ｂ１と出力スイッチ回路ＳＷ１を通して出力端子ＯＵＴ
に伝えられ、内部回路に取り込まれる。
あることにより判定信号Ｖchがハイレベルにされたな
ら、出力スイッチ回路ＳＷ１のＮチャンネル型ＭＯＳＦ
ＥＴＱ１２と、インバータ回路Ｎ１のロウレベルにより
Ｐチャンネル型ＭＯＳＦＥＴＱ９がオン状態となり、出
力スイッチ回路ＳＷ１のＣＭＯＳインバータ回路が動作
状態になり、このとき活性化されている入力バッファＩ
Ｂ１の出力信号を出力させる。このとき、他方の出力ス
イッチ回路ＳＷ２は、Ｐチャンネル型ＭＯＳＦＥＴとＮ
チャンネル型ＭＯＳＦＥＴとが共にオフ状態にされ、出
力ハイインピーダンス状態にされている。それ故、入力
端子ＩＮから供給される外部信号は上記入力バッファＩ
Ｂ１と出力スイッチ回路ＳＷ１を通して出力端子ＯＵＴ
に伝えられ、内部回路に取り込まれる。
【００４８】電源電圧Ｖccが約３Ｖのような低い電圧で
あることにより判定信号Ｖchがロウレベルにされたな
ら、出力スイッチ回路ＳＷ１のＮチャンネル型ＭＯＳＦ
ＥＴＱ１２と、インバータ回路Ｎ１のハイレベルにより
Ｐチャンネル型ＭＯＳＦＥＴＱ９がオフ状態となり、代
わってスイッチ回路ＳＷ２の同様なスイッチＭＯＳＦＥ
Ｔがオン状態になる。これにより、このとき活性化され
ている入力バッファＩＢ２の出力信号が出力スイッチ回
路ＳＷ２を通して出力される。このとき、上記のように
出力スイッチ回路ＳＷ１は、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ９とＮチャンネル型ＭＯＳＦＥＴ１２が共にオフ状
態にされて、出力ハイインピーダンス状態にされてい
る。それ故、入力端子ＩＮから供給される外部信号は上
記入力バッファＩＢ２と出力スイッチ回路ＳＷ２を通し
て出力端子ＯＵＴに伝えられ、内部回路に取り込まれ
る。
あることにより判定信号Ｖchがロウレベルにされたな
ら、出力スイッチ回路ＳＷ１のＮチャンネル型ＭＯＳＦ
ＥＴＱ１２と、インバータ回路Ｎ１のハイレベルにより
Ｐチャンネル型ＭＯＳＦＥＴＱ９がオフ状態となり、代
わってスイッチ回路ＳＷ２の同様なスイッチＭＯＳＦＥ
Ｔがオン状態になる。これにより、このとき活性化され
ている入力バッファＩＢ２の出力信号が出力スイッチ回
路ＳＷ２を通して出力される。このとき、上記のように
出力スイッチ回路ＳＷ１は、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ９とＮチャンネル型ＭＯＳＦＥＴ１２が共にオフ状
態にされて、出力ハイインピーダンス状態にされてい
る。それ故、入力端子ＩＮから供給される外部信号は上
記入力バッファＩＢ２と出力スイッチ回路ＳＷ２を通し
て出力端子ＯＵＴに伝えられ、内部回路に取り込まれ
る。
【００４９】このように約５Ｖと約３Ｖのような２つの
動作電圧に限定して動作させる構成を採り、内部回路を
外部から供給される電源電圧により行わせる構成では、
２つの動作電圧に対応して外部から供給される入力信号
のレベルの相違に対して、２つの入力バッファと出力ス
イッチ回路を設けるという比較的簡単な構成により、汎
用ライタ（プログラマ）を用いての書き込みが可能にな
るとともに、５Ｖ系と３Ｖ系のいずれの動作電圧を持つ
システムにおいても同様に使用することができる。この
結果、用途の拡大が可能となり、ＥＰＲＯＭメーカー側
においては量産性の向上を図ることができ、ＥＰＲＯＭ
のユーザーにあっては、５Ｖ系と３Ｖ系のシステムに同
様に使用できるから、システム設計が容易になるととも
に組み立て部品管理の煩わしさを無くすことができる。
動作電圧に限定して動作させる構成を採り、内部回路を
外部から供給される電源電圧により行わせる構成では、
２つの動作電圧に対応して外部から供給される入力信号
のレベルの相違に対して、２つの入力バッファと出力ス
イッチ回路を設けるという比較的簡単な構成により、汎
用ライタ（プログラマ）を用いての書き込みが可能にな
るとともに、５Ｖ系と３Ｖ系のいずれの動作電圧を持つ
システムにおいても同様に使用することができる。この
結果、用途の拡大が可能となり、ＥＰＲＯＭメーカー側
においては量産性の向上を図ることができ、ＥＰＲＯＭ
のユーザーにあっては、５Ｖ系と３Ｖ系のシステムに同
様に使用できるから、システム設計が容易になるととも
に組み立て部品管理の煩わしさを無くすことができる。
【００５０】また、上記のような約５Ｖと約３Ｖのよう
な２つの動作電圧により、内部回路の動作速度や消費電
流に比較的大きな差が生じるなら、それぞれの動作電圧
のもとで動作速度や消費電力を保証するよう、動作電圧
に対応して異なる仕様にする。このようにすれば、１つ
のＥＰＲＯＭが５Ｖ系のシステムに搭載される場合と、
３Ｖ系のシステムに搭載される場合とではそれぞれの仕
様に合わせて異なる実質的に異なる品種のように扱えば
よい。このように１つの半導体集積回路装置に対して動
作速度や消費電力等を、それぞれ動作電圧に応じて決め
るようにすることにより、内部回路が複雑化されてしま
うことが防止できる。
な２つの動作電圧により、内部回路の動作速度や消費電
流に比較的大きな差が生じるなら、それぞれの動作電圧
のもとで動作速度や消費電力を保証するよう、動作電圧
に対応して異なる仕様にする。このようにすれば、１つ
のＥＰＲＯＭが５Ｖ系のシステムに搭載される場合と、
３Ｖ系のシステムに搭載される場合とではそれぞれの仕
様に合わせて異なる実質的に異なる品種のように扱えば
よい。このように１つの半導体集積回路装置に対して動
作速度や消費電力等を、それぞれ動作電圧に応じて決め
るようにすることにより、内部回路が複雑化されてしま
うことが防止できる。
【００５１】図１１には、上記データ出力バッファＤＯ
Ｂの外部へ出力信号を送出する出力バッファの一実施例
の具体的回路図が示されている。この実施例では、出力
端子ＯＵＴに対して２つの出力バッファＯＢ１とＯＢ２
が設けられる。出力バッファＯＢ１は、電源電圧Ｖccに
無関係に常に動作状態にされる。すなわち、Ｐチャンネ
ル出力ＭＯＳＦＥＴＱ１とＮチャンネル出力ＭＯＳＦＥ
ＴＱ２のゲートには、ドライバを構成するＣＭＯＳイン
バータ回路Ｎ１，Ｎ２を通してセンスアンプの出力信号
が供給される。これに対して、出力バッファＯＢ２は、
電源電圧Ｖccが約３Ｖのように比較的低い電圧にされた
ときに、活性化される。すなわち、電源電圧Ｖccが約５
Ｖのような比較的高いときには、出力ＭＯＳＦＥＴＱ１
とＱ２には十分な駆動電圧が供給されるから、比較的大
きな出力電流を得ることができる。これに対して、電源
電圧Ｖccが約３Ｖのように４０％も大幅に低減したとき
には、それに応じて出力電流も小さくされる。この結
果、５Ｖ系で動作させる場合と３Ｖ系で動作させる場合
とで実質的な動作速度に差が生じてしまう。この動作速
度の差はそのままにして前記のように異なる仕様とする
ものであってもよいが、この実施例では出力バッファＯ
Ｂ２を活性化して駆動能力を維持して動作速度をほぼ同
じくしようとするものである。
Ｂの外部へ出力信号を送出する出力バッファの一実施例
の具体的回路図が示されている。この実施例では、出力
端子ＯＵＴに対して２つの出力バッファＯＢ１とＯＢ２
が設けられる。出力バッファＯＢ１は、電源電圧Ｖccに
無関係に常に動作状態にされる。すなわち、Ｐチャンネ
ル出力ＭＯＳＦＥＴＱ１とＮチャンネル出力ＭＯＳＦＥ
ＴＱ２のゲートには、ドライバを構成するＣＭＯＳイン
バータ回路Ｎ１，Ｎ２を通してセンスアンプの出力信号
が供給される。これに対して、出力バッファＯＢ２は、
電源電圧Ｖccが約３Ｖのように比較的低い電圧にされた
ときに、活性化される。すなわち、電源電圧Ｖccが約５
Ｖのような比較的高いときには、出力ＭＯＳＦＥＴＱ１
とＱ２には十分な駆動電圧が供給されるから、比較的大
きな出力電流を得ることができる。これに対して、電源
電圧Ｖccが約３Ｖのように４０％も大幅に低減したとき
には、それに応じて出力電流も小さくされる。この結
果、５Ｖ系で動作させる場合と３Ｖ系で動作させる場合
とで実質的な動作速度に差が生じてしまう。この動作速
度の差はそのままにして前記のように異なる仕様とする
ものであってもよいが、この実施例では出力バッファＯ
Ｂ２を活性化して駆動能力を維持して動作速度をほぼ同
じくしようとするものである。
【００５２】このため、出力バッファＯＢ２は、３状態
出力機能を持つようにされる。すなわち、Ｐチャンネル
出力ＭＯＳＦＥＴＱ３のゲートには、ナンドゲート回路
Ｇ１が駆動回路として設けられ、Ｎチャンネル出力ＭＯ
ＳＦＥＴＱ４のゲートには、ノアゲート回路Ｇ２が駆動
回路として設けられる。ノアゲート回路Ｇ２の制御入力
には判定信号Ｖchが供給され、ナンドゲート回路Ｇ１の
制御入力には判定信号Ｖchがインバータ回路Ｎ３により
反転されて供給される。ナンドゲート回路Ｇ１とノアゲ
ート回路Ｇ２の他方の入力にはセンス出力が供給され
る。
出力機能を持つようにされる。すなわち、Ｐチャンネル
出力ＭＯＳＦＥＴＱ３のゲートには、ナンドゲート回路
Ｇ１が駆動回路として設けられ、Ｎチャンネル出力ＭＯ
ＳＦＥＴＱ４のゲートには、ノアゲート回路Ｇ２が駆動
回路として設けられる。ノアゲート回路Ｇ２の制御入力
には判定信号Ｖchが供給され、ナンドゲート回路Ｇ１の
制御入力には判定信号Ｖchがインバータ回路Ｎ３により
反転されて供給される。ナンドゲート回路Ｇ１とノアゲ
ート回路Ｇ２の他方の入力にはセンス出力が供給され
る。
【００５３】電源電圧Ｖccが約５Ｖのような高い電圧で
あることにより判定信号Ｖchがハイレベルにされなら、
センス出力に無関係にゲート回路Ｇ１とＧ２の出力信号
はハイレベルとロウレベルにされる。これにより、出力
ＭＯＳＦＥＴＱ３とＱ４は共にオフ状態にされる。これ
により、出力バッファＯＢ１のみによって出力端子ＯＵ
Ｔに接続される負荷が駆動される。これに対して、電源
電圧Ｖccが約３Ｖのような低い電圧であることにより判
定信号Ｖchがロウレベルにされたなら、ゲート回路Ｇ１
とＧ２がゲートを開いて、センス出力に対応してＰチャ
ンネル出力ＭＯＳＦＥＴＱ３とＮチャンネル出力ＭＯＳ
ＦＥＴＱ４がオン状態／オフ状態にされる。この場合に
は、出力バッファＯＢ１とＯＢ２とによって出力端子Ｏ
ＵＴに接続される負荷が駆動される。これにより、低電
圧のとのき負荷駆動能力の落ち込みを補償することがで
きる。
あることにより判定信号Ｖchがハイレベルにされなら、
センス出力に無関係にゲート回路Ｇ１とＧ２の出力信号
はハイレベルとロウレベルにされる。これにより、出力
ＭＯＳＦＥＴＱ３とＱ４は共にオフ状態にされる。これ
により、出力バッファＯＢ１のみによって出力端子ＯＵ
Ｔに接続される負荷が駆動される。これに対して、電源
電圧Ｖccが約３Ｖのような低い電圧であることにより判
定信号Ｖchがロウレベルにされたなら、ゲート回路Ｇ１
とＧ２がゲートを開いて、センス出力に対応してＰチャ
ンネル出力ＭＯＳＦＥＴＱ３とＮチャンネル出力ＭＯＳ
ＦＥＴＱ４がオン状態／オフ状態にされる。この場合に
は、出力バッファＯＢ１とＯＢ２とによって出力端子Ｏ
ＵＴに接続される負荷が駆動される。これにより、低電
圧のとのき負荷駆動能力の落ち込みを補償することがで
きる。
【００５４】図１の実施例に示したアドレスバッファＸ
ＡＤＢ，ＹＡＤＢ等の入力バッファにおいて、図１０図
のような入力バッファを用いるものであってもよい。こ
の場合には、アドレスバッファＸＡＤＢ，ＹＡＤＢ等の
入力バッファに限って、内部定電圧Ｖcvに代えて、外部
から供給される電源電圧Ｖccをそのまま用いるものであ
る。なお、図１の実施例のように、アドレスバッファＸ
ＡＤＢ，ＹＡＤＢ等の入力バッファを含めて内部回路を
内部定電圧Ｖcvを用いた場合には、同じロジックスレッ
ショルド電圧による入力信号の取り込みが可能になる。
例えば、５Ｖ系のシステムでは通常ＴＴＬ（トランジス
タ・トランジスタ・ロジック）レベルが入力され、３Ｖ
系のシステムでは通常ＣＭＯＳレベルが入力される。こ
のような入力インターフェイスが最も現実的であり、両
者を満足するような中間レベルを持つＣＭＯＳインバー
タ回路は簡単に形成することができる。
ＡＤＢ，ＹＡＤＢ等の入力バッファにおいて、図１０図
のような入力バッファを用いるものであってもよい。こ
の場合には、アドレスバッファＸＡＤＢ，ＹＡＤＢ等の
入力バッファに限って、内部定電圧Ｖcvに代えて、外部
から供給される電源電圧Ｖccをそのまま用いるものであ
る。なお、図１の実施例のように、アドレスバッファＸ
ＡＤＢ，ＹＡＤＢ等の入力バッファを含めて内部回路を
内部定電圧Ｖcvを用いた場合には、同じロジックスレッ
ショルド電圧による入力信号の取り込みが可能になる。
例えば、５Ｖ系のシステムでは通常ＴＴＬ（トランジス
タ・トランジスタ・ロジック）レベルが入力され、３Ｖ
系のシステムでは通常ＣＭＯＳレベルが入力される。こ
のような入力インターフェイスが最も現実的であり、両
者を満足するような中間レベルを持つＣＭＯＳインバー
タ回路は簡単に形成することができる。
【００５５】図１２には、プログラマとＥＰＲＯＭとの
接続関係のブロック図が示されている。プログラマが汎
用ライタのときには、ＥＰＲＯＭに供給される電源電圧
Ｖccは５又は６Ｖのような比較的高い電圧とされ、高電
圧ＶＰＰは約１２Ｖ程度の高い電圧である。制御端子に
は、動作モードを指示する制御信号ＣＥＢ及びＯＥＢが
供給される。アドレス端子にはアドレス信号線ＡＤＤＲ
ＥＳを介してＸ系とＹ系のアドレス信号が供給される。
書き込みデータとベリファイのための読み出しデータ
は、データ信号線ＤＡＴＡを通して授受される。上記の
ように８ビット単位での書き込み／読み出しを行う場合
には、データ信号線は８本から構成される。接地電位線
ＧＮＤによりプログラマの接地電位とＥＰＲＯＭの接地
端子が接続される。
接続関係のブロック図が示されている。プログラマが汎
用ライタのときには、ＥＰＲＯＭに供給される電源電圧
Ｖccは５又は６Ｖのような比較的高い電圧とされ、高電
圧ＶＰＰは約１２Ｖ程度の高い電圧である。制御端子に
は、動作モードを指示する制御信号ＣＥＢ及びＯＥＢが
供給される。アドレス端子にはアドレス信号線ＡＤＤＲ
ＥＳを介してＸ系とＹ系のアドレス信号が供給される。
書き込みデータとベリファイのための読み出しデータ
は、データ信号線ＤＡＴＡを通して授受される。上記の
ように８ビット単位での書き込み／読み出しを行う場合
には、データ信号線は８本から構成される。接地電位線
ＧＮＤによりプログラマの接地電位とＥＰＲＯＭの接地
端子が接続される。
【００５６】図１３には、この発明に係るＥＰＲＯＭが
搭載されたマイクロコンピュータシステムの一実施例の
ブロック図が示されている。この実施例のマイクロコン
ピュータシステムは、マイクロプロセッサＣＰＵを中心
として、プログラム等が格納されたＲＯＭ（リード・オ
ンリー・メモリ）、主メモリ装置として用いられるＲＡ
Ｍ（ランダム・アクセス・メモリ）、入出力ポートＩ／
ＯＰＯＲＴ、この発明に係る前記ＥＰＲＯＭ、制御回路
ＣＯＮＴＲＯＬＬＥＲを介して接続されるモニターとし
て液晶表示装置がアドレスバスＡＤＤＲＥＳＳ、データ
バスＤＡＴＡと、図示しない制御バスとによって相互に
接続されてなる。この実施例では、上記表示装置ＬＣＤ
の動作に必要な１２Ｖ系電源ＲＧＵを、持つものであ
る。それ故、この高電圧を利用してＥＰＲＯＭの書き込
みを行うようにすることもできる。ＥＰＲＯＭには、シ
ステムアドレスのうちＥＰＲＯＭに割り当てられたアド
レス空間を示すアドレス信号をデコーダが設けられてお
り、信号ＣＥＢがこのデコーダにより形成される。この
マイクロコンピュータシステムは、従来のような５Ｖ系
のものであってもよいし、３Ｖのような低電圧を用いる
ものであってもＥＰＲＯＭを同様に搭載することができ
る。特に、低消費電力化やラップトップ型、パームトッ
プ型のような電子手帳を構成するときには、３Ｖのよう
な低電圧で動作させることが有利である。このような低
電圧システムにＥＰＲＯＭを搭載するときでも、書き込
み動作は従来の汎用ライタをそのまま用いて書き込みを
行うようにすることができるものである。
搭載されたマイクロコンピュータシステムの一実施例の
ブロック図が示されている。この実施例のマイクロコン
ピュータシステムは、マイクロプロセッサＣＰＵを中心
として、プログラム等が格納されたＲＯＭ（リード・オ
ンリー・メモリ）、主メモリ装置として用いられるＲＡ
Ｍ（ランダム・アクセス・メモリ）、入出力ポートＩ／
ＯＰＯＲＴ、この発明に係る前記ＥＰＲＯＭ、制御回路
ＣＯＮＴＲＯＬＬＥＲを介して接続されるモニターとし
て液晶表示装置がアドレスバスＡＤＤＲＥＳＳ、データ
バスＤＡＴＡと、図示しない制御バスとによって相互に
接続されてなる。この実施例では、上記表示装置ＬＣＤ
の動作に必要な１２Ｖ系電源ＲＧＵを、持つものであ
る。それ故、この高電圧を利用してＥＰＲＯＭの書き込
みを行うようにすることもできる。ＥＰＲＯＭには、シ
ステムアドレスのうちＥＰＲＯＭに割り当てられたアド
レス空間を示すアドレス信号をデコーダが設けられてお
り、信号ＣＥＢがこのデコーダにより形成される。この
マイクロコンピュータシステムは、従来のような５Ｖ系
のものであってもよいし、３Ｖのような低電圧を用いる
ものであってもＥＰＲＯＭを同様に搭載することができ
る。特に、低消費電力化やラップトップ型、パームトッ
プ型のような電子手帳を構成するときには、３Ｖのよう
な低電圧で動作させることが有利である。このような低
電圧システムにＥＰＲＯＭを搭載するときでも、書き込
み動作は従来の汎用ライタをそのまま用いて書き込みを
行うようにすることができるものである。
【００５７】上記実施例から得られる作用効果は、下記
の通りである。すなわち、 （１） 外部から供給される所定の許容範囲を持つ比較
的高い動作電圧と所定の許容範囲を持つ比較的低い動作
電圧との双方に限定して動作可能に内部回路を構成する
場合には、内部回路を低電圧側に固定電圧で動作させた
り、入出力インターフェイスを２つの動作電圧に対応し
たものを用意する等の簡単な手段により実現でき、これ
により用途の広い半導体集積回路装置を得ることができ
るという効果が得られる。 （２） 上記電源電圧判定回路により外部から供給され
る電源電圧が比較的低い動作電圧であるときには電圧切
り替え回路を制御して、定電源電圧回路により形成され
た動作電圧に代えて外部から供給される比較的低い動作
電圧を内部回路の動作電圧として切り替えて用いるよう
にすることにより、外部から供給される電源電圧を有効
に利用できるとともに、簡単な構成により約５Ｖと約３
Ｖのように電圧が大きく異なる２つの電源電圧により動
作可能な半導体集積回路装置を得ることができるという
効果が得られる。
の通りである。すなわち、 （１） 外部から供給される所定の許容範囲を持つ比較
的高い動作電圧と所定の許容範囲を持つ比較的低い動作
電圧との双方に限定して動作可能に内部回路を構成する
場合には、内部回路を低電圧側に固定電圧で動作させた
り、入出力インターフェイスを２つの動作電圧に対応し
たものを用意する等の簡単な手段により実現でき、これ
により用途の広い半導体集積回路装置を得ることができ
るという効果が得られる。 （２） 上記電源電圧判定回路により外部から供給され
る電源電圧が比較的低い動作電圧であるときには電圧切
り替え回路を制御して、定電源電圧回路により形成され
た動作電圧に代えて外部から供給される比較的低い動作
電圧を内部回路の動作電圧として切り替えて用いるよう
にすることにより、外部から供給される電源電圧を有効
に利用できるとともに、簡単な構成により約５Ｖと約３
Ｖのように電圧が大きく異なる２つの電源電圧により動
作可能な半導体集積回路装置を得ることができるという
効果が得られる。
【００５８】（３） 外部から供給される入力信号を受
ける入力回路として、比較的高い動作電圧のときの入力
信号に対応したロジックスレッショルド電圧を持つもの
と、比較的低い動作電圧のときの入力信号に対応したロ
ジックスレッショルド電圧を持つものとの２つの入力回
路を設けておいて、外部から供給される電源電圧の判定
結果に対応して１つの入力回路の動作を有効にさせると
いう比較的簡単な構成により、約５Ｖと約３Ｖのように
電圧が大きく異なる２つの電源電圧により動作可能な半
導体集積回路装置を得ることができるという効果が得ら
れる。 （４） 外部端子へ出力信号を送出する出力回路とし
て、定常的に動作させられるとともに比較的高い動作電
圧のときの出力駆動能力に対応した出力回路と、比較的
低い動作電圧のときの出力信号の駆動能力不足を補うよ
うに設けられた２の出力回路を形成しておいて、低い動
作電圧のときには上記２つの出力回路を動作させること
により、低い動作電圧での動作速度を補償することがで
きるという効果が得られる。
ける入力回路として、比較的高い動作電圧のときの入力
信号に対応したロジックスレッショルド電圧を持つもの
と、比較的低い動作電圧のときの入力信号に対応したロ
ジックスレッショルド電圧を持つものとの２つの入力回
路を設けておいて、外部から供給される電源電圧の判定
結果に対応して１つの入力回路の動作を有効にさせると
いう比較的簡単な構成により、約５Ｖと約３Ｖのように
電圧が大きく異なる２つの電源電圧により動作可能な半
導体集積回路装置を得ることができるという効果が得ら
れる。 （４） 外部端子へ出力信号を送出する出力回路とし
て、定常的に動作させられるとともに比較的高い動作電
圧のときの出力駆動能力に対応した出力回路と、比較的
低い動作電圧のときの出力信号の駆動能力不足を補うよ
うに設けられた２の出力回路を形成しておいて、低い動
作電圧のときには上記２つの出力回路を動作させること
により、低い動作電圧での動作速度を補償することがで
きるという効果が得られる。
【００５９】（５） 内部回路として、フローティング
ゲートとコントロールゲートとの２層ゲート構造を持つ
不揮発性メモリセルを備えるものにあっては、汎用ライ
タ又はプログラマによる書き込みが可能になるととも
に、約５Ｖのような高電圧システムと約３Ｖのような低
電圧システムとの双方での読み出しが可能になるという
効果が得られる。 （６） 上記（５）の不揮発性メモリセルを備えるもの
において、メモリセルからの読み出し信号を増幅する初
段増幅回路の増幅出力信号を受けるセンス回路として、
比較的高い動作電圧のときの読み出し信号に対応したロ
ジックスレッショルド電圧を持つものと、比較的低い動
作電圧のときの読み出し信号に対応したロジックスレッ
ショルド電圧を持つものとを形成し、電源電圧判定信号
に対応して１つのセンス回路の動作を有効にされるとい
う比較的簡単な構成により、約５Ｖのような高電圧シス
テムと約３Ｖのような低電圧システムとの双方での読み
出しが可能にＥＰＲＯＭを得ることができるという効果
が得られる。
ゲートとコントロールゲートとの２層ゲート構造を持つ
不揮発性メモリセルを備えるものにあっては、汎用ライ
タ又はプログラマによる書き込みが可能になるととも
に、約５Ｖのような高電圧システムと約３Ｖのような低
電圧システムとの双方での読み出しが可能になるという
効果が得られる。 （６） 上記（５）の不揮発性メモリセルを備えるもの
において、メモリセルからの読み出し信号を増幅する初
段増幅回路の増幅出力信号を受けるセンス回路として、
比較的高い動作電圧のときの読み出し信号に対応したロ
ジックスレッショルド電圧を持つものと、比較的低い動
作電圧のときの読み出し信号に対応したロジックスレッ
ショルド電圧を持つものとを形成し、電源電圧判定信号
に対応して１つのセンス回路の動作を有効にされるとい
う比較的簡単な構成により、約５Ｖのような高電圧シス
テムと約３Ｖのような低電圧システムとの双方での読み
出しが可能にＥＰＲＯＭを得ることができるという効果
が得られる。
【００６０】（７） 半導体集積回路装置に構成される
内部回路の動作条件を、外部から供給される所定の許容
範囲を持つ比較的高い動作電圧と所定の許容範囲を持つ
比較的低い動作電圧との双方に対応してそれぞれ独自に
設定するという方法を採ることにより、内部回路を低電
圧側に固定電圧で動作させたり、入出力インターフェイ
スを２つの動作電圧に対応したものを用意する等の簡単
な手段により、これらの２つの動作電圧のいずれにおい
ても選択的に動作可能な半導体集積回路装置を得ること
ができるという効果が得られる。 （８） 外部から供給される電源電圧が比較的高い電圧
であるときには、内部定電源電圧回路で低い動作電圧に
変換して内部回路を動作させ、電源電圧が低い動作電圧
であるときには定電源電圧回路により形成された電圧に
代えて外部から供給される比較的低い動作電圧を内部回
路の動作電圧として切り替えて用いるようにする方法を
採ることにより、外部から供給される電源電圧を有効に
利用できるとともに、簡単な構成により約５Ｖと約３Ｖ
のように電圧が大きく異なる２つの電源電圧により動作
可能な半導体集積回路装置を得ることができるという効
果が得られる。
内部回路の動作条件を、外部から供給される所定の許容
範囲を持つ比較的高い動作電圧と所定の許容範囲を持つ
比較的低い動作電圧との双方に対応してそれぞれ独自に
設定するという方法を採ることにより、内部回路を低電
圧側に固定電圧で動作させたり、入出力インターフェイ
スを２つの動作電圧に対応したものを用意する等の簡単
な手段により、これらの２つの動作電圧のいずれにおい
ても選択的に動作可能な半導体集積回路装置を得ること
ができるという効果が得られる。 （８） 外部から供給される電源電圧が比較的高い電圧
であるときには、内部定電源電圧回路で低い動作電圧に
変換して内部回路を動作させ、電源電圧が低い動作電圧
であるときには定電源電圧回路により形成された電圧に
代えて外部から供給される比較的低い動作電圧を内部回
路の動作電圧として切り替えて用いるようにする方法を
採ることにより、外部から供給される電源電圧を有効に
利用できるとともに、簡単な構成により約５Ｖと約３Ｖ
のように電圧が大きく異なる２つの電源電圧により動作
可能な半導体集積回路装置を得ることができるという効
果が得られる。
【００６１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの消去は、電気的に消去するものであってもよ
い。すなわち、フローティングゲートに蓄積された電荷
を、トンネル電流を利用してソース側、ドレイン側又は
基板又はウェル側に引き抜くようにした、いわゆる一括
消去型ＥＥＰＲＯＭであってもよい。この場合には、前
記図１３のようなシステムに搭載したまま書き込み／消
去が可能になる。また、内部回路は、ＥＰＲＯＭあるい
は上記のような一括消去型ＥＥＰＲＯＭの他、スタティ
ック型ＲＡＭやダイナミック型ＲＡＭあるいはＣＭＯＳ
ロジック回路やマイクロプロセッサやその各種周辺回路
等であってもよい。このような内部回路にあっては、Ｅ
ＰＲＯＭのように汎用のＥＰＲＯＭを用いることによる
動作電圧の制限はなくなるが、５Ｖのような従来システ
ムでも、３Ｖのような低電圧システムでも搭載可能な半
導体集積回路装置を得ることができる。これにより、シ
ステムの拡張や変更により、動作電圧が変更された場合
でもそれに対応して動作する半導体集積回路装置を得る
ことができるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイの消去は、電気的に消去するものであってもよ
い。すなわち、フローティングゲートに蓄積された電荷
を、トンネル電流を利用してソース側、ドレイン側又は
基板又はウェル側に引き抜くようにした、いわゆる一括
消去型ＥＥＰＲＯＭであってもよい。この場合には、前
記図１３のようなシステムに搭載したまま書き込み／消
去が可能になる。また、内部回路は、ＥＰＲＯＭあるい
は上記のような一括消去型ＥＥＰＲＯＭの他、スタティ
ック型ＲＡＭやダイナミック型ＲＡＭあるいはＣＭＯＳ
ロジック回路やマイクロプロセッサやその各種周辺回路
等であってもよい。このような内部回路にあっては、Ｅ
ＰＲＯＭのように汎用のＥＰＲＯＭを用いることによる
動作電圧の制限はなくなるが、５Ｖのような従来システ
ムでも、３Ｖのような低電圧システムでも搭載可能な半
導体集積回路装置を得ることができる。これにより、シ
ステムの拡張や変更により、動作電圧が変更された場合
でもそれに対応して動作する半導体集積回路装置を得る
ことができるものである。
【００６２】電圧変換回路の構成やそれに用いられる基
準電圧発生回路やボルテージフォロワあるいは電源スイ
ッチ等の具体的構成は、種々の実施形態を採ることがで
きるものである。低電圧側の動作電圧は、約３Ｖの他、
２．５Ｖあるいは２Ｖのような電圧を中心として±１０
％の許容電圧範囲を設定するもの他、約３Ｖ〜２Ｖ等の
ように所定の比較的大きな許容範囲を設定するものであ
ってもよい。すなわち、低電圧システムとして最も現実
的な信号レベルはＣＭＯＳレベルであり、このＣＭＯＳ
レベルにあっては電源電圧の変化に対応して内部回路及
び外部端子に接続されるインターフェイス回路のロジッ
クスレッショルド電圧も追従して変化するので許容電圧
範囲を上記のように大きくできる。上記動作電圧の許容
範囲を大きくした場合には、それに応じて消費電流や動
作速度も区々になることが考えられるが、その動作電圧
に応じて仕様を設定することにより解決できるものであ
る。言い換えるならば、それが搭載されるシステムにお
ける動作電圧に応じた仕様に従った使い方をするように
すればよい。
準電圧発生回路やボルテージフォロワあるいは電源スイ
ッチ等の具体的構成は、種々の実施形態を採ることがで
きるものである。低電圧側の動作電圧は、約３Ｖの他、
２．５Ｖあるいは２Ｖのような電圧を中心として±１０
％の許容電圧範囲を設定するもの他、約３Ｖ〜２Ｖ等の
ように所定の比較的大きな許容範囲を設定するものであ
ってもよい。すなわち、低電圧システムとして最も現実
的な信号レベルはＣＭＯＳレベルであり、このＣＭＯＳ
レベルにあっては電源電圧の変化に対応して内部回路及
び外部端子に接続されるインターフェイス回路のロジッ
クスレッショルド電圧も追従して変化するので許容電圧
範囲を上記のように大きくできる。上記動作電圧の許容
範囲を大きくした場合には、それに応じて消費電流や動
作速度も区々になることが考えられるが、その動作電圧
に応じて仕様を設定することにより解決できるものであ
る。言い換えるならば、それが搭載されるシステムにお
ける動作電圧に応じた仕様に従った使い方をするように
すればよい。
【００６３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、半導体集積回路装置の内部
回路として、外部から供給される所定の許容範囲を持つ
比較的高い動作電圧と所定の許容範囲を持つ比較的低い
動作電圧との双方により動作可能にする。この構成で
は、２種類の動作電圧に応じて内部回路が動作可能であ
ればよいから簡単な構成により内部回路が実現でき、２
つの従来システムと低電圧システムのいずれでも使用可
能な半導体集積回路装置を得ることができる。また、従
来システムのような比較的高い動作電圧と低電圧システ
ム用の低電圧の２つに限定し、しかもそれぞれに対応し
て仕様が決められるという動作方法を採ることにより、
簡単な構成により半導体集積回路装置の用途の拡大が図
られる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、半導体集積回路装置の内部
回路として、外部から供給される所定の許容範囲を持つ
比較的高い動作電圧と所定の許容範囲を持つ比較的低い
動作電圧との双方により動作可能にする。この構成で
は、２種類の動作電圧に応じて内部回路が動作可能であ
ればよいから簡単な構成により内部回路が実現でき、２
つの従来システムと低電圧システムのいずれでも使用可
能な半導体集積回路装置を得ることができる。また、従
来システムのような比較的高い動作電圧と低電圧システ
ム用の低電圧の２つに限定し、しかもそれぞれに対応し
て仕様が決められるという動作方法を採ることにより、
簡単な構成により半導体集積回路装置の用途の拡大が図
られる。
【図１】この発明が適用されたＥＰＲＯＭの一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１の電圧変換回路ＣＯＮＶの一実施例を示す
ブロック図である。
ブロック図である。
【図３】図２の基準電圧発生回路の一実施例を示す具体
的回路図である。
的回路図である。
【図４】図２のボルテージフォロワの一実施例を示す具
体的回路図である。
体的回路図である。
【図５】図２の電源電圧スイッチの一実施例を示す具体
的回路図である。
的回路図である。
【図６】ボルテージフォロワの他の一実施例を示す具体
的回路図である。
的回路図である。
【図７】図２の電源電圧判定回路の一実施例を示す具体
的回路図である。
的回路図である。
【図８】図７の電源電圧判定回路の動作を説明するため
の電圧特性図である。
の電圧特性図である。
【図９】この発明に係るＥＰＲＯＭの他の一実施例を示
すブロック図である。
すブロック図である。
【図１０】図９のＥＰＲＯＭに用いられる入力バッファ
の一実施例を示す具体的回路図である。
の一実施例を示す具体的回路図である。
【図１１】図９のＥＰＲＯＭに用いられる出力バッファ
の一実施例を示す具体的回路図である。
の一実施例を示す具体的回路図である。
【図１２】プログラマとＥＰＲＯＭの関係を示すブロッ
ク図である。
ク図である。
【図１３】この発明に係るＥＰＲＯＭが搭載されるマイ
クロコンピュータシステムの一実施例を示すブロック図
である。
クロコンピュータシステムの一実施例を示すブロック図
である。
ＸＡＤＢ…Ｘアドレスバッファ、ＹＡＤＢ…Ｙアドレス
バッファ、ＸＤＣＲ…Ｘアドレスデコーダ、ＹＤＣＲ…
Ｙアドレスデコーダ、ＳＡ…センスアンプ、ＣＯＮＴ…
制御回路、ＤＯＢ…データ出力バッファ、ＤＩＢ…デー
タ入力バッファ、ＣＯＮＶ…電圧変換回路、ＤＥＴＣ…
電源電圧判定回路、ＣＰＵ…マイクロプロセッサ、ＲＯ
Ｍ…リード・オンリー・メモリ、ＲＡＭ…ランダム・ア
クセス・メモリ、Ｉ／ＯＰＯＲＴ…入出力ポート、ＥＰ
ＲＯＭ…不揮発性記憶装置、ＲＧＵ…１２Ｖ系電源装
置、ＬＣＤ…液晶表示装置。
バッファ、ＸＤＣＲ…Ｘアドレスデコーダ、ＹＤＣＲ…
Ｙアドレスデコーダ、ＳＡ…センスアンプ、ＣＯＮＴ…
制御回路、ＤＯＢ…データ出力バッファ、ＤＩＢ…デー
タ入力バッファ、ＣＯＮＶ…電圧変換回路、ＤＥＴＣ…
電源電圧判定回路、ＣＰＵ…マイクロプロセッサ、ＲＯ
Ｍ…リード・オンリー・メモリ、ＲＡＭ…ランダム・ア
クセス・メモリ、Ｉ／ＯＰＯＲＴ…入出力ポート、ＥＰ
ＲＯＭ…不揮発性記憶装置、ＲＧＵ…１２Ｖ系電源装
置、ＬＣＤ…液晶表示装置。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松尾 章則
東京都小平市上水本町５丁目20番１号
日立超エル・エス・アイ・エンジニアリ
ング株式会社内
(56)参考文献 特開 平３−160818（ＪＰ，Ａ)
特開 平３−108194（ＪＰ，Ａ)
特開 平２−125521（ＪＰ，Ａ)
特開 昭63−76007（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06,11/401
Claims (13)
- 【請求項１】 １つの半導体基板上に形成されてなる不
揮発性記憶装置であって、 電源電圧を受ける外部電源電圧端子と、 上記外部電源電圧端子から供給された電源電圧が所定の
電圧範囲であるか否かを判定する電圧判定回路と、 複数からなる不揮発性メモリセルと、 上記複数の不揮発性メモリセルのうち選択された１つか
らの読み出し信号を増幅するセンスアンプと、 外部出力端子と、 上記センスアンプの増幅出力信号を受け、上記電圧判定
回路の出力信号に対応して、上記外部電源電圧が上記所
定の電圧範囲内であるときには第１のロジックスレッシ
ョルド電圧によってデータを出力し、上記外部電源電圧
が所定の電圧範囲以下のときには上記第１のロジックス
レッショルド電圧より低くされた第２のロジックスレッ
ショルド電圧によってデータを出力させる出力回路とを
備えてなることを特徴とする不揮発性記憶装置。 - 【請求項２】 請求項１において、 上記センスアンプは、上記外部電源電圧端子から供給さ
れる電源電圧により動作させられることを特徴とする不
揮発性記憶装置。 - 【請求項３】 請求項２において上記出力回路は、 上記センスアンプの増幅出力信号を受け、上記外部電源
電圧が所定の電圧範囲内であるときの読み出し信号に対
応した第１のロジックスレッショルド電圧を持つように
された第１の回路と、 上記外部電源電圧が上記所定の電圧範囲以下であるとき
の読み出し信号に対応し、上記第１のロジックスレッシ
ョルド電圧より低くされた第２のロジックスレッショル
ド電圧を持つようにされた第２の回路と、 上記電圧判定回路からの出力信号に応答して上記第１又
は第２の回路を選択する選択回路と、 上記選択回路により選択された第１又は第２の回路の出
力信号を上記出力端子へ伝える出力バッファ回路とを含
むことを特徴とする不揮発性記憶装置。 - 【請求項４】 請求項３において、 上記選択回路は、上記第１の回路と第２の回路の出力信
号を選択するものであることを特徴とする不揮発性記憶
装置。 - 【請求項５】 請求項４において、 上記第１の回路、第２の回路及び選択回路の各々は、外
部電源供給端子を介して供給される外部電圧により動作
させられるものであることを特徴とする不揮発性記憶装
置。 - 【請求項６】 請求項１において更に、 上記複数の不揮発性メモリセルに供給される入力信号が
入力される外部入力端子と、上記外部入力端子と上記複
数のメモリセルとの間に設けられ、上記電圧判定回路に
接続された入力回路とを備え、 上記入力回路は、 上記外部入力端子から供給された入力信号を受け、上記
電圧判定回路の出力信号に対応して、上記外部電源電圧
が上記所定の電圧範囲内であるときには第１のロジック
スレッショルド電圧によってデータを入力し、上記外部
電源電圧が所定の電圧範囲以下のときには上記第１のロ
ジックスレッショルド電圧より低くされた第２のロジッ
クスレッショルド電圧によってデータを入力させること
を特徴とする不揮発性記憶装置。 - 【請求項７】 請求項６において上記入力回路は、 上記外部入力端子に接続され、第１のロジックスレッシ
ョルド電圧を持つようにされた第１の入力回路と、 上記外部入力端子に接続され、第２のロジックスレッシ
ョルド電圧を持つようにされた第２の入力回路と、 上記電圧判定回路からの出力信号に応答して上記第１又
は第２の入力回路を選択する選択回路とを含むことを特
徴とする不揮発性記憶装置。 - 【請求項８】 請求項７において、 上記第１の入力回路は、上記外部電源電圧が所定の電圧
範囲内であるときの入力信号に対応して決められた第１
のロジックスレッショルド電圧を持ち、 上記第２の入力回路は、上記外部電源電圧が所定の電圧
範囲以下のときの入力信号に対応して決められた第２の
ロジックスレッショルド電圧を持つことを特徴とする不
揮発性記憶装置。 - 【請求項９】 請求項６において、 上記外部入力端子は、出力端子としても用いられること
を特徴とする不揮発性記憶装置。 - 【請求項１０】 請求項６において出力回路は、 上記電圧判定回路より外部電源供給端子から供給された
電源電圧が上記所定の電圧範囲以下であると判定された
とき、外部出力端子に供給される出力電流を補う出力補
償回路を含むことを特徴とする不揮発性記憶装置。 - 【請求項１１】 請求項１０において出力回路は、 上記センスアンプと外部出力端子との間に設けられた第
１の出力回路と、 上記センスアンプと外部出力端子との間に設けられ、上
記電圧判定回路より外部電源供給端子から供給された電
源電圧が上記所定の電圧範囲以下であると判定されたと
き応答して上記出力補償回路として動作する第２の出力
回路とを含むことを特徴とする不揮発性記憶装置。 - 【請求項１２】 請求項１において出力回路は、 上記電圧判定回路より外部電源供給端子から供給された
電源電圧が上記所定の電圧範囲以下であると判定された
とき、外部出力端子に供給される出力電流を補う出力補
償回路を含むことを特徴とする不揮発性記憶装置。 - 【請求項１３】 請求項１２において出力回路は、 上記センスアンプと外部出力端子との間に設けられた第
１の出力回路と、 上記センスアンプと外部出力端子との間に設けられ、上
記電圧判定回路より外部電源供給端子から供給された電
源電圧が上記所定の電圧範囲以下であると判定されたと
き応答して上記出力補償回路として動作する第２の出力
回路とを含むことを特徴とする不揮発性記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18810991A JP3379761B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性記憶装置 |
| US07/893,802 US5444663A (en) | 1991-07-02 | 1992-06-04 | Semiconductor integrated circuit operable and programmable at multiple voltage levels |
| KR1019920011167A KR100271858B1 (ko) | 1991-07-02 | 1992-06-26 | 반도체집적회로장치 |
| US08/478,334 US5615151A (en) | 1991-07-02 | 1995-06-07 | Semiconductor integrated circuit operable and programmable at multiple voltage levels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18810991A JP3379761B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512890A JPH0512890A (ja) | 1993-01-22 |
| JP3379761B2 true JP3379761B2 (ja) | 2003-02-24 |
Family
ID=16217862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18810991A Expired - Fee Related JP3379761B2 (ja) | 1991-07-02 | 1991-07-02 | 不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5444663A (ja) |
| JP (1) | JP3379761B2 (ja) |
| KR (1) | KR100271858B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656735B2 (en) | 2006-09-29 | 2010-02-02 | Sandisk Corporation | Dual voltage flash memory methods |
| US7675802B2 (en) | 2006-09-29 | 2010-03-09 | Sandisk Corporation | Dual voltage flash memory card |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446650A (en) * | 1993-10-12 | 1995-08-29 | Tektronix, Inc. | Logic signal extraction |
| JP2848235B2 (ja) * | 1994-02-28 | 1999-01-20 | 日本電気株式会社 | 半導体記憶装置用電源回路 |
| US5635854A (en) * | 1994-05-24 | 1997-06-03 | Philips Electronics North America Corporation | Programmable logic integrated circuit including verify circuitry for classifying fuse link states as validly closed, validly open or invalid |
| US5808937A (en) * | 1994-12-16 | 1998-09-15 | National Semiconductor Corporation | Self-convergent method for programming FLASH and EEPROM memory cells that moves the threshold voltage from an erased threshold voltage range to one of a plurality of programmed threshold voltage ranges |
| US6078319A (en) * | 1995-04-17 | 2000-06-20 | Cirrus Logic, Inc. | Programmable core-voltage solution for a video controller |
| JPH1011981A (ja) * | 1996-06-19 | 1998-01-16 | Sony Corp | 不揮発性半導体記憶装置 |
| JP3968400B2 (ja) * | 1996-06-20 | 2007-08-29 | エスティマイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータ | 調整読み取り電圧によるマルチレベルメモリ回路 |
| JP2830847B2 (ja) * | 1996-06-21 | 1998-12-02 | 日本電気株式会社 | 半導体集積回路 |
| US5745425A (en) * | 1996-08-29 | 1998-04-28 | Lucent Technologies Inc. | Reliable backup memory |
| EP0929075B1 (en) * | 1996-09-26 | 2003-08-20 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device |
| JPH10125793A (ja) * | 1996-10-24 | 1998-05-15 | Toshiba Corp | 低消費電力集積回路装置 |
| JPH10144079A (ja) * | 1996-11-07 | 1998-05-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5939934A (en) * | 1996-12-03 | 1999-08-17 | Stmicroelectronics, Inc. | Integrated circuit passively biasing transistor effective threshold voltage and related methods |
| US5894423A (en) * | 1996-12-26 | 1999-04-13 | Motorola Inc. | Data processing system having an auto-ranging low voltage detection circuit |
| KR100252253B1 (ko) * | 1997-01-04 | 2000-05-01 | 윤종용 | 전기 소거식 프로그램어블 롬 |
| US5956289A (en) * | 1997-06-17 | 1999-09-21 | Micron Technology, Inc. | Clock signal from an adjustable oscillator for an integrated circuit |
| US5898634A (en) * | 1997-06-17 | 1999-04-27 | Micron Technology, Inc. | Integrated circuit with supply voltage detector |
| JPH1116342A (ja) * | 1997-06-23 | 1999-01-22 | Fujitsu Ltd | 品種切り替え可能な半導体装置及びその動作試験方法 |
| US5889721A (en) * | 1997-08-21 | 1999-03-30 | Integrated Silicon Solution, Inc. | Method and apparatus for operating functions relating to memory and/or applications that employ memory in accordance with available power |
| EP0979489B1 (en) * | 1997-12-05 | 2004-10-06 | Macronix International Co., Ltd. | Memory driver with variable voltage modes |
| EP0939408A1 (en) * | 1998-02-26 | 1999-09-01 | STMicroelectronics S.r.l. | Operating voltage selection circuit for non-volatile semiconductor memories |
| US5930168A (en) * | 1998-03-20 | 1999-07-27 | Micron Technology, Inc. | Flash memory with adjustable write operation timing |
| JP3584181B2 (ja) * | 1999-05-27 | 2004-11-04 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US6597619B2 (en) * | 2001-01-12 | 2003-07-22 | Micron Technology, Inc. | Actively driven VREF for input buffer noise immunity |
| US6885215B1 (en) * | 2001-02-09 | 2005-04-26 | Fairchild Semiconductor Corporation | Voltage detector circuit with a programmable threshold point |
| KR20030056004A (ko) * | 2001-12-27 | 2003-07-04 | 삼성전자주식회사 | 외부 전원전압의 레벨에 따라 이득이 가변되는 입출력라인감지증폭기를 구비하는 반도체 메모리장치 |
| JP4145565B2 (ja) * | 2002-05-17 | 2008-09-03 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100452326B1 (ko) * | 2002-07-04 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리장치의 동작전압 모드 선택 방법 |
| JP2005141811A (ja) | 2003-11-05 | 2005-06-02 | Renesas Technology Corp | 不揮発性メモリ |
| JP4488800B2 (ja) * | 2004-06-14 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| DE102009014416A1 (de) * | 2008-04-14 | 2009-10-22 | Atmel Automotive Gmbh | Digitales Funknetz, Schaltung eines Knotens eines digitalen Funknetzes und Verfahren zum Einrichten eines digitalen Funknetzes |
| KR100989118B1 (ko) * | 2009-01-13 | 2010-10-20 | 삼성에스디아이 주식회사 | 연료 전지 시스템 |
| JP2019053804A (ja) * | 2017-09-15 | 2019-04-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
| CN109599142A (zh) * | 2018-12-30 | 2019-04-09 | 珠海博雅科技有限公司 | 一种适应宽电压供电的存储电路、工作方法及存储介质 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
| JPH06101679B2 (ja) * | 1985-06-21 | 1994-12-12 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS63108594A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | プログラマブル集積回路 |
| JPS63245236A (ja) * | 1987-03-31 | 1988-10-12 | 株式会社東芝 | 電源切替回路 |
| US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
| US5153854A (en) * | 1989-08-18 | 1992-10-06 | Motorola, Inc. | EEPROM memory system having selectable programming voltage for low power readability |
-
1991
- 1991-07-02 JP JP18810991A patent/JP3379761B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-04 US US07/893,802 patent/US5444663A/en not_active Expired - Fee Related
- 1992-06-26 KR KR1019920011167A patent/KR100271858B1/ko not_active IP Right Cessation
-
1995
- 1995-06-07 US US08/478,334 patent/US5615151A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656735B2 (en) | 2006-09-29 | 2010-02-02 | Sandisk Corporation | Dual voltage flash memory methods |
| US7675802B2 (en) | 2006-09-29 | 2010-03-09 | Sandisk Corporation | Dual voltage flash memory card |
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