JP2830847B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2830847B2 JP2830847B2 JP8181413A JP18141396A JP2830847B2 JP 2830847 B2 JP2830847 B2 JP 2830847B2 JP 8181413 A JP8181413 A JP 8181413A JP 18141396 A JP18141396 A JP 18141396A JP 2830847 B2 JP2830847 B2 JP 2830847B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- current
- output terminal
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Power Conversion In General (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にディジタル移動体通信用機器等のパワーセーブ
機能を必要とする半導体集積回路（ＩＣ）に用いて好適
な基準電圧発生回路に関する。
し、特にディジタル移動体通信用機器等のパワーセーブ
機能を必要とする半導体集積回路（ＩＣ）に用いて好適
な基準電圧発生回路に関する。
【０００２】
【従来の技術】この種の従来びディジタル移動体通信用
ＩＣは、送信及び受信の切り換え時、すなわちパワーセ
ーブのＯＮ／ＯＦＦ時に生じるパルス動作によるスプリ
アスを抑止低減するために、パワーセーブ端子にＣＲ遅
延回路を接続する構成とされていた。
ＩＣは、送信及び受信の切り換え時、すなわちパワーセ
ーブのＯＮ／ＯＦＦ時に生じるパルス動作によるスプリ
アスを抑止低減するために、パワーセーブ端子にＣＲ遅
延回路を接続する構成とされていた。
【０００３】図３に、従来のパワーセーブ機能を有した
基準電圧源回路の回路構成の一例を示す。図３を参照し
て、トランジスタＱ３と、トランジスタＱ４及び抵抗Ｒ
３から構成される電流源基準回路において、基準となる
電流（基準電流）は、カレントミラー回路の入力端側の
トランジスタＱ２に流れ、トランジスタＱ２に流れる電
流は、カレントミラー回路で折り返されて出力端側のト
ランジスタＱ１に流れ、この電流は電流源基準回路の電
流となり、安定する。また、トランジスタＱ２に流れる
基準電流は、折り返されてカレントミラー回路の第２の
出力端を構成するトランジスタＱ６に流れ、この電流に
連動した基準電圧が、ダイオード接続されたトランジス
タＱ７のベースから取り出される。なお、カレントミラ
ー回路を構成するトランジスタＱ１、Ｑ２、Ｑ６のベー
スは共通接続され、入力端を構成するトランジスタＱ２
のベースとコレクタが互いに接続され、各エミッタはそ
れぞれ抵抗Ｒ１、Ｒ２、Ｒ４を介して電源端子に接続さ
れている。また、ダイオード接続されたトランジスタＱ
７のエミッタは抵抗Ｒ５を介して接地されている。トラ
ンジスタＱ３、Ｑ４、Ｑ５、Ｑ７はＮＰＮ型とされ、一
方、入力した基準電流を折り返して出力するカレントミ
ラー回路を構成するトランジスタＱ１、Ｑ２、Ｑ６は、
これらと逆極性のＰＮＰ型とされている。
基準電圧源回路の回路構成の一例を示す。図３を参照し
て、トランジスタＱ３と、トランジスタＱ４及び抵抗Ｒ
３から構成される電流源基準回路において、基準となる
電流（基準電流）は、カレントミラー回路の入力端側の
トランジスタＱ２に流れ、トランジスタＱ２に流れる電
流は、カレントミラー回路で折り返されて出力端側のト
ランジスタＱ１に流れ、この電流は電流源基準回路の電
流となり、安定する。また、トランジスタＱ２に流れる
基準電流は、折り返されてカレントミラー回路の第２の
出力端を構成するトランジスタＱ６に流れ、この電流に
連動した基準電圧が、ダイオード接続されたトランジス
タＱ７のベースから取り出される。なお、カレントミラ
ー回路を構成するトランジスタＱ１、Ｑ２、Ｑ６のベー
スは共通接続され、入力端を構成するトランジスタＱ２
のベースとコレクタが互いに接続され、各エミッタはそ
れぞれ抵抗Ｒ１、Ｒ２、Ｒ４を介して電源端子に接続さ
れている。また、ダイオード接続されたトランジスタＱ
７のエミッタは抵抗Ｒ５を介して接地されている。トラ
ンジスタＱ３、Ｑ４、Ｑ５、Ｑ７はＮＰＮ型とされ、一
方、入力した基準電流を折り返して出力するカレントミ
ラー回路を構成するトランジスタＱ１、Ｑ２、Ｑ６は、
これらと逆極性のＰＮＰ型とされている。
【０００４】ディジタル移動体通信用ＩＣの場合、送信
及び受信の切り換え手段が必要となる。そこで、トラン
ジスタＱ５を電流源基準回路のエミッタとＧＮＤ間に挿
入し、トランジスタＱ５のベース電圧を、外部から切り
換えて、パワーセーブを行う。
及び受信の切り換え手段が必要となる。そこで、トラン
ジスタＱ５を電流源基準回路のエミッタとＧＮＤ間に挿
入し、トランジスタＱ５のベース電圧を、外部から切り
換えて、パワーセーブを行う。
【０００５】そして、このパワーセーブの切り替え時
に、パルス動作によるスプリアスが発生するため、パワ
ーセーブのパルス形状をなまらすため、抵抗Ｒ６と容量
Ｃ２からなる積分回路すなわちＣＲ遅延回路を、パワー
セーブ入力端子ＰＳとトランジスタＱ７のベース端子と
の間に挿入してスプリアスを低減してきた。
に、パルス動作によるスプリアスが発生するため、パワ
ーセーブのパルス形状をなまらすため、抵抗Ｒ６と容量
Ｃ２からなる積分回路すなわちＣＲ遅延回路を、パワー
セーブ入力端子ＰＳとトランジスタＱ７のベース端子と
の間に挿入してスプリアスを低減してきた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、パワーセーブのＯＮ、ＯＦＦの切り
換え時に起こるスプリアスを低減させるため、外付け部
品としてＣＲ遅延回路が必要とされている。このＣＲ遅
延回路は、ＣＲの時定数を用いてパルス波形をなまらせ
るため、一般に、大きな抵抗値あるいは大きな容量値で
構成されており、このため、ＣＲ遅延回路をＩＣ内部に
組み込むことは極めて困難である。
来技術においては、パワーセーブのＯＮ、ＯＦＦの切り
換え時に起こるスプリアスを低減させるため、外付け部
品としてＣＲ遅延回路が必要とされている。このＣＲ遅
延回路は、ＣＲの時定数を用いてパルス波形をなまらせ
るため、一般に、大きな抵抗値あるいは大きな容量値で
構成されており、このため、ＣＲ遅延回路をＩＣ内部に
組み込むことは極めて困難である。
【０００７】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、送受信切り換え時
にパワーセーブのＯＮ／ＯＦＦ動作によって発生するス
プリアスをＩＣ内部のみで低減することを可能とした半
導体集積回路を提供することにある。
なされたものであって、その目的は、送受信切り換え時
にパワーセーブのＯＮ／ＯＦＦ動作によって発生するス
プリアスをＩＣ内部のみで低減することを可能とした半
導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、基準電流を折り返して出力端側に接続された、基準
電圧出力用トランジスタに供給するカレントミラー回路
の該出力端側に容量と電流で遅延時間が定まる遅延回路
を挿入し、パワーセーブ切替時に、基準電圧のスプリア
スを低減するようにしたことを特徴とする。
め、基準電流を折り返して出力端側に接続された、基準
電圧出力用トランジスタに供給するカレントミラー回路
の該出力端側に容量と電流で遅延時間が定まる遅延回路
を挿入し、パワーセーブ切替時に、基準電圧のスプリア
スを低減するようにしたことを特徴とする。
【０００９】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて図面を参照して以下に説明する。図１は、本発明の
実施の形態の回路構成を示す図である。図１に示すよう
に、本発明の実施の形態は、トランジスタＱ１、Ｑ２か
らなるカレントミラー回路に接続される電流源基準回路
を構成するトランジスタＱ３のエミッタは、スイッチン
グ用のトランジスタＱ５を介して接地され、トランジス
タＱ５のベースはパワーセーブ端子ＰＳに接続され、基
準電流の同一電流を折り返して出力するカレントミラー
回路の第２の出力端であるトランジスタＱ６には、ダイ
オード接続されたトランジスタＱ７が接続され、トラン
ジスタＱ７のベースから基準電流に連動した基準電圧が
取り出される構成において、トランジスタＱ６のベース
とコレクタが容量Ｃ１で接続されている。
いて図面を参照して以下に説明する。図１は、本発明の
実施の形態の回路構成を示す図である。図１に示すよう
に、本発明の実施の形態は、トランジスタＱ１、Ｑ２か
らなるカレントミラー回路に接続される電流源基準回路
を構成するトランジスタＱ３のエミッタは、スイッチン
グ用のトランジスタＱ５を介して接地され、トランジス
タＱ５のベースはパワーセーブ端子ＰＳに接続され、基
準電流の同一電流を折り返して出力するカレントミラー
回路の第２の出力端であるトランジスタＱ６には、ダイ
オード接続されたトランジスタＱ７が接続され、トラン
ジスタＱ７のベースから基準電流に連動した基準電圧が
取り出される構成において、トランジスタＱ６のベース
とコレクタが容量Ｃ１で接続されている。
【００１０】本発明の実施の形態においては、ＩＣ内部
のバイアス回路内に、自由放電時間が次式（１）、 ｔ＝Ｃ×ΔＶ／Ｉ …（１） にて定まる回路形式で、容量Ｃと電流Ｉとで決まる遅延
回路を構成することにより、従来の外付け型のＣＲ遅延
回路と比較して、容量Ｃの値は、数ｐＦで実現すること
ができ、これによりＩＣ内部へ組み込むことが可能とな
る。
のバイアス回路内に、自由放電時間が次式（１）、 ｔ＝Ｃ×ΔＶ／Ｉ …（１） にて定まる回路形式で、容量Ｃと電流Ｉとで決まる遅延
回路を構成することにより、従来の外付け型のＣＲ遅延
回路と比較して、容量Ｃの値は、数ｐＦで実現すること
ができ、これによりＩＣ内部へ組み込むことが可能とな
る。
【００１１】
【実施例】上記した本発明の実施の形態をより詳細に説
明すべく、本発明の実施例について図１を参照して説明
する。
明すべく、本発明の実施例について図１を参照して説明
する。
【００１２】図１を参照して、トランジスタＱ３と、ト
ランジスタＱ４及び抵抗Ｒ３と、から構成される電流源
基準回路において、基準となる電流（基準電流）は、カ
レントミラー回路の入力端側のトランジスタＱ２に流
れ、トランジスタＱ２に流れる電流は、カレントミラー
回路で折り返され第１の出力端側のトランジスタＱ１に
流れ、この電流は電流源基準回路の電流となり、安定す
る。さらに、トランジスタＱ２に流れる基準電流は、カ
レントミラー回路の第２の出力端を構成するトランジス
タＱ６に流れ、この電流に連動した基準電圧がダイオー
ド接続されたトランジスタＱ７のベースから取り出され
る。
ランジスタＱ４及び抵抗Ｒ３と、から構成される電流源
基準回路において、基準となる電流（基準電流）は、カ
レントミラー回路の入力端側のトランジスタＱ２に流
れ、トランジスタＱ２に流れる電流は、カレントミラー
回路で折り返され第１の出力端側のトランジスタＱ１に
流れ、この電流は電流源基準回路の電流となり、安定す
る。さらに、トランジスタＱ２に流れる基準電流は、カ
レントミラー回路の第２の出力端を構成するトランジス
タＱ６に流れ、この電流に連動した基準電圧がダイオー
ド接続されたトランジスタＱ７のベースから取り出され
る。
【００１３】ディジタル移動体通信用ＩＣの場合、送信
及び受信の切り換え機能が必要となる。そこで、トラン
ジスタＱ５を電流源基準回路のエミッタとＧＮＤ間に挿
入し、トランジスタＱ５のベース電圧をパワーセーブ端
子ＰＳに印加する電圧で切り換えてパワーセーブを行
う。
及び受信の切り換え機能が必要となる。そこで、トラン
ジスタＱ５を電流源基準回路のエミッタとＧＮＤ間に挿
入し、トランジスタＱ５のベース電圧をパワーセーブ端
子ＰＳに印加する電圧で切り換えてパワーセーブを行
う。
【００１４】このパワーセーブのＯＮ／ＯＦＦ動作によ
り発生する異常なスプリアスを吸収する回路として、本
実施例では、カレントミラー回路の第２の出力端を構成
するトランジスタＱ６のベースとコレクタ間に容量Ｃ１
を挿入し、上記式（１）の容量Ｃ１とそこを流れるカレ
ントミラーの電流Ｉにより抵抗値が決定される抵抗Ｒ４
を介してトランジスタＱ６のエミッタは電源に接続され
る。
り発生する異常なスプリアスを吸収する回路として、本
実施例では、カレントミラー回路の第２の出力端を構成
するトランジスタＱ６のベースとコレクタ間に容量Ｃ１
を挿入し、上記式（１）の容量Ｃ１とそこを流れるカレ
ントミラーの電流Ｉにより抵抗値が決定される抵抗Ｒ４
を介してトランジスタＱ６のエミッタは電源に接続され
る。
【００１５】次に、本発明の実施例の動作について図１
を参照して説明する。
を参照して説明する。
【００１６】前述の通り、ディジタル移動体通信用ＩＣ
の場合、送信及び受信の切り換え機能が必要となり、ス
イッチングトランジスタＱ５のベース電圧を外部で切り
換えてパワーセーブを行う。このパワーセーブの切り換
え時、信号が急瞬に立ち上がるためパルスノイズが発生
し、異常スプリアスが出力信号に現れるが、本実施例に
おいては、このスプリアスを低減させるために、カレン
トミラー回路の出力側のトランジスタＱ６のベース・コ
レクタ間に容量Ｃ１を挿入し、信号の立ち上がりを滑ら
かにしている。
の場合、送信及び受信の切り換え機能が必要となり、ス
イッチングトランジスタＱ５のベース電圧を外部で切り
換えてパワーセーブを行う。このパワーセーブの切り換
え時、信号が急瞬に立ち上がるためパルスノイズが発生
し、異常スプリアスが出力信号に現れるが、本実施例に
おいては、このスプリアスを低減させるために、カレン
トミラー回路の出力側のトランジスタＱ６のベース・コ
レクタ間に容量Ｃ１を挿入し、信号の立ち上がりを滑ら
かにしている。
【００１７】図２に、カレントミラー回路の出力端に遅
延を入れた場合と、遅延を入れない場合の出力電圧波形
を示す。上式（１）で決まる回路形式は、容量Ｃ１と電
流Ｉで遅延時間を設定できることから、ＣＲ遅延回路と
比べて容量Ｃ１が数ｐＦで所望の遅延回路が実現でき、
このためＩＣ内部に取り込むことが可能となる。
延を入れた場合と、遅延を入れない場合の出力電圧波形
を示す。上式（１）で決まる回路形式は、容量Ｃ１と電
流Ｉで遅延時間を設定できることから、ＣＲ遅延回路と
比べて容量Ｃ１が数ｐＦで所望の遅延回路が実現でき、
このためＩＣ内部に取り込むことが可能となる。
【００１８】本発明の実施例として、容量Ｃ１＝５ｐ
Ｆ、電流Ｉ＝６７．６μＡの遅延回路を設けた場合に
は、実線Ａで示すように、パワーセーブの立ち上がり時
間は、３００ｎＳであり、一方、比較例として、遅延回
路がない場合には、破線Ｂで示すように、立ち上がり時
間は１２０ｎＳであり、本実施例によれば、明らかに立
ち上がりがなめらかである。
Ｆ、電流Ｉ＝６７．６μＡの遅延回路を設けた場合に
は、実線Ａで示すように、パワーセーブの立ち上がり時
間は、３００ｎＳであり、一方、比較例として、遅延回
路がない場合には、破線Ｂで示すように、立ち上がり時
間は１２０ｎＳであり、本実施例によれば、明らかに立
ち上がりがなめらかである。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
従来用いられていたＣＲ遅延回路に比べて、容量は例え
ば数ｐＦで実現可能であり、パワーセーブＯＮ／ＯＦＦ
時のスプリアスを低減するための遅延回路をＩＣ内部に
組み込みことを可能とするという効果を奏する。これ
は、本発明においては、自由放電に基づく遅延回路形式
を採用したことによる。
従来用いられていたＣＲ遅延回路に比べて、容量は例え
ば数ｐＦで実現可能であり、パワーセーブＯＮ／ＯＦＦ
時のスプリアスを低減するための遅延回路をＩＣ内部に
組み込みことを可能とするという効果を奏する。これ
は、本発明においては、自由放電に基づく遅延回路形式
を採用したことによる。
【図１】本発明の実施例を示す回路図である。
【図２】パワーセーブの切り換え時の出力電圧波形を示
す図である。
す図である。
【図３】従来例を示す回路図である。
Ｑ１、Ｑ２、Ｑ６ カレントミラー用ＰＮＰトランジス
タ Ｃ１ 遅延用容量 Ｃ２ ローパスフィルター回路の容量 Ｑ３、Ｑ４ カレントミラー用ＮＰＮトランジスタ Ｑ５ パワーセーブ用トランジスタ Ｑ７ 電源用トランジスタ ＰＳ パワーセーブ端子 Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ エミッタ抵抗 Ｒ６ ローパスフィルター回路の抵抗 １ パワーセーブ入力信号 ２ 本発明の出力電圧 ３ 従来の出力電圧
タ Ｃ１ 遅延用容量 Ｃ２ ローパスフィルター回路の容量 Ｑ３、Ｑ４ カレントミラー用ＮＰＮトランジスタ Ｑ５ パワーセーブ用トランジスタ Ｑ７ 電源用トランジスタ ＰＳ パワーセーブ端子 Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ エミッタ抵抗 Ｒ６ ローパスフィルター回路の抵抗 １ パワーセーブ入力信号 ２ 本発明の出力電圧 ３ 従来の出力電圧
Claims (2)
- 【請求項１】基準電流を折り返して出力端側に接続され
た、基準電圧出力用トランジスタに供給するカレントミ
ラー回路の該出力端側に容量と電流で遅延時間が定まる
遅延回路を挿入し、パワーセーブ切替時に、基準電圧の
スプリアスを低減するようにしたことを特徴とする半導
体集積回路。 - 【請求項２】第１のトランジスタと、第２のトランジス
タ及び抵抗と、から構成される電流源基準回路と、前記
電流源基準回路と第１の電源との間に挿入され、前記電
流源基準回路の基準電流を入力端に入力し、該基準電流
を第１の出力端から前記電流基準電流側に折り返して供
給すると共に、第２の出力端からダイオード接続された
第３のトランジスタに供給するカレントミラー回路と、 前記電流源基準回路と第２の電源との間に挿入されベー
スがパワーセーブ端子に接続された第４のトランジスタ
と、 を備え、 前記第３のトランジスタのベースから前記基準電流に連
動する基準電圧を取り出す基準電圧発生回路において、 前記カレントミラー回路の前記第２の出力端のトランジ
スタのコレクタとベース間を容量で接続したことを特徴
とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181413A JP2830847B2 (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路 |
| DE19726310A DE19726310C2 (de) | 1996-06-21 | 1997-06-20 | Referenzspannung-Erzeugungsschaltung mit Störspannungsunterdrückungsvermögen |
| US08/880,992 US5831473A (en) | 1996-06-21 | 1997-06-23 | Reference voltage generating circuit capable of suppressing spurious voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181413A JP2830847B2 (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011160A JPH1011160A (ja) | 1998-01-16 |
| JP2830847B2 true JP2830847B2 (ja) | 1998-12-02 |
Family
ID=16100337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8181413A Expired - Fee Related JP2830847B2 (ja) | 1996-06-21 | 1996-06-21 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5831473A (ja) |
| JP (1) | JP2830847B2 (ja) |
| DE (1) | DE19726310C2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018370A (en) * | 1997-05-08 | 2000-01-25 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US6028640A (en) * | 1997-05-08 | 2000-02-22 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| FR2767207B1 (fr) * | 1997-08-11 | 2001-11-02 | Sgs Thomson Microelectronics | Dispositif generateur de tension constante utilisant les proprietes de dependance en temperature de semi-conducteurs |
| US6137347A (en) * | 1998-11-04 | 2000-10-24 | Motorola, Ltd. | Mid supply reference generator |
| US6118266A (en) * | 1999-09-09 | 2000-09-12 | Mars Technology, Inc. | Low voltage reference with power supply rejection ratio |
| US6496057B2 (en) * | 2000-08-10 | 2002-12-17 | Sanyo Electric Co., Ltd. | Constant current generation circuit, constant voltage generation circuit, constant voltage/constant current generation circuit, and amplification circuit |
| US6750699B2 (en) * | 2000-09-25 | 2004-06-15 | Texas Instruments Incorporated | Power supply independent all bipolar start up circuit for high speed bias generators |
| US6842075B2 (en) * | 2001-06-06 | 2005-01-11 | Anadigics, Inc. | Gain block with stable internal bias from low-voltage power supply |
| US6753734B2 (en) | 2001-06-06 | 2004-06-22 | Anadigics, Inc. | Multi-mode amplifier bias circuit |
| US7116261B1 (en) * | 2005-05-09 | 2006-10-03 | Texas Instruments Incorporated | Method and apparatus for accurate inverse-linear voltage/current generator |
| FR3063154A1 (fr) * | 2017-02-17 | 2018-08-24 | STMicroelectronics (Alps) SAS | Stabilisation d'une boucle de regulation de courant de polarisation |
| CN107015594A (zh) * | 2017-05-30 | 2017-08-04 | 长沙方星腾电子科技有限公司 | 一种偏置电流产生电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845523A (ja) * | 1981-09-11 | 1983-03-16 | Olympus Optical Co Ltd | 測光回路 |
| JP3379761B2 (ja) * | 1991-07-02 | 2003-02-24 | 株式会社日立製作所 | 不揮発性記憶装置 |
| CA2066929C (en) * | 1991-08-09 | 1996-10-01 | Katsuji Kimura | Temperature sensor circuit and constant-current circuit |
| US5373226A (en) * | 1991-11-15 | 1994-12-13 | Nec Corporation | Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor |
| JP2953226B2 (ja) * | 1992-12-11 | 1999-09-27 | 株式会社デンソー | 基準電圧発生回路 |
-
1996
- 1996-06-21 JP JP8181413A patent/JP2830847B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-20 DE DE19726310A patent/DE19726310C2/de not_active Expired - Fee Related
- 1997-06-23 US US08/880,992 patent/US5831473A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19726310C2 (de) | 2002-03-28 |
| US5831473A (en) | 1998-11-03 |
| DE19726310A1 (de) | 1998-01-02 |
| JPH1011160A (ja) | 1998-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950010479B1 (ko) | 액티브필터 | |
| US4788508A (en) | Pop noise suppression circuit for audio amplifier | |
| JP2830847B2 (ja) | 半導体集積回路 | |
| US5734087A (en) | Acceleration sensor | |
| US5719529A (en) | Operational amplifier and digital signal transfer circuit | |
| KR960016010B1 (ko) | 지연-펄스 발생기 | |
| US6211744B1 (en) | Ring oscillator having an externally adjustable variable frequency | |
| US5262690A (en) | Variable delay clock circuit | |
| KR960009360A (ko) | 전압/전류 변환회로 | |
| JPH04315207A (ja) | 電源回路 | |
| JPH073646B2 (ja) | 定電流回路 | |
| KR100201037B1 (ko) | 액티브밴드패스필터 | |
| EP0379092A1 (en) | Voltage generating circuit | |
| US5841306A (en) | Pulse generator for generating output pulse of a predetermined width | |
| KR20000005731A (ko) | 넓은주파수범위를가지는ｓｒｐｐ회로 | |
| US4843253A (en) | Monolithically integratable circuit for the generation of extremely short duration current pulses | |
| JP3600187B2 (ja) | エミッタフォロワ回路 | |
| JPS6022862A (ja) | 電源回路 | |
| JP2829773B2 (ja) | コンパレータ回路 | |
| JPH0685536A (ja) | 電圧制御発振器 | |
| JPH07106872A (ja) | 高スルーレート演算増幅器 | |
| US4644183A (en) | Pulse generator circuit | |
| JPH10247846A (ja) | 入力回路 | |
| KR950007500Y1 (ko) | 입력 주파수 변화에 따른 출력전압 검출회로 | |
| JP2550416B2 (ja) | クランプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080925 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080925 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090925 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090925 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100925 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100925 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100925 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110925 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110925 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120925 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120925 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130925 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |