JPH10247846A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH10247846A JPH10247846A JP9048979A JP4897997A JPH10247846A JP H10247846 A JPH10247846 A JP H10247846A JP 9048979 A JP9048979 A JP 9048979A JP 4897997 A JP4897997 A JP 4897997A JP H10247846 A JPH10247846 A JP H10247846A
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- voltage
- resistance
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 接地電圧ＧＮＤから電源電圧ＶＣＣまでの入
力ダイナミックレンジを有しつつ高い入力インピーダン
スを得ることができる入力回路を提供することを目的と
する。 【解決手段】 入力回路は、接地電圧ＧＮＤに抵抗Ｒ４
を介してエミッタが接続されたＮＰＮ型トランジスタＱ
１から形成されるエミッタフォロワ回路と、電源電圧Ｖ
ＣＣに抵抗Ｒ１を介してエミッタが接続されたＰＮＰ型
トランジスタＱ２から形成されるエミッタフォロワ回路
と、トランジスタＱ１、Ｑ２のエミッタ間に直列に接続
された抵抗Ｒ２および抵抗Ｒ３とから構成される。
力ダイナミックレンジを有しつつ高い入力インピーダン
スを得ることができる入力回路を提供することを目的と
する。 【解決手段】 入力回路は、接地電圧ＧＮＤに抵抗Ｒ４
を介してエミッタが接続されたＮＰＮ型トランジスタＱ
１から形成されるエミッタフォロワ回路と、電源電圧Ｖ
ＣＣに抵抗Ｒ１を介してエミッタが接続されたＰＮＰ型
トランジスタＱ２から形成されるエミッタフォロワ回路
と、トランジスタＱ１、Ｑ２のエミッタ間に直列に接続
された抵抗Ｒ２および抵抗Ｒ３とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、入力回路に関す
る。
る。
【０００２】
【従来の技術】従来、接地電圧ＧＮＤから電源電圧ＶＣ
Ｃまでの入力ダイナミックレンジを有するバイポーラ集
積回路（ＩＣ）の入力回路としては、図４に示すよう
に、入力端とＩＣ内部回路への出力端間に抵抗Ｒ１を直
列に接続し、かつ出力端と接地間に抵抗Ｒ２を接続した
回路が知られている。この入力回路は、抵抗Ｒ１、Ｒ２
により入力信号を減衰（アッテネート）させる形式のも
のである。
Ｃまでの入力ダイナミックレンジを有するバイポーラ集
積回路（ＩＣ）の入力回路としては、図４に示すよう
に、入力端とＩＣ内部回路への出力端間に抵抗Ｒ１を直
列に接続し、かつ出力端と接地間に抵抗Ｒ２を接続した
回路が知られている。この入力回路は、抵抗Ｒ１、Ｒ２
により入力信号を減衰（アッテネート）させる形式のも
のである。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな入力回路では抵抗間に生成される寄生容量と抵抗と
からローパスフィルタ（ＬＰＦ）が形成されてしまうた
め、入力信号の周波数帯域が制限されてしまうという問
題があった。また、抵抗を形成するために非常に大きな
面積を必要とするので、入力インピーダンスをあまり高
く設定することができなかった。図５は、出力インピー
ダンスの高い回路を示すもので、例えばＰＷＭ出力を抵
抗とコンデンサからなるＬＰＦを通すことによりＩＣに
入力されるコントロール信号などを生成するようにした
ものである。このような出力インピーダンスの高い回路
からの信号をＩＣが受ける場合、その信号は減衰されて
しまうが、どの程度減衰されるのかは出力インピーダン
スに依存するため、設計者の意図した通りの特性が得ら
れなくなってしまうという問題がある。そこで、本発明
は、接地電圧ＧＮＤから電源電圧ＶＣＣまでの入力ダイ
ナミックレンジを有しつつ高い入力インピーダンスを得
ることができる入力回路を提供することを目的とする。
うな入力回路では抵抗間に生成される寄生容量と抵抗と
からローパスフィルタ（ＬＰＦ）が形成されてしまうた
め、入力信号の周波数帯域が制限されてしまうという問
題があった。また、抵抗を形成するために非常に大きな
面積を必要とするので、入力インピーダンスをあまり高
く設定することができなかった。図５は、出力インピー
ダンスの高い回路を示すもので、例えばＰＷＭ出力を抵
抗とコンデンサからなるＬＰＦを通すことによりＩＣに
入力されるコントロール信号などを生成するようにした
ものである。このような出力インピーダンスの高い回路
からの信号をＩＣが受ける場合、その信号は減衰されて
しまうが、どの程度減衰されるのかは出力インピーダン
スに依存するため、設計者の意図した通りの特性が得ら
れなくなってしまうという問題がある。そこで、本発明
は、接地電圧ＧＮＤから電源電圧ＶＣＣまでの入力ダイ
ナミックレンジを有しつつ高い入力インピーダンスを得
ることができる入力回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の入力回路は、接地電圧に第１抵抗を介して
エミッタが接続され、かつベースが入力端子に接続され
た第１トランジスタから構成される第１エミッタフォロ
ワ回路と、電源電圧に第２抵抗を介してエミッタが接続
され、かつベースが入力端子に接続された第２トランジ
スタから構成される第２エミッタフォロワ回路と、前記
第１トランジスタのエミッタと第２トランジスタのエミ
ッタ間を直列に接続する所定抵抗比の第３抵抗および第
４抵抗とを備える構成にした。
に、本発明の入力回路は、接地電圧に第１抵抗を介して
エミッタが接続され、かつベースが入力端子に接続され
た第１トランジスタから構成される第１エミッタフォロ
ワ回路と、電源電圧に第２抵抗を介してエミッタが接続
され、かつベースが入力端子に接続された第２トランジ
スタから構成される第２エミッタフォロワ回路と、前記
第１トランジスタのエミッタと第２トランジスタのエミ
ッタ間を直列に接続する所定抵抗比の第３抵抗および第
４抵抗とを備える構成にした。
【０００５】本発明においては、第１エミッタフォロワ
回路の出力と第２エミッタフォロワ回路の出力端間を所
定抵抗比の第３抵抗及び第４抵抗で接続することによ
り、接地電圧から電源電圧まで変化する入力信号に対し
て、入力回路の入力インピーダンスをトランジスタの入
力時のインピーダンスと同等に高くできる。
回路の出力と第２エミッタフォロワ回路の出力端間を所
定抵抗比の第３抵抗及び第４抵抗で接続することによ
り、接地電圧から電源電圧まで変化する入力信号に対し
て、入力回路の入力インピーダンスをトランジスタの入
力時のインピーダンスと同等に高くできる。
【０００６】
【発明の実施の形態】本発明の入力回路の実施の形態に
ついて説明する。本実施形態の入力回路はバイポーラ集
積回路の入力回路に適用される。図１は入力回路の構成
を示す回路図である。図１において、入力回路は、接地
電圧ＧＮＤに抵抗Ｒ４を介してエミッタが接続されＮＰ
Ｎ型トランジスタＱ１から構成されるエミッタフォロワ
回路と、電源電圧ＶＣＣに抵抗Ｒ１を介してエミッタが
接続されたＰＮＰ型トランジスタＱ２から構成されるエ
ミッタフォロワ回路と、トランジスタＱ１、Ｑ２のエミ
ッタ間に直列に接続された所定抵抗比の抵抗Ｒ２および
抵抗Ｒ３とから構成される。トランジスタＱ１、Ｑ２の
ベースは共通の入力端子が接続されており、また、直列
に接続された抵抗Ｒ２と抵抗Ｒ３との接続点にはＩＣの
内部回路に接続される出力端子ＯＵＴが設けられてい
る。上記のように構成されたエミッタフォロワ回路で
は、トランジスタのエミッタに抵抗が接続されているた
め、入力インピーダンスが高くできる。
ついて説明する。本実施形態の入力回路はバイポーラ集
積回路の入力回路に適用される。図１は入力回路の構成
を示す回路図である。図１において、入力回路は、接地
電圧ＧＮＤに抵抗Ｒ４を介してエミッタが接続されＮＰ
Ｎ型トランジスタＱ１から構成されるエミッタフォロワ
回路と、電源電圧ＶＣＣに抵抗Ｒ１を介してエミッタが
接続されたＰＮＰ型トランジスタＱ２から構成されるエ
ミッタフォロワ回路と、トランジスタＱ１、Ｑ２のエミ
ッタ間に直列に接続された所定抵抗比の抵抗Ｒ２および
抵抗Ｒ３とから構成される。トランジスタＱ１、Ｑ２の
ベースは共通の入力端子が接続されており、また、直列
に接続された抵抗Ｒ２と抵抗Ｒ３との接続点にはＩＣの
内部回路に接続される出力端子ＯＵＴが設けられてい
る。上記のように構成されたエミッタフォロワ回路で
は、トランジスタのエミッタに抵抗が接続されているた
め、入力インピーダンスが高くできる。
【０００７】図２はトランジスタＱ１の入力電圧ＶＩＮ
に対するＡ点の電圧の変化を示すグラフである。図１に
おいて、トランジスタＱ１からなるエミッタフォロワ回
路のＡ点における出力電圧を決定する場合の動作につい
て説明する。図１において、抵抗Ｒ２、Ｒ３が接続され
ていない場合、Ａ点の出力電圧は、図２の１点鎖線ａに
示すように入力電圧ＶＩＮに対してトランジスタＱ１の
ベース−エミッタ間電圧ＶBEQ1分下がった時点から表わ
れ、入力電圧ＶＩＮの上昇につれて直線的に上昇する。
また、トランジスタＱ１がない場合、Ａ点には抵抗Ｒ
２、Ｒ３を介してＢ点の電圧が供給されるため、Ａ点に
はＢ点の電圧を抵抗Ｒ２、Ｒ３、Ｒ４で分圧した電圧が
表われる。その結果、Ａ点の電圧は入力電圧ＶＩＮによ
り図２の破線ｂに示すように変化し、入力電圧ＶＩＮが
電圧Ｖ１になるとトランジスタＱ１がオフすることによ
り、Ｒ４／Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４・ＶＣＣで設定され
る一定の電圧に保持される。
に対するＡ点の電圧の変化を示すグラフである。図１に
おいて、トランジスタＱ１からなるエミッタフォロワ回
路のＡ点における出力電圧を決定する場合の動作につい
て説明する。図１において、抵抗Ｒ２、Ｒ３が接続され
ていない場合、Ａ点の出力電圧は、図２の１点鎖線ａに
示すように入力電圧ＶＩＮに対してトランジスタＱ１の
ベース−エミッタ間電圧ＶBEQ1分下がった時点から表わ
れ、入力電圧ＶＩＮの上昇につれて直線的に上昇する。
また、トランジスタＱ１がない場合、Ａ点には抵抗Ｒ
２、Ｒ３を介してＢ点の電圧が供給されるため、Ａ点に
はＢ点の電圧を抵抗Ｒ２、Ｒ３、Ｒ４で分圧した電圧が
表われる。その結果、Ａ点の電圧は入力電圧ＶＩＮによ
り図２の破線ｂに示すように変化し、入力電圧ＶＩＮが
電圧Ｖ１になるとトランジスタＱ１がオフすることによ
り、Ｒ４／Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４・ＶＣＣで設定され
る一定の電圧に保持される。
【０００８】従って、トランジスタＱ１があり、かつ抵
抗Ｒ２、Ｒ３が共に接続されている場合、トランジスタ
Ｑ２がオフになる電圧Ｖ１までの入力電圧ＶＩＮでは、
破線ｂに示す電圧の方が１点破線ａに示す電圧より高い
ので、Ａ点には、入力電圧ＶＩＮが電圧Ｖ１になるまで
Ｂ点の電圧を抵抗Ｒ２、Ｒ３、Ｒ４で分圧した電圧が表
われる。一方、電圧Ｖ１以降の入力電圧ＶＩＮでは、ベ
ース−エミッタ間電圧ＶBEQ1の点からトランジスタＱ１
がオンすることで得られるＡ点の電圧の方が１点破線ａ
に示すように破線ｂに示す電圧より高くなり、Ａ点の電
圧は入力電圧ＶＩＮの上昇につれて直線的に上昇する。
この結果、Ａ点の電圧は実線で示すように途中で折れた
線になる。尚、図において、理解を容易にするために実
線で示されるＡ点の電圧は破線ａ、ｂからずらして描か
れている。一方、Ｂ点の電圧もＡ点の電圧と同様に途中
で折れた線で示される（図３参照）。
抗Ｒ２、Ｒ３が共に接続されている場合、トランジスタ
Ｑ２がオフになる電圧Ｖ１までの入力電圧ＶＩＮでは、
破線ｂに示す電圧の方が１点破線ａに示す電圧より高い
ので、Ａ点には、入力電圧ＶＩＮが電圧Ｖ１になるまで
Ｂ点の電圧を抵抗Ｒ２、Ｒ３、Ｒ４で分圧した電圧が表
われる。一方、電圧Ｖ１以降の入力電圧ＶＩＮでは、ベ
ース−エミッタ間電圧ＶBEQ1の点からトランジスタＱ１
がオンすることで得られるＡ点の電圧の方が１点破線ａ
に示すように破線ｂに示す電圧より高くなり、Ａ点の電
圧は入力電圧ＶＩＮの上昇につれて直線的に上昇する。
この結果、Ａ点の電圧は実線で示すように途中で折れた
線になる。尚、図において、理解を容易にするために実
線で示されるＡ点の電圧は破線ａ、ｂからずらして描か
れている。一方、Ｂ点の電圧もＡ点の電圧と同様に途中
で折れた線で示される（図３参照）。
【０００９】図３は入力電圧ＶＩＮに対するＡ点および
Ｂ点の電圧並びにこれらの電圧を加算した出力電圧ＶＯ
ＵＴを示すグラフである。Ａ点およびＢ点の電圧は、抵
抗Ｒ２および抵抗Ｒ３で決定される比率で加算した電圧
を出力し、入力電圧ＶＩＮ対して直線的な特性を有す
る。
Ｂ点の電圧並びにこれらの電圧を加算した出力電圧ＶＯ
ＵＴを示すグラフである。Ａ点およびＢ点の電圧は、抵
抗Ｒ２および抵抗Ｒ３で決定される比率で加算した電圧
を出力し、入力電圧ＶＩＮ対して直線的な特性を有す
る。
【００１０】このように、本実施形態の入力回路では、
接地電圧ＧＮＤから電源電圧ＶＣＣまでの入力電圧ＶＩ
Ｎに対して、入力回路の入力インピーダンスをトランジ
スタの入力時のインピーダンスと同等に高くなり、高い
入力インピーダンスを確保できる。また、ＮＰＮ型トラ
ンジスタＱ１、ＰＮＰ型トランジスタＱ２および４本の
抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４という極めて少ない素子数
で実現することができ、集積回路の素子数を低減でき
る。さらに、入力信号の周波数帯域が制限されることな
く、出力インピーダンスの高い回路に接続される場合で
も、設計者の意図した通りの特性を得ることが可能であ
る。
接地電圧ＧＮＤから電源電圧ＶＣＣまでの入力電圧ＶＩ
Ｎに対して、入力回路の入力インピーダンスをトランジ
スタの入力時のインピーダンスと同等に高くなり、高い
入力インピーダンスを確保できる。また、ＮＰＮ型トラ
ンジスタＱ１、ＰＮＰ型トランジスタＱ２および４本の
抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４という極めて少ない素子数
で実現することができ、集積回路の素子数を低減でき
る。さらに、入力信号の周波数帯域が制限されることな
く、出力インピーダンスの高い回路に接続される場合で
も、設計者の意図した通りの特性を得ることが可能であ
る。
【００１１】
【発明の効果】本発明によれば、第１エミッタフォロワ
回路の出力と第２エミッタフォロワ回路の出力端間を所
定抵抗比の第３抵抗及び第４抵抗で接続することによ
り、接地電圧ＧＮＤから電源電圧ＶＣＣまで変化する入
力信号に対して、入力回路の入力インピーダンスをトラ
ンジスタの入力時のインピーダンスと同等に高くでき、
高い入力インピーダンスを確保できる。しかも、ＮＰＮ
型トランジスタ１つ、ＰＮＰ型トランジスタ１つ、抵抗
４本と極めて少ない素子数で実現することができ、集積
回路の素子数を低減できる。また、本発明は、前記第１
トランジスタおよび前記第２トランジスタをそれぞれ共
通の入力端子にベースが接続されたＮＰＮ型トランジス
タおよびＰＮＰ型トランジスタとしたので、接地電圧Ｇ
ＮＤから電源電圧ＶＣＣまでを入力電圧とする入力回路
の構成を簡単にできる。また、本発明は、前記第３抵抗
および第４抵抗を、前記加算される電圧が入力電圧に対
して直線的に変化するように設定したので、入出力特性
の優れた入力回路を実現できる。また、本発明をバイポ
ーラ集積回路の入力回路に適用すれば、集積回路の素子
数を低減することができる。
回路の出力と第２エミッタフォロワ回路の出力端間を所
定抵抗比の第３抵抗及び第４抵抗で接続することによ
り、接地電圧ＧＮＤから電源電圧ＶＣＣまで変化する入
力信号に対して、入力回路の入力インピーダンスをトラ
ンジスタの入力時のインピーダンスと同等に高くでき、
高い入力インピーダンスを確保できる。しかも、ＮＰＮ
型トランジスタ１つ、ＰＮＰ型トランジスタ１つ、抵抗
４本と極めて少ない素子数で実現することができ、集積
回路の素子数を低減できる。また、本発明は、前記第１
トランジスタおよび前記第２トランジスタをそれぞれ共
通の入力端子にベースが接続されたＮＰＮ型トランジス
タおよびＰＮＰ型トランジスタとしたので、接地電圧Ｇ
ＮＤから電源電圧ＶＣＣまでを入力電圧とする入力回路
の構成を簡単にできる。また、本発明は、前記第３抵抗
および第４抵抗を、前記加算される電圧が入力電圧に対
して直線的に変化するように設定したので、入出力特性
の優れた入力回路を実現できる。また、本発明をバイポ
ーラ集積回路の入力回路に適用すれば、集積回路の素子
数を低減することができる。
【図１】本発明の実施の形態における入力回路の構成を
示す回路図である。
示す回路図である。
【図２】本発明の実施の形態におけるトランジスタＱ１
の入力電圧ＶＩＮに対するＡ点の電圧の変化を示すグラ
フである。
の入力電圧ＶＩＮに対するＡ点の電圧の変化を示すグラ
フである。
【図３】本発明の実施の形態における入力電圧ＶＩＮに
対するＡ点およびＢ点の電圧並びにこれらの電圧を加算
した出力電圧ＶＯＵＴを示すグラフである。
対するＡ点およびＢ点の電圧並びにこれらの電圧を加算
した出力電圧ＶＯＵＴを示すグラフである。
【図４】従来のパイポーラＩＣの入力回路の構成を示す
図である。
図である。
【図５】従来の出力インピーダンスの高い回路の構成を
示す図である。
示す図である。
Ｑ１……ＮＰＮ型トランジスタ、Ｑ２……ＰＮＰ型トラ
ンジスタ、Ｒ１、Ｒ２、Ｒ３、Ｒ４……抵抗
ンジスタ、Ｒ１、Ｒ２、Ｒ３、Ｒ４……抵抗
Claims (4)
- 【請求項１】 接地電圧に第１抵抗を介してエミッタが
接続され、かつベースが入力端子に接続された第１トラ
ンジスタから構成される第１エミッタフォロワ回路と、 電源電圧に第２抵抗を介してエミッタが接続され、かつ
ベースが入力端子に接続された第２トランジスタから構
成される第２エミッタフォロワ回路と、 前記第１トランジスタのエミッタと第２トランジスタの
エミッタ間を直列に接続する所定抵抗比の第３抵抗およ
び第４抵抗と、 を備えることを特徴とする入力回路。 - 【請求項２】 前記第１トランジスタがＮＰＮ型トラン
ジスタから構成され、前記第２トランジスタがＰＮＰ型
トランジスタから構成されることを特徴とする請求項１
記載の入力回路。 - 【請求項３】 前記第３抵抗および第４抵抗は、前記第
１及び第２エミッタフォロワ回路の出力電圧が所定の抵
抗比で加算され、入力電圧に対して直線的に変化するよ
うに設定されることを特徴とする請求項１記載の入力回
路。 - 【請求項４】 バイポーラ集積回路の入力回路に適用さ
れたことを特徴とする請求項１記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048979A JPH10247846A (ja) | 1997-03-04 | 1997-03-04 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048979A JPH10247846A (ja) | 1997-03-04 | 1997-03-04 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247846A true JPH10247846A (ja) | 1998-09-14 |
Family
ID=12818378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9048979A Pending JPH10247846A (ja) | 1997-03-04 | 1997-03-04 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141814B2 (en) | 2003-11-10 | 2006-11-28 | Smc Kabushiki Kaisha | Input circuit |
| JP2009513059A (ja) * | 2005-10-20 | 2009-03-26 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | トランスコンダクタンス段の構成 |
-
1997
- 1997-03-04 JP JP9048979A patent/JPH10247846A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141814B2 (en) | 2003-11-10 | 2006-11-28 | Smc Kabushiki Kaisha | Input circuit |
| JP2009513059A (ja) * | 2005-10-20 | 2009-03-26 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | トランスコンダクタンス段の構成 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4949054A (en) | Temperature stable oscillator | |
| US5831473A (en) | Reference voltage generating circuit capable of suppressing spurious voltage | |
| JPH0365715A (ja) | 定電流回路 | |
| US4335359A (en) | Monolithically integrable lowpass filter circuit | |
| JPH10247846A (ja) | 入力回路 | |
| US20030107429A1 (en) | Current source circuit | |
| US4017749A (en) | Transistor circuit including source voltage ripple removal | |
| US6191635B1 (en) | Level shifting circuit having a fixed output common mode level | |
| US4502016A (en) | Final bridge stage for a receiver audio amplifier | |
| US5475327A (en) | Variable impedance circuit | |
| JPH11346125A (ja) | Ｓｒｐｐ回路 | |
| US5760642A (en) | Filter circuit using a junction capacitor of a semiconductor | |
| JPS6022862A (ja) | 電源回路 | |
| JPH0685536A (ja) | 電圧制御発振器 | |
| JP3161233B2 (ja) | フィルタ回路 | |
| US5015967A (en) | Integratable amplifier circuit | |
| JPH0332097Y2 (ja) | ||
| JP2630014B2 (ja) | トランジスタ耐圧補償回路 | |
| JPH06260925A (ja) | レベルシフト回路 | |
| JP2815038B2 (ja) | 半導体集積回路のトリミング装置 | |
| JP3150002B2 (ja) | 出力回路 | |
| JPH07154168A (ja) | バッファ回路 | |
| JPH0498683A (ja) | 差動増幅回路 | |
| JPH0846452A (ja) | 演算増幅器 | |
| JPS6143018A (ja) | 信号切換回路 |