JP3150002B2 - 出力回路 - Google Patents
出力回路Info
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- JP3150002B2 JP3150002B2 JP01601893A JP1601893A JP3150002B2 JP 3150002 B2 JP3150002 B2 JP 3150002B2 JP 01601893 A JP01601893 A JP 01601893A JP 1601893 A JP1601893 A JP 1601893A JP 3150002 B2 JP3150002 B2 JP 3150002B2
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Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特に低
電源電圧動作の高周波回路における出力回路に関する。
電源電圧動作の高周波回路における出力回路に関する。
【０００２】
【従来の技術】図３は従来のこの種の出力回路を示す回
路である。図３において、抵抗Ｒ２の一端は電源端子５
２に接続され、他端はトランジスタＴｒ１のコレクタ及
びＴｒ２のベースに接続されている。前記トランジスタ
Ｔｒ２のコレクタは電源端子５２に、またそのエミッタ
は抵抗Ｒ４に接続されている。さらに抵抗Ｒ４の他端は
出力端子４２，トランジスタＴｒ３のコレクタ，抵抗Ｒ
１の一端にそれぞれ接続されている。抵抗Ｒ１の他端
は、容量Ｃ１の一端及びトランジスタＴｒ１のベースに
接続されている。また、トランジスタＴｒ１のエミッタ
は、トランジスタＴｒ３のベース及び抵抗Ｒ３の一端に
接続されている。トランジスタＴｒ３のエミッタは抵抗
Ｒ５の一端に接続され、かつその他端は抵抗Ｒ３の他端
と共に接地端子５１に共通接続されている。また容量Ｃ
１の一端は、入力端子４１に接続されている。
路である。図３において、抵抗Ｒ２の一端は電源端子５
２に接続され、他端はトランジスタＴｒ１のコレクタ及
びＴｒ２のベースに接続されている。前記トランジスタ
Ｔｒ２のコレクタは電源端子５２に、またそのエミッタ
は抵抗Ｒ４に接続されている。さらに抵抗Ｒ４の他端は
出力端子４２，トランジスタＴｒ３のコレクタ，抵抗Ｒ
１の一端にそれぞれ接続されている。抵抗Ｒ１の他端
は、容量Ｃ１の一端及びトランジスタＴｒ１のベースに
接続されている。また、トランジスタＴｒ１のエミッタ
は、トランジスタＴｒ３のベース及び抵抗Ｒ３の一端に
接続されている。トランジスタＴｒ３のエミッタは抵抗
Ｒ５の一端に接続され、かつその他端は抵抗Ｒ３の他端
と共に接地端子５１に共通接続されている。また容量Ｃ
１の一端は、入力端子４１に接続されている。
【０００３】このように構成された従来の出力回路は、
入力端子４１を介して入力する入力信号Ｖｉｎが容量Ｃ
１により直流成分がカットされたのち、トランジスタＴ
ｒ１のベースに入力され、電圧増幅されて、入力信号Ｖ
ｉｎと逆相の信号Ｖｉｎ′がトランジスタＴｒ２のベー
スに入力され電流増幅されて、Ｖｉｎと逆相の信号Ｖｏ
ｕｔ′が、トランジスタＴｒ２のエミッタから出力され
る。また、前記トランジスタＴｒ１のベースに入力され
た入力信号Ｖｉｎは、トランジスタＴｒ３のベースに同
相で入力され、電力増幅されて、入力信号と逆相の信号
Ｖｏｕｔ″がトランジスタＴｒ３のコレクタから出力さ
れる。この出力信号Ｖｏｕｔ″は、前述した出力信号Ｖ
ｏｕｔ′と合成され、出力端子４２を介して、出力信号
Ｖｏｕｔとして出力される。つまり、出力信号Ｖｏｕｔ
は次の（１）式で表される。
入力端子４１を介して入力する入力信号Ｖｉｎが容量Ｃ
１により直流成分がカットされたのち、トランジスタＴ
ｒ１のベースに入力され、電圧増幅されて、入力信号Ｖ
ｉｎと逆相の信号Ｖｉｎ′がトランジスタＴｒ２のベー
スに入力され電流増幅されて、Ｖｉｎと逆相の信号Ｖｏ
ｕｔ′が、トランジスタＴｒ２のエミッタから出力され
る。また、前記トランジスタＴｒ１のベースに入力され
た入力信号Ｖｉｎは、トランジスタＴｒ３のベースに同
相で入力され、電力増幅されて、入力信号と逆相の信号
Ｖｏｕｔ″がトランジスタＴｒ３のコレクタから出力さ
れる。この出力信号Ｖｏｕｔ″は、前述した出力信号Ｖ
ｏｕｔ′と合成され、出力端子４２を介して、出力信号
Ｖｏｕｔとして出力される。つまり、出力信号Ｖｏｕｔ
は次の（１）式で表される。
【０００４】 Ｖｏｕｔ＝Ｖｏｕｔ′＋Ｖｏｕｔ″ …（１） また、抵抗Ｒ４により出力インピーダンス一定となる。
また抵抗Ｒ３及びＲ５により増幅率変動、回路電流変動
を低減し、さらに抵抗Ｒ１を介してトランジスタＴｒ１
のベースバイアスを与えている。
また抵抗Ｒ３及びＲ５により増幅率変動、回路電流変動
を低減し、さらに抵抗Ｒ１を介してトランジスタＴｒ１
のベースバイアスを与えている。
【０００５】
【発明が解決しようとする課題】前述した従来の出力回
路は、動作状態でのトランジスタＴｒ１及びトランジス
タＴｒ３のベース・エミッタ間電圧を各々ＶＢＥＴｒ
１，ＶＢＥＴｒ３とし、抵抗Ｒ５の両端の電位差をＶＲ
５とする。また、電源電圧をＶＣＣとすれば、出力信号
の振幅Ｖｏｕｔは後述の（２）式で決定される。
路は、動作状態でのトランジスタＴｒ１及びトランジス
タＴｒ３のベース・エミッタ間電圧を各々ＶＢＥＴｒ
１，ＶＢＥＴｒ３とし、抵抗Ｒ５の両端の電位差をＶＲ
５とする。また、電源電圧をＶＣＣとすれば、出力信号
の振幅Ｖｏｕｔは後述の（２）式で決定される。
【０００６】 Ｖｏｕｔ＝１／２｛ＶＣＣ−（ＶＢＥＴｒ１＋ＶＢＥＴｒ３＋ＶＲ５）｝ …（２） このため、電源電圧ＶＣＣが２．７Ｖ程度と低い場合に
は、出力振幅が約０．３Ｖｐしかとれないという欠点が
ある。
は、出力振幅が約０．３Ｖｐしかとれないという欠点が
ある。
【０００７】また、回路構成上トランジスタＴｒ１，Ｔ
ｒ２及びＴｒ３のベースバイアスとして、自己固定バイ
アス方式をとっているため、電源電圧ＶＣＣを与えた状
態で、消費電力を抑制させようと、トランジスＴｒ１の
ベースを接地させたとしても、抵抗Ｒ２，トランジスタ
Ｔｒ２，抵抗Ｒ４及び抵抗Ｒ１の経路で、回路電流が流
れ続けるため、消費電力抑制の効果が小さいという欠点
があり、この欠点は前記の欠点とは別に存在する。
ｒ２及びＴｒ３のベースバイアスとして、自己固定バイ
アス方式をとっているため、電源電圧ＶＣＣを与えた状
態で、消費電力を抑制させようと、トランジスＴｒ１の
ベースを接地させたとしても、抵抗Ｒ２，トランジスタ
Ｔｒ２，抵抗Ｒ４及び抵抗Ｒ１の経路で、回路電流が流
れ続けるため、消費電力抑制の効果が小さいという欠点
があり、この欠点は前記の欠点とは別に存在する。
【０００８】本発明は、かかる問題に鑑みてなされたも
のであって、例えば電源電圧ＶＣＣが２．７Ｖ程度でも
出力振幅Ｖｏｕｔが約０．７Ｖｐとれ、また電源電圧Ｖ
ＣＣを与えた状態で消費電力抑制を行なった場合でも、
回路電流を０にすることができる出力回路を提供するこ
とを目的とする。
のであって、例えば電源電圧ＶＣＣが２．７Ｖ程度でも
出力振幅Ｖｏｕｔが約０．７Ｖｐとれ、また電源電圧Ｖ
ＣＣを与えた状態で消費電力抑制を行なった場合でも、
回路電流を０にすることができる出力回路を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明の出力回路は、コ
レクタが第１の抵抗素子を介して第１の電源端子に接続
され、エミッタが第２の抵抗素子を介して第２の電源に
接続され、ベースが容量素子を介して入力端子に接続さ
れるとともに外部端子から第３の抵抗素子を介してバイ
アス電圧が与えられ、かつ前記入力端子に信号が未入力
のとき前記バイアス電圧を下げることにより回路電流が
遮断される第１のトランジスタと、コレクタが第１の電
源に接続され、ベースが前記第１のトランジスタのコレ
クタに接続される第２のトランジスタと、エミッタが第
４の抵抗素子を介して第２の電源に接続され、ベースが
前記第１のトランジスタのベースに接続され、かつ前記
入力端子に信号が未入力のとき前記第１のトランジスタ
とともに回路電流が遮断される第３のトランジスタとを
有し、前記第２のトランジスタのエミッタおよび前記第
３のトランジスタのコレクタが直接接続されかつ出力端
子にも接続され、前記低電圧動作時でも前記出力端子に
おける出力電圧振幅範囲を前記第３のトランジスタのベ
ースエミッタ間電圧の略１／２拡張する構成を備えるこ
とを特徴とする。
レクタが第１の抵抗素子を介して第１の電源端子に接続
され、エミッタが第２の抵抗素子を介して第２の電源に
接続され、ベースが容量素子を介して入力端子に接続さ
れるとともに外部端子から第３の抵抗素子を介してバイ
アス電圧が与えられ、かつ前記入力端子に信号が未入力
のとき前記バイアス電圧を下げることにより回路電流が
遮断される第１のトランジスタと、コレクタが第１の電
源に接続され、ベースが前記第１のトランジスタのコレ
クタに接続される第２のトランジスタと、エミッタが第
４の抵抗素子を介して第２の電源に接続され、ベースが
前記第１のトランジスタのベースに接続され、かつ前記
入力端子に信号が未入力のとき前記第１のトランジスタ
とともに回路電流が遮断される第３のトランジスタとを
有し、前記第２のトランジスタのエミッタおよび前記第
３のトランジスタのコレクタが直接接続されかつ出力端
子にも接続され、前記低電圧動作時でも前記出力端子に
おける出力電圧振幅範囲を前記第３のトランジスタのベ
ースエミッタ間電圧の略１／２拡張する構成を備えるこ
とを特徴とする。
【００１０】
【実施例】以下、本発明を図面を参照して説明する。図
１は本発明の一実施例の出力回路を示す回路図である。
図１において、本実施例は、第１の容量Ｃ１と、第１，
第２，第３のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３と、
第１，第２，第３，第４の抵抗Ｒ１〜Ｒ５と、それぞれ
第１，第２の入力端子４１，４３と、第１の電源端子５
２と、第１の接地端子５１と、第１の出力端子４２とを
備えている。
１は本発明の一実施例の出力回路を示す回路図である。
図１において、本実施例は、第１の容量Ｃ１と、第１，
第２，第３のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３と、
第１，第２，第３，第４の抵抗Ｒ１〜Ｒ５と、それぞれ
第１，第２の入力端子４１，４３と、第１の電源端子５
２と、第１の接地端子５１と、第１の出力端子４２とを
備えている。
【００１１】本実施例の回路が、図３に示す従来の回路
と相違する点は、シリコンバイポーラトランジスタＴｒ
１及びＴｒ３のベースが、抵抗Ｒ１の一端に共通接続さ
れ、その抵抗Ｒ１の他端は入力端子４３に接続され、ま
た図３の抵抗Ｒ４がなくなり、トランジスタＴｒ２のエ
ミッタ及びトランジスタＴｒ３のコレクタが出力端子４
２に共通接続されている点である。尚、図１において、
図３と同一物には同一符号を付して詳しい説明を省略す
る。
と相違する点は、シリコンバイポーラトランジスタＴｒ
１及びＴｒ３のベースが、抵抗Ｒ１の一端に共通接続さ
れ、その抵抗Ｒ１の他端は入力端子４３に接続され、ま
た図３の抵抗Ｒ４がなくなり、トランジスタＴｒ２のエ
ミッタ及びトランジスタＴｒ３のコレクタが出力端子４
２に共通接続されている点である。尚、図１において、
図３と同一物には同一符号を付して詳しい説明を省略す
る。
【００１２】次に前述のように構成された本実施例の回
路動作について説明する。入力端子４１を介して入力さ
れる入力信号Ｖｉｎが、容量Ｃ１により直流成分がカッ
トされたのち、トランジスタＴｒ１のベースに入力さ
れ、電圧増幅され、入力信号と逆相の信号Ｖｉｎ′がト
ランジスタＴｒ２のベースに入力され、トランジスタＴ
ｒ２で電流増幅され、入力信号と逆相の信号Ｖｏｕｔ′
がそのエミッタから出力される。また、トランジスタＴ
ｒ３のベースに入力された信号Ｖｉｎは電力増幅され
て、入力信号と逆相の信号Ｖｏｕｔ″となって、そのコ
レクタから出力される。この出力信号Ｖｏｕｔ″は、前
述の信号Ｖｉｎ′と合成され、出力端子４２を介して、
出力信号Ｖｏｕｔとして出力される。本実施例の場合、
トランジスタＴｒ１のベース・エミッタ間電圧をＶＢＥ
Ｔｒ１とし、抵抗Ｒ３の両端の電位差をＶＲ３とする
と、出力信号の振幅Ｖｏｕｔは、次の（３）式により決
定される。
路動作について説明する。入力端子４１を介して入力さ
れる入力信号Ｖｉｎが、容量Ｃ１により直流成分がカッ
トされたのち、トランジスタＴｒ１のベースに入力さ
れ、電圧増幅され、入力信号と逆相の信号Ｖｉｎ′がト
ランジスタＴｒ２のベースに入力され、トランジスタＴ
ｒ２で電流増幅され、入力信号と逆相の信号Ｖｏｕｔ′
がそのエミッタから出力される。また、トランジスタＴ
ｒ３のベースに入力された信号Ｖｉｎは電力増幅され
て、入力信号と逆相の信号Ｖｏｕｔ″となって、そのコ
レクタから出力される。この出力信号Ｖｏｕｔ″は、前
述の信号Ｖｉｎ′と合成され、出力端子４２を介して、
出力信号Ｖｏｕｔとして出力される。本実施例の場合、
トランジスタＴｒ１のベース・エミッタ間電圧をＶＢＥ
Ｔｒ１とし、抵抗Ｒ３の両端の電位差をＶＲ３とする
と、出力信号の振幅Ｖｏｕｔは、次の（３）式により決
定される。
【００１３】 Ｖｏｕｔ＝１／２｛ＶＣＣ−（ＶＢＥＴｒ１＋ＶＲ３）｝ …（３） この（３）式を、従来例の（２）式と比較すれば、トラ
ンジスタＴｒ３のベース・エミッタ間電圧ＶＢＥＴｒ３
の１／２段分約０．４Ｖ出力振幅を大きくとることが可
能であり、つまり、電源電圧ＶＣＣが２．７Ｖ程度でも
本実施例では、出力振幅Ｖｏｕｔを約０．４Ｖ大きくと
ることが可能となる。また、入力端子４３を介して入力
される基準電圧をトランジスタＴｒ１及びＴｒ３のカッ
トオフ電圧である約０．８Ｖ以下である約０．８Ｖ以下
に下げることで、電源電圧ＶＣＣを与えた状態でも、ト
ランジスタＴｒ１及びＴｒ３がオフするため、回路電流
が遮断され、消費電力を抑制することが可能である。
ンジスタＴｒ３のベース・エミッタ間電圧ＶＢＥＴｒ３
の１／２段分約０．４Ｖ出力振幅を大きくとることが可
能であり、つまり、電源電圧ＶＣＣが２．７Ｖ程度でも
本実施例では、出力振幅Ｖｏｕｔを約０．４Ｖ大きくと
ることが可能となる。また、入力端子４３を介して入力
される基準電圧をトランジスタＴｒ１及びＴｒ３のカッ
トオフ電圧である約０．８Ｖ以下である約０．８Ｖ以下
に下げることで、電源電圧ＶＣＣを与えた状態でも、ト
ランジスタＴｒ１及びＴｒ３がオフするため、回路電流
が遮断され、消費電力を抑制することが可能である。
【００１４】また、前述のバイアス方式により電源電圧
ＶＣＣを与えた状態でも入力信号が未入力の時等の消費
電力を抑制したい場合、第２の入力端子に入力される基
準電圧を下げることにより、回路電流を完全に遮断し、
消費電力を抑えることが可能となる。
ＶＣＣを与えた状態でも入力信号が未入力の時等の消費
電力を抑制したい場合、第２の入力端子に入力される基
準電圧を下げることにより、回路電流を完全に遮断し、
消費電力を抑えることが可能となる。
【００１５】図２は本発明の他の実施例の出力回路を示
す回路図である。図２において、本実施例は、トランジ
スタをすべてｐｎｐ型で構成しており、これにともない
回路構成も変更している。本実施例の動作・機能は、前
記一実施例と同様であるので、省略する。
す回路図である。図２において、本実施例は、トランジ
スタをすべてｐｎｐ型で構成しており、これにともない
回路構成も変更している。本実施例の動作・機能は、前
記一実施例と同様であるので、省略する。
【００１６】
【発明の効果】以上説明したように、本発明の出力回路
は、第１のトランジスタのコレクタに、負荷抵抗と第２
のトランジスタのベースを接続し、また、第１のトラン
ジスタのベースは、第３のトランジスタのベースと共通
で、容量を介して第１の入力端子を接続し、また抵抗を
介して第２の入力端子を接続し、第２のトランジスタの
エミッタと第３のトランジスタのコレクタは共通で、出
力端子を接続する構成にしたので、電源電圧を有効に使
うことができ、電源電圧が低い場合でも、出力振幅が大
きくなり、また電源電圧を加えた状態で消費電力を抑制
するために第２の入力端子を接地させた場合、完全に回
路電流をしゃ断することができるため、消費電力を理論
的にゼロに抑えることができる効果を有する。
は、第１のトランジスタのコレクタに、負荷抵抗と第２
のトランジスタのベースを接続し、また、第１のトラン
ジスタのベースは、第３のトランジスタのベースと共通
で、容量を介して第１の入力端子を接続し、また抵抗を
介して第２の入力端子を接続し、第２のトランジスタの
エミッタと第３のトランジスタのコレクタは共通で、出
力端子を接続する構成にしたので、電源電圧を有効に使
うことができ、電源電圧が低い場合でも、出力振幅が大
きくなり、また電源電圧を加えた状態で消費電力を抑制
するために第２の入力端子を接地させた場合、完全に回
路電流をしゃ断することができるため、消費電力を理論
的にゼロに抑えることができる効果を有する。
【図１】本発明の一実施例の出力回路を示す回路図であ
る。
る。
【図２】本発明の他の実施例の出力回路を示す回路であ
る。
る。
【図３】従来の出力回路を示す回路図である。
Ｃ１ 容量 Ｔｒ１，Ｔｒ２，Ｔｒ３ トランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗 ４１，４３ 入力端子 ４２ 出力端子 ５１ 電源端子 ５２ 接地端子
Claims (3)
- 【請求項１】 コレクタが第１の抵抗素子を介して第１
の電源端子に接続され、エミッタが第２の抵抗素子を介
して第２の電源に接続され、ベースが容量素子を介して
入力端子に接続されるとともに外部端子から第３の抵抗
素子を介してバイアス電圧が与えられ、かつ前記入力端
子に信号が未入力のとき前記バイアス電圧を下げること
により回路電流が遮断される第１のトランジスタと、コ
レクタが第１の電源に接続され、ベースが前記第１のト
ランジスタのコレクタに接続される第２のトランジスタ
と、エミッタが第４の抵抗素子を介して第２の電源に接
続され、ベースが前記第１のトランジスタのベースに接
続され、かつ前記入力端子に信号が未入力のとき前記第
１のトランジスタとともに回路電流が遮断される第３の
トランジスタとを有し、前記第２のトランジスタのエミ
ッタおよび前記第３のトランジスタのコレクタが直接接
続されかつ出力端子にも接続され、前記低電圧動作時で
も前記出力端子における出力電圧振幅範囲を前記第３の
トランジスタのベースエミッタ間電圧の略１／２拡張す
る構成を備えることを特徴とする出力回路。 - 【請求項２】 第１，第２，第３のトランジスタが、ｎ
ｐｎ型である請求項１に記載の出力回路。 - 【請求項３】 第１，第２，第３のトランジスタが、ｐ
ｎｐ型である請求項１に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01601893A JP3150002B2 (ja) | 1993-02-03 | 1993-02-03 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01601893A JP3150002B2 (ja) | 1993-02-03 | 1993-02-03 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232652A JPH06232652A (ja) | 1994-08-19 |
| JP3150002B2 true JP3150002B2 (ja) | 2001-03-26 |
Family
ID=11904838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01601893A Expired - Fee Related JP3150002B2 (ja) | 1993-02-03 | 1993-02-03 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150002B2 (ja) |
-
1993
- 1993-02-03 JP JP01601893A patent/JP3150002B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232652A (ja) | 1994-08-19 |
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