KR960005376B1 - 출력회로 - Google Patents

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KR960005376B1
KR960005376B1 KR1019880010220A KR880010220A KR960005376B1 KR 960005376 B1 KR960005376 B1 KR 960005376B1 KR 1019880010220 A KR1019880010220 A KR 1019880010220A KR 880010220 A KR880010220 A KR 880010220A KR 960005376 B1 KR960005376 B1 KR 960005376B1
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resistor
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겐 마츠무라
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

출력회로
제1도는 아날로그 구동형의 종래 출력회로의 회로도.
제2도는 본 발명의 1실시예에 따른 출력회로를 나타낸 회로도.
제3도는 본 발명의 다른 실시예에 따른 출력회로를 나타낸 회로도.
제4도는 본 발명의 또 다른 실시예에 따른 출력회로를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 차동증폭기 Q30 : 제1NPN트랜지스터
Q31 : 제2PNP트랜지스터 Q32 : 제3NPN트랜지스터
Q23,Q24,Q33 : PNP트랜지스터 Q21,Q22,Q35 : NPN트랜지스터
Q34 : 풀업용 NPN트랜지스터 Q36 : 풀다운용 NPN트랜지스터
I, I1, I2 : 전류원 Vo : 출력전압
Vcc : 전원전압 T1 : 입력단
T2 : 출력단
[산업상의 이용분야]
본 발명은 출력회로에 관한 것으로, 특히 모우터 구동회로와 같은 대전류 및 큰 출력진폭이 요구되는 출력단에서 사용되는 출력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 스위칭형 출력회로 또는 아날로그 구동형 출력회로는 브러시리스(Brush-less) 모우터 구동회로의 출력단에서 출력회로로서 사용되고 있는 바, 이 스위칭형 출력회로에서는 전기적인 잡음이 발생되기 때문에 이러한 전기적인 잡음을 낮추면서 상기 브러시리스 모우터를 원활하게 구동시키기 위해 대용량 콘덴서가 요구되고 있다. 그 때문에 상기 스위칭형 출력회로는 대용량 콘덴서를 설치할 필요가 있어 소형화 및 가격면에서 적당치가 않았다. 따라서, 이상과 같은 결점을 피하기 위해서 아날로그 구동형 출력회로가 광범위하게 사용되고 있다.
제1도는 아날로그 구동형 출력회로의 일례를 나타낸 회로도로서, 이 아날로그 구동형 출력회로에서는 풀업(pull-up)용 NPN트랜지스터(Q10) 및 풀다운(pull-down)용 NPN트랜지스터(Q12)를 차동증폭기(11)의 출력신호로 제어하게 되는 바, 이때 입력단(T1)으로 입력전류가 공급되지 않으면 상기 풀업용 NPN트랜지스터(Q10)의 전류를 제어하도록 다이오드(D1~D4)와 트랜지스터(Q8~Q11)로 이루어지는 루우프가 형성되게 된다. 즉, 상기 풀업용 NPN트랜지스터(Q10)로 흐르는 전류는 각 트랜지스터의 에미터영역 변화에 의해 제어되게 되는데, 그때 상기 입력단(T1)으로 정(正)의 입력전류(Ii+)가 공급된다면 차동증폭기(11)의 비반전입력단(+)에서 입식전압(Vin)은
Vin = Verf +(Ii+) x R2 -----------------------(1)
로 된다. 여기서, Verf는 차동증폭기(11)의 기준단으로 공급되는 기준전압을 나타낸다.
따라서, 상기 차동증폭(11)의 출력신호는 하이레벨로서 출력되므로, 전류원(I)과 PNP트랜지스터(Q5,Q6)로 이루어진 전류미러회로에 의해 공급되는 전류는 풀업용 NPN트랜지스터(Q9)의 베이스전극으로 공급되고, 그로부터 상기 풀업용 NPN트랜지스터(Q9,Q10)는 온상태로 된다. 이러한 상태에서 풀다운 PNIP 및 NPN트랜지스터(Q11,Q12)는 오프상태로 된다. 그때 입력단(T1)으로부터 부(負)의 전류(Ii-)가 흐르게 되면 차동증폭기(11)의 비반전입력단(+) 에서의 입력전압(Vin)은
Vin = Verf -(Ii-) x R2 -----------------------(2)
로 된다. 따라서, 차동증폭기(11)의 출력신호는 로우레벨로서 출력되므로, 이러한 상태에서 풀다운용 PNP 및 NPN트랜지스터(Q11,Q12)는 온상태로 되면서 상기 풀업용 NPN트랜지스터(Q9,Q10)는 각기 오프상태로 되고, 그로부터 상기 회로 전체로서 증폭회로가 형성되게 된다. 여기서 증폭회로의 입력전류(Ii)와 출력전압(Vo)과의 관계는
R2·Ii = R3, Vo / (R3 +R4) --------------------(3)
로 되고, 따라서 이 증폭회로의 이득(G)은
G = Vo / R2·Ii = R2·(R3 + R4) / R3 --------------(4)
로 된다.
이때, R2=R3로 놓으면 이 증폭회로의 이득(G)은
G = R3 + R4 -----------------------------(5)
로 되고, 여기서 R2, R3, R4는 각기 저항(R2, R3, R4)의 저항값을 나타낸다.
상기와 같은 방법으로 대증폭 출력전압과 대전류를 공급해 주는 아날로그 구동형 출력회로가 실현될 수 있게 됨으로써, 종래 스위칭형 출력회로에 의해 발생되는 전기적인 잡음을 방지할 수 있고, 안정된 출력파형을 얻을 수 있게 된다. 더욱이, 아래와 같이 표현되는 충분한 출력전류가 얻어진다.
Ic10 = Ic6 x hfe9 x hfe10 ----------------------(6)
Ic12 = Ic7 x hfe8 x hfe12 ----------------------(7)
여기서 Ic10과 Ic12는 풀업용 및 풀다운용 NPN트랜지스터(Q10,Q12)의 콜렉터전류를 나타내고, hfe8, hfe9, hfe10, hfe12는 각각 NPN트랜지스터(Q8,Q9,Q10,Q12)의 전류이득을 나타낸다.
따라서, 포화상태에서 출력단(T2)의 최대출력전압(Vmax)은
Vmax = Vcc = Vbe10 - Vbe9 - Vces6 -------------(8)
로 되는 바, 여기서, Vces6는 PNP트랜지스터(Q6)가 포화상태에서 상기 PNP트랜지스터(Q6)의 콜렉터-에미터 사이의 전압을 나타낸다. 또, 포화상태에서 출력단(T2)의 최소출력전압(Vmin)은
Vmin = Vces12 ---------------------------(9)
로 되는데, 여기서 Vces12는 풀다운용 NPN트랜지스터(Q12)가 포화상태에서 상기 풀다운용 NPN트랜지스터(Q12)의 콜렉터-에미터 사이의 전압을 나타낸다.
한편, Vbe와 Vces는 각각 약 0.7(V)와 0.3(V)로 되는 바, 그때 최대 출력전압(Vmax)은 전원전압(Vcc)에 대해 약 1.7(V)정도 낮아지게 된다. 최근에 전원전압(Vcc)을 낮추기 위한 요구가 더욱 엄격하게 되었는데, 예컨대 플로피디스크 구동회로에서는 5V의 전원전압(Vcc)으로 출력회로를 동작시키는 것이 필요하게 되므로, 이러한 모우터를 충분히 구동시킬수 있도록 출력전류와 출력전압진폭 또는 가능한 한 큰 토우크를 공급할 수 있는 출력회로가 요구되게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 출력회로의 출력진폭을 증가시킬 수 있을 뿐만 아니라 큰 출력진폭과 대전류를 공급할 수 있도록 된 아날로그 구동형 출력회로를 제공함에 그목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명은, 각각 제1 및 제2전원전위를 공급하기 위한 제1 및 제2전원전위 공급수단과, 출력신호를 출력하기 위한 출력단, 각각 베이스전극과 콜렉터전극 및 에미터전극을 갖춘 제1도전형 제1트랜지스터, 각각 베이스전극과 콜렉터전극 및 에미터전극을 갖춘 제2도전형 제2트랜지스터, 각각 베이스전극과 콜렉터전극 및 에미터전극을 갖춘 제1도전형 제3트랜지스터, 상기 제1 및 제2트랜지스터의 베이스전극으로 입력신호를 공급하기 위한 입력신호 공급수단, 상기 제3트랜지스터의 베이스전극에 바이어스전압을 공급하기 위한 바이어스전압 공급수단, 상기 제2전원전위 공급수단으로 상기 제1 및 제3트랜지스터의 에미터전극을 접속시키기 위한 전류원, 상기 제1전원전위 공급수단으로 상기 제2트랜지스터의 에미터전극을 접속시키면서 상기 제3트랜지스터의 콜렉터전극을 접속시키기 위한 접속수단, 상기 제1트랜지스터의 콜렉터전류를 증폭하면서 상기 출력단으로 증폭된 전류를 공급하기 위한 제1출력트랜지스터수단 및, 상기 제2트랜지스터의 콜렉터전류를 증폭하면서 상기 출력단으로 증폭된 전류를 공급하기 위한 제2출력트랜지스터수단을 구비하여 이루어진 것을 특징으로 한다.
[실시예]
이하, 본 발명의 실시예를 예시도면을 참조하여 상세히 설명한다.
제2도는 본 발명의 실시예에 따른 출력회로를 나타낸 회로도로서, 이 출력회로는 제1NPN트랜지스터(Q30) 및 제2NPN트랜지스터(Q31)가 차동증폭기(11)의 출력단에 접속되어 차동증폭기(11)의 출력신호가 공급되게 된다. 그리고, 상기 제1NPN트랜지스터(Q30)의 에미터전극이 제3NPN트랜지스터(Q32)의 에미터전극에 접속되게 되고, 상기 제1 및 제3NPN트랜지스터(Q30,Q32)의 에미터전극이 공통접속되면서 전류원(I1)을 매개로 접지단(GND)에 접속된다. 또, 상기 제2NPN트랜지스터(Q31)의 에미터전극이 다이오드(D10)를 매개로 전원전압(Vcc)에 결합되면서 그 콜렉터전극이 제6NPN트랜지스터(Q35)의 베이스전극에 접속되고, 상기 제6NPN트랜지스터(Q35)의 콜렉터전극은 전원전압(Vcc)에 접속되면서 그 에미터전극이 풀다운용 NPN트랜지스터(Q36)의 베이스전극에 접속된다. 따라서 제6 및 풀다운용 NPN트랜지스터(Q35,Q30)는 다링톤접속으로 이루어져 있다.
그리고, 상기 제1NPN트랜지스터(Q30)의 콜렉터전극이 PNP트랜지스터(Q33)의 베이스전극에 접속되어 있고, 상기 PNP트랜지스터(Q33)의 에미터전극이 전원전압(Vcc)에 접속되면서 그 콜렉터전극이 풀업용 NPN트랜지스터(Q34)의 베이스전극에 접속되어 있으며, 상기 풀업용 NPN트랜지스터(Q34)의 에미터전극이 출력단(T2)에 접속되어 있다. 또, 저항(R5)의 일단이 다이오드(D10)의 캐소드전극에 접속되면서 그 타단이 상기 제3NPN트랜지스터(Q32)의 베이스전극과 전류원(I2)을 매개로 접지단(GND)에 접속되어 있다. 따라서, 상기 저항(R5)과 전류원(I2)은 상기 제3NPN트랜지스터(Q32)에 대해 바이어스회로를 형성하게 된다.
한편, 차동증폭기(11)는 반전입력단(-)과 비반전입력단(+)를 갖추고 있고, 이들 입력단에는 각각 저항(R2,R3)을 매개로 기준전압(Vref)이 공급되고 있는 바, 상기 비반전입력단(+)은 입력단(T1)에 접속되어 입력전류가 공급되고 있고, 반전입력단(-)은 궤환저항(R4)을 매개로 출력단(T2)에 접속되어 있다. 상기 회로에서 풀업용 NPN트랜지스터(Q34)와 풀다운용 NPN트랜지스터(Q36)는 상기 제1NPN트랜지스터(Q30)와 상기 제2NPN트랜지스터(Q31)에 의해 동작되는데, 상기 제1NPN 및 제2NPN트랜지스터(Q30,Q31)의 베이스전극에는 차동증폭기(11)의 출력신호가 공급된다. 이때, 입력단(T1)으로 정(正)의 입력전류(Ii+)가 공급되면, 차동증폭기(11)의 비반전입력단(+)에서의 입력전압(Vin)은
Vin = Verf + (Ii+) x R2 ------------------(10)
로 퍼고, 여기서 R2는 저항(R2)의 저항값을 나타낸다.
이러한 상태에서 차동증폭기(11)의 출력신호가 하이레벨로서 출력되므로, 제1NPN트랜지스터(Q30)와 PNP트랜지스터(Q33) 및 풀업용 NPN트랜지스터(Q34)는 출력단(T2)에서 하이레벨이 되도록 온상태로 변하게 되고, 또 이러한 조건에서 제2NPN트랜지스터(Q31)와 제4 및 풀다운용 NPN트랜지스터(Q35,Q36)는 오프상태로 된다. 따라서 제1NPN트랜지스터(Q30)가 온상태로 바뀌기 위한 조건은 다음과 같다. 즉,
V1 ＞ Vcc - Vf - I2·R5 - Vbe32 + Vbe30 --------(11)
으로 나타내는데, 여기서
V1 ; 차동증폭기(11)의 출력전압, Vf ; 다이오드(D10)의 순방향전압, I2 ; 전류원(I2)의 전류값, R2 ; 저항(R2)의 저항값, Vbe30,Vbe32 ; 제1 및 제3NPN트랜지스터(Q30,Q32)의 베이스-에미터 사이의 전압을 나타낸다.
또, 입력단(T1)으로부터 부(負)의 입력전류(Ii-)가 흐를 때에는 (Ii-) x R2로 나타나는 전압강하가 저항(R2)에 걸리게 되는데, 이 전압강하는 차동증폭기(11)의 입력단(T1)에서 입력전압(Vin)을 낮추게 되므로 상기 차동증폭기(11)의 출력신호를 로우레벨로 만들어 주게 된다.
이러한 상태에서 제2NPN트랜지스터(Q31)가 온상태로 되었을 때에는
V1 ＜ Vcc - Vf - Vbe31 -------------------(12)
로 되는데, 상기 식(11)과 식(12)로부터 분명히 알 수 있는 바와 같이 각기 트랜지스터의 베이스-에미터 사이의 전압이 같다고 가정한다면, 제1NPN 및 제2NPN트랜지스터(Q30,Q31)가 모두 오프상태로 되어 한계전압(V)의 크기는
V = -I2·R5 + Vbe32 ---------------------(13)
로 된다. 따라서, 전압(Vbe32)을 I2·R5보다 더 크게 설정함으로써 입력단(T1)으로 입력전류가 공급되지 않을 때 풀업용 NPN트랜지스터(Q34)에 흐르는 전류를 제어하게 된다.
또, 다이오드(D10)는 제1NPN트랜지스터(Q30)와 PNP트랜지스터(Q33) 및 풀업용 NPN트랜지스터(Q34)를 온상태로 해 주기 위해 필요하고 그 관계는
Vces30 + Vbe33 ＜ Vbe32 + I2·R5 + Vf ----------(14)
로 되는데, 여기서 Vces30은 제1NPN트랜지스터(Q30)가 포화상태에서의 콜렉터-에미터 사이의 전압이고, Vbe33은 PNP트랜지스터(Q33)의 베이스-에미터 사이의 전압을 나타낸다.
상기 회로에서 풀업용 NPN트랜지스터(Q34)를 동작시키는 PNP트랜지스터(Q33)는 상기 제1NPN트랜지스터(Q30)에 의해 동작되므로 상기 PNP트랜지스터(Q33)의 에미터-콜렉터통로와 풀업용 NPN트랜지스터(Q34)의 베이스-에미터통로는 출력단(T2)과 전원전압(Vcc) 사이에서만 존재하게 된다. 따라서, 출력단(T2)에서의 최대출력전압(Vmax)은
Vmax = Vcc - Vbe34 - Vces33 -------------(15)
로 되고, 여기서 Vces33은 포화상태에서 PNP트랜지스터(Q33)의 콜렉터-에미터 사이의 전압을 나타낸다.
또, 출력단(T2)에서의 최초전압(Vmin)은
Vmin = Vces36 ---------------------(16)
로 되고, 여기서 Vces36은 포화상태에서 풀다운용 NPN트랜지스터(Q36)의 콜렉터-에미터 사이의 전압을 나타낸다.
또, 상기 식(8)과 식(15)로부터 분명히 알 수 있는 바와 같이 출력진폭은 종래 출력회로에 비해 증가되고, 이 증가는 낮은 전원전압(Vcc)에서 더욱 중요시 되게 된다. 따라서 출력전류, 즉 풀업용 및 풀다운용 NPN트랜지스터(Q34,Q36)의 콜렉터전류는
Ic34
Figure kpo00001
Ie34 = I1 x hfe33 x hfe34 -------------(17)
Ic36 = Ic31 x hfe35 x hfe36 ----------------(18)
로 되므로 충분한 출력전류를 얻을 수 있고, 전체적으로 상기 회로는 증폭회로를 형성한다. 여기서, 증폭회로의 입력전류(Ii)와 출력전압(Vo) 사이의 관계는
R2·Ii = R3·Vo / (R3 + R4) --------------(19)
로 되고, 그로부터 상기 증폭회로의 이득(G)은
G = Vo / R2·Ii = R2·(R3 + R4) / R3 ---------(20)
로 된다. 이때 R2=R3로 놓으면 증폭회로의 이득(G)은
G = R3 +R4 ------------------------(21)
로 되고, 여기서 R2,R3,R4는 각기 저항(R2,R3,R4)의 저항값을 나타낸다.
상기와 같은 방법에 의해 큰 진폭출력전압과 대전류를 공급해 주는 아날로그 구동형 출력회로가 얻어지게 된다.
제3도는 본 발명의 다른 실시예에 따른 출력회로를 나타낸 회로도로서, 본 출력회로에서 차동증폭기(11)는 NPN트랜지스터(Q21,Q22)의 쌍과 PNP트랜지스터(Q23,Q24)로 이루어지는 전류미러회로로 구성되고, 또 상기 트랜지스터(Q33,Q34,Q35,Q36)의 베이스-에미터 사이의 전극에 접속된 저항(R13~R16)은 누설전류에 의해 야기되는 오동작을 피하기 위해 채용된 것이다.
제4도는 본 발명의 또 다른 실시예에 따른 출력회로를 나타낸 회로도로서, 본 출력회로에서 다이오드(D13,D14,D15,D16)는 저항(R13~R16)에 각각 병렬로 접속되어 있는 바, 상기 다이오드(D13~D16)를 부가함으로써 상기 트랜지스터(Q33~Q36)의 입력전류는 감소되고, 그로부터 차동증폭기(11)의 출력임피던스가 감소되어 각기 트랜지스터에서의 위상시프트(phase shift)가 억제된다. 따라서, 상기 위상시프트에 기인한 각 트랜지스터에서의 국부발진이 억제되므로 안정된 출력이 얻어지게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 차동증폭기를 이용한 아날로그 구동방식을 사용함으로써 잡음발생이 없는 안정된 출력을 얻을수 있을 뿐만 아니라 스위칭 구동방식과 마찬가지인 큰 출력진폭을 얻을 수 있게 된다.

Claims (8)

  1. 각각 제1 및 제2전원전위를 공급하기 위한 제1 및 제2전원전위 공급수단(Vcc, GND)고, 출력신호를 출력하기 위한 출력단(T2), 각각 베이스전극과 콜렉터전극 및 에미터전극을 갖춘 제1도전형 제1트랜지스터(Q30), 각각 베이스전극과 콜렉터전극 및 에미터전극을 갖춘 제2도전형 제2트랜지스터(Q31), 각각 베이스전극과 콜렉터전극 및 에미터전극을 갖춘 제1도전형 제3트랜지스터(Q32), 상기 제1 및 제2트랜지스터(Q30,Q31)의 베이스전극으로 입력신호를 공급하기 위한 입력신호 공급수단, 상기 제3트랜지스터(Q32)의 베이스전극에 바이어스전압을 공급하기 위한 바이어스전압 공급수단, 상기 제2전원전위 공급수단(GND)으로 상기 제1 및 제3트랜지스터(Q30,Q32)의 에미터전극을 접속시키기 위한 전류원(I1), 상기 제1전원전위 공급수단(Vcc)으로 상기 제2트랜지스터(Q31)의 에미터전극을 접속시키면서 상기 제3트랜지스터(Q32)의 콜렉터전극을 접속시키기 위한 접속수단, 상기 제1트랜지스터(Q30)의 콜렉터전류를 증폭하면서 상기 출력단(T2)으로 증폭된 전류를 공급하기 위한 제1출력트랜지스터수단 및, 상기 제2트랜지스터(Q31)의 콜렉터전류를 증폭하면서 상기 출력단(T2)으로 증폭된 전류를 공급하기 위한 제2출력트랜지스터수단을 구비하여 이루어진 것을 특징으로 하는 출력회로.
  2. 제1항에 있어서, 상기 입력신호 공급수단은 반전입력단(-)과 비반전입력단(+)을 갖춘 자동증폭기(11)와, 제1 및 제2저항(R2,R3)으로 이루어지고, 상기 비반전입력단(+)에는 제1저항(R2)을 매개로 기준전압(Verf)이 공급되면서 입력전류(Ii+, Ii-)가 공급되고, 반전입력단(-)에는 저항(R3)을 매개로 기준전압(Verf)이 공급되는 것을 특징으로 하는 출력회로.
  3. 제1항에 있어서, 상기 바이어스전압 공급수단은 상기 제3트랜지스터(Q32)의 베이스전극에 접속된 제1전류원(I2)과, 상기 제3트랜지스터(Q32)의 콜렉터전극과 베이스전극 사이에 접속된 저항(R5)을 구비하여 이루어진 것을 특징으로 하는 출력회로.
  4. 제1항에 있어서, 상기 접속수단은 다이오드(D10)로 이루어진 것을 특징으로 하는 출력회로.
  5. 제2항에 있어서, 상기 차동증폭기(11)의 반전입력단자(-)는 궤환저항(R4)를 매개로 출력단(T2)과 연결된 것을 특징으로 하는 출력회로.
  6. 제1항에 있어서, 상기 제1출력트랜지스터수단은 상기 제1트랜지스터(Q30)의 콜렉터전극에 베이스전극이 접속되고, 에미터전극이 제1전원전위 공급수단(Vcc)에 접속되며, 콜렉터전극을 갖추고 있는 제2도전형 제4트랜지스터(Q33)와, 베이스전극이 상기 제4트랜지스터(Q33)의 콜렉터전극에 접속되고, 콜렉터전극이 제1전원전위 공급수단(Vcc)에 접속되며, 에미터전극이 상기 출력단(T2)에 접속된 제5트랜지스터(Q34)로 구성되고, 상기 제2출력트랜지스터수단은 베이스전극이 제2트랜지스터(Q31)의 콜렉터전극에 접속되고, 콜렉터전극이 제1전원전위 공급수단(Vcc)에 접속되며, 에미터전극을 갖추고 있는 제1도전형 제6트랜지스터(Q35)와 베이스전극이 상기 제6트랜지스터(Q35)의 에미터전극에 접속되고, 콜렉터전극이 출력단(T2)에 접속되며, 에미터전극이 제2전원전위 공급수단(GND)에 접속된 제1도전형 제7트랜지스터(Q36)로 구성된 것을 특징으로 하는 출력회로.
  7. 제6항에 있어서, 상기 제1출력트랜지스터수단은 상기 제4트랜지스터(Q33)의 베이스와 에미터전극 사이에 접속된 제5저항(R13)과, 제5트랜지스터(Q34)의 베이스와 에미터전극 사이에 접속된 제6저항(R14)으로 이루어지고, 상기 제2출력트랜지스터 수단은 제6트랜지스터(Q35)의 베이스와 에미터전극 사이에 접속된 제7저항(R15)과, 제7트랜지스터(Q36)의 베이스전극과 제2전원전위 공급수단(GND) 사이에 접속된 제8저항(R16)으로 이루어진 것을 특징으로 하는 출력회로.
  8. 제7항에 있어서, 상기 제1출력트랜지스터수단은 제4트랜지스터(Q33)의 베이스전극과 에미터전극 사이에 접속된 제5저항(R13) 및 다이오드(D13)와, 제5트랜지스터(Q34)의 베이스전극와 에미터전극 사이에 접속된 제6저항(R14) 및 다이오드(D14)로 이루어지고, 상기 제2출력트랜지스터수단은 제6트랜지스터(Q35)의 베이스전극과 에미터전극 사이에 접속된 제7저항(R15) 및 다이오드(D15)와, 제7트랜지스터(Q36)의 베이스전극과 제2전원전위 공급수단(GND) 사이에 접속된 제8저항(R16) 및 다이오드(D16)로 이루어진 것을 특징으로 하는 출력회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1228842B (it) * 1989-02-21 1991-07-05 Sgs Thomson Microelectronics Circuito per la regolazione della corrente di base di un dispositivo di potenza a semiconduttore.
JPH04103218A (ja) * 1990-08-22 1992-04-06 Nec Corp エミッタフォロア出力回路
JP2586723B2 (ja) * 1990-10-12 1997-03-05 日本電気株式会社 センスアンプ
EP0606160A1 (en) * 1993-01-08 1994-07-13 National Semiconductor Corporation Protection circuit used for deactivating a transistor during a short circuit having an inductive component
GB9302214D0 (en) * 1993-02-04 1993-03-24 Texas Instruments Ltd Differential bus drivers
US5491437A (en) * 1994-12-01 1996-02-13 Texas Instruments Incorporated Amplifier circuit and method
US8729925B2 (en) 2012-06-18 2014-05-20 Silicon Laboratories Inc. Configurable buffer for an integrated circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5338589A (en) * 1976-09-18 1978-04-08 Takeji Akimura Device for hauling fishing nets
JPS5640313A (en) * 1979-09-10 1981-04-16 Matsushita Electric Ind Co Ltd Switching amplifier
US4591741A (en) * 1984-03-05 1986-05-27 Texas Instruments Incorporated Drive circuit for output pull-down transistor
US4684831A (en) * 1984-08-21 1987-08-04 Applied Micro Circuits Corporation Level shift circuit for interfacing between two different voltage levels using a current mirror circuit
US4754158A (en) * 1985-05-28 1988-06-28 Texas Instruments Incorporated Dual threshold sensitive transistor turn-off circuit
US4721867A (en) * 1986-04-16 1988-01-26 Cherry Semiconductor Corporation High speed logic gate with simulated open collector output
US5484121A (en) * 1993-11-12 1996-01-16 Padawer; Jacques Icing detector for aircraft surfaces
FR2768122B1 (fr) * 1997-09-09 1999-11-19 Sextant Avionique Dispositif optique de detection de conditions givrantes sur aeronef
WO2003002410A1 (en) * 2001-06-29 2003-01-09 Rosemount Aerospace Inc. Supercooled large droplet ice detector
US6819265B2 (en) * 2002-08-22 2004-11-16 Rosemount Aerospace Inc. Advanced warning ice detection system for aircraft
US7175136B2 (en) * 2003-04-16 2007-02-13 The Boeing Company Method and apparatus for detecting conditions conducive to ice formation
ATE378255T1 (de) * 2003-06-13 2007-11-15 Aerospace Composite Tech Eisdetektor und verfahren
JP4620002B2 (ja) * 2006-07-07 2011-01-26 川崎重工業株式会社 液滴衝突センサ装置および防除氷装置
US20080167764A1 (en) * 2007-01-10 2008-07-10 Robert James Flemming Ice rate meter with virtual aspiration
US7439877B1 (en) * 2007-05-18 2008-10-21 Philip Onni Jarvinen Total impedance and complex dielectric property ice detection system
US8144325B2 (en) * 2009-07-23 2012-03-27 Rosemount Aerospace, Inc. In-flight multiple field of view detector for supercooled airborne water droplets
ATE544678T1 (de) * 2009-11-24 2012-02-15 Agustawestland Spa Luftfahrzeug mit einer vereisungsanzeige

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