JP4654609B2 - 負荷駆動回路 - Google Patents

Description

本発明は、瞬時的に大きな電流が流れるキャパシタンス等の負荷を駆動する負荷駆動回路に関するものである。

例えば液晶表示装置のデータ線を駆動するドライバなど、瞬時的に大きな電流が流れる負荷を駆動する回路には、一般にプッシュプル回路が用いられている。

図６は、一般的なプッシュプル回路の構成例を示す図である。
図６に示すプッシュプル回路は、容量性の負荷ＣＬに接続される出力端子Ｔｏｕｔと、電源線ＶＣＣおよび出力端子Ｔｏｕｔの間に接続されるｎｐｎトランジスタＱ１０１と、出力端子Ｔｏｕｔおよびグランド線Ｇの間に接続されるｐｎｐトランジスタＱ１０２と、コレクタ−ベース間が短絡されてダイオードとして機能するｎｐｎトランジスタＱ１０３およびｐｎｐトランジスタＱ１０４と、電流源１１および１２とを有する。

ｎｐｎトランジスタＱ１０１は、そのコレクタが電源線ＶＣＣに、エミッタが出力端子Ｔｏｕｔに、ベースがノードＮ１１にそれぞれ接続される。
ｐｎｐトランジスタＱ１０２は、そのコレクタがグランド線Ｇに、エミッタが出力端子Ｔｏｕｔに、ベースがノードＮ１２に接続される。

ｎｐｎトランジスタＱ１０３およびｐｎｐトランジスタＱ１０４は、ノードＮ１１とＮ１２との間に直列に接続される。すなわち、ノードＮ１１からノードＮ１２へ流れる電流に対して、ｎｐｎトランジスタ１０３のベース−エミッタ間のダイオードと、ｐｎｐトランジスタＱ１０４のベース−エミッタ間のダイオードとがそれぞれ順方向になるように、直列に接続される。

電流源１１および１２は、ノードＮ１１およびＮ１２に差動電流信号を入力する。
電流源１１によって電源線ＶＣＣからノードＮ１１に流れる電流Ｉ１１は、
Ｉ１１＝Ｉｉｄ２＋Δｉ；
電流源１２によってノードＮ１２からグランド線Ｇに流れる電流Ｉ１２は、
Ｉ１２＝Ｉｉｄ２−Δｉ；
のように表される。
ただし‘Ｉｉｄ２’は、出力端子Ｔｏｕｔから負荷ＣＬに流れる電流がゼロになるときに電源線ＶＣＣからノードＮ１１およびＮ１２を介してグランド線Ｇに流れるアイドリング電流を示す。また、‘Δｉ’は、このアイドリング電流Ｉｉｄ２に重畳される信号成分を示す。

このような構成を有する従来のプッシュプル回路によると、電流Ｉ１１が電流Ｉ１２より大きい場合、差動電流信号２Δｉ（＝Ｉ１１−Ｉ１２）のほとんどがｎｐｎトランジスタＱ１０１のベースに流れて、ｎｐｎトランジスタＱ１０１がオン、ｐｎｐトランジスタＱ１０２がオフになる。そのため、電源線ＶＣＣから負荷ＣＬに向かって電流が吐き出される。一方、電流Ｉ１１が電流Ｉ１２より小さい場合、差動電流信号２ΔｉのほとんどがｐｎｐトランジスタＱ１０２のベースに流れて、ｎｐｎトランジスタＱ１０１がオフ、ｐｎｐトランジスタＱ１０２がオンになる。そのため、負荷ＣＬからグランド線Ｇに向かって電流が引き込まれる。
このように、２つのトランジスタ（Ｑ１０１，Ｑ１０２）を用いて負荷に対する電流の吐き出しと引き込みが行われるため、特に容量性の負荷を高速に駆動することができる。
特許第３３７１８２４号公報

ところで、図６に示すプッシュプル回路において、出力端子Ｔｏｕｔの入出力電流がゼロのときにｎｐｎトランジスタＱ１０１およびｐｎｐトランジスタＱ１０２に定常的に流れるアイドリング電流Ｉｉｄ１は、概ね次式のように表される。

ただし、‘Ｓｅ１０１’，‘Ｓｅ１０２’，‘Ｓｅ１０３’，‘Ｓｅ１０４’は、それぞれ、ｎｐｎトランジスタＱ１０１，ｐｎｐトランジスタＱ１０２，ｎｐｎトランジスタＱ１０３，ｐｎｐトランジスタＱ１０４のエミッタ面積を示す。

式（１）に示すように、プッシュプル回路の出力段（Ｑ１０１，Ｑ１０２）に流れるアイドリング電流Ｉｉｄ１は、バイアス回路（Ｑ１０３，Ｑ１０４）に流れるアイドリング電流Ｉｉｄ２と、各トランジスタの面積比とによって決まる。
したがって、出力段のアイドリング電流Ｉｉｄ１による消費電力の増加を抑えるためには、アイドリング電流Ｉｉｄ２を小さくすることが望ましい。

一方、出力端子Ｔｏｕｔから吐き出される最大電流Ｉｏｕｔ＿ｍａｘ（＋）、および出力端子Ｔｏｕｔから引き込まれる最大電流Ｉｏｕｔ＿ｍａｘ（−）は、それぞれ次式のように表される。

ただし、‘Δｉ＿ｍａｘ（＋）’は電流吐き出し時の信号成分Δｉの最大値を示し、‘Δｉ＿ｍａｘ（−）’は電流引き込み時の信号成分Δｉの最大値を示す。また、‘β１０１’はｎｐｎトランジスタＱ１０１の電流増幅率を示し、‘β１０２’はｐｎｐトランジスタＱ１０２の電流増幅率を示す。

式（２），（３）の関係から、アイドリング電流Ｉｉｄ２は次式の関係を満たす必要がある。

上式から分かるように、出力の最大電流Ｉｏｕｔ＿ｍａｘを大きくして、瞬時的な電流駆動能力を高めようとすると、これに応じてアイドリング電流Ｉｉｄ２を大きくする必要がある。その結果、式（１）の関係から、出力段のアイドリング電流Ｉｉｄ１が大きくなってしまい、消費電力が増加するという不利益が生じる。

本発明はかかる事情に鑑みてなされたものであり、その目的は、瞬時的な電流駆動能力を高めつつ、定常状態における消費電力を削減することができる負荷駆動回路を提供することにある。

本発明は、電流を出力する第１電流源および第２電流源と、上記第１電流源と第１ノードで接続され、上記第２電流源と第２ノードで接続され、上記第１ノードから上記第２ノードに流れる電流に応じたバイアス電圧を該ノード間に発生するバイアス回路と、上記第１ノードおよび上記第２ノードから入出力される差動電流信号に応じた電流を出力する出力端子と、第１の電源供給線と上記出力端子との間に接続される第１導電型の第１トランジスタ、および第２の電源供給線と上記出力端子との間に接続される第２導電型の第２トランジスタを有し、上記第１トランジスタおよび上記第２トランジスタの導通状態が、上記第１ノードおよび第２ノードに入力される上記差動電流信号に基づく電流駆動により相補的に制御される出力段回路と、上記第１ノードと上記第１トランジスタのベースに接続される第３ノードとの間に接続され、上記第１ノードの電流を増幅して上記第３ノードへ出力する第１の電流増幅回路と、上記第１トランジスタおよび上記第２トランジスタの貫通電流を抑制するために、上記第１の電源供給線と上記第２トランジスタのベースに接続される第４ノードとの間に接続される第１の貫通電流抑制回路と、を有し、上記第１の電流増幅回路は、上記第１ノードにベースが接続され、上記第１ノードの電流を増幅する第１導電型の第３トランジスタと、上記第３トランジスタにベースが接続され、増幅した電流を上記第３ノードへ出力する第２導電型の第４トランジスタと、を有し、上記第１の貫通電流抑制回路は、上記第１の電流増幅回路の上記第３トランジスタにベースが接続され、上記第３トランジスタにより増幅された電流の増減に対応させて上記第１の電源供給線と上記第４ノードとの間に流す電流を増減させる第５トランジスタを有し、上記第１トランジスタの電流が増加する場合に、上記第５トランジスタによる上記第４ノードの電流により、上記第２トランジスタのベース電流を減らす。

上記の構成を有する本発明によれば、上記第１の電流増幅回路において、上記第１ノードから上記第１トランジスタのベースに流れる電流が増幅される。そのため、この電流増幅回路を有さない場合と比較すると、上記出力端子から負荷に同一の電流を出力させるために必要な差動電流信号の振幅が小さくなる。これにより、上記第１ノードと上記第２ノードとの間に接続されるバイアス回路に定常的に流す電流を小さくすることが可能になる。
また、上記第１トランジスタの電流が増大すると、上記第１ノードから上記第１トランジスタのベースに流れる電流に応じて上記第２トランジスタのベース電流が制御されて、第２トランジスタのベース電流が減少する。そのため、上記第１トランジスタと上記第２トランジスタとを貫通して流れる電流が抑制される。

好適には、上記第２ノードと上記第４ノードとの間に接続され、上記第２ノードの電流を増幅して上記第４ノードへ出力する第２の電流増幅回路と、上記貫通電流を抑制するために、上記第２の電源供給線と上記第３ノードとの間に接続される第２の貫通電流抑制回路と、を有し、上記第２の電流増幅回路は、上記第２ノードにベースが接続され、上記第２ノードの電流を増幅する第２導電型の第７トランジスタと、上記第７トランジスタにベースが接続され、増幅した電流を上記第４ノードへ出力する第１導電型の第８トランジスタと、を有し、上記第２の貫通電流抑制回路は、上記第２の電流増幅回路の上記第７トランジスタにベースが接続され、上記第７トランジスタにより増幅された電流の増減に対応させて上記第２の電源供給線と上記第３ノードとの間に流す電流を増減させる第９トランジスタを有し、上記第２トランジスタの電流が増加する場合に、上記第９トランジスタによる上記第３ノードの電流により、上記第１トランジスタのベース電流を減らしてもよい。
これにより、上記第２の電流増幅回路において、上記第２ノードから上記第２トランジスタのベースに流れる電流が増幅される。そのため、この電流増幅回路を有さない場合と比較すると、上記出力端子から負荷に同一の電流を出力させるために必要な差動電流信号の振幅が小さくなる。これにより、上記第１ノードと上記第２ノードとの間に接続されるバイアス回路に定常的に流す電流を小さくすることが可能になる。
また、上記第２トランジスタの電流が増大すると、上記第２ノードから上記第２トランジスタのベースに流れる電流に応じて上記第１トランジスタのベース電流が制御されて、第１トランジスタのベース電流が減少する。そのため、上記第１の電流増幅回路と上記第２の電流増幅回路との間に過渡特性の違いがある場合でも、上記第１トランジスタと上記第２トランジスタとを貫通して流れる電流が抑制される。

本発明によれば、瞬時的な電流駆動能力を高めつつ、定常状態における消費電力を削減することができる。

以下、本発明の５つの実施形態について、図面を参照して説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る負荷駆動回路の構成の一例を示す図である。

図１に示す負荷駆動回路は、出力端子Ｔｏｕｔと、ｎｐｎトランジスタＱ１およびＱ１３と、ｐｎｐトランジスタＱ２およびＱ１４と、電流源１および２と、電流増幅回路３Ａおよび３Ｂとを有する。
なお、ｎｐｎトランジスタＱ１は、本発明の第１トランジスタの一実施形態である。
ｐｎｐトランジスタＱ２は、本発明の第２トランジスタの一実施形態である。
ｎｐｎトランジスタＱ１３およびｐｎｐトランジスタＱ１４は、本発明のバイアス回路の一実施形態である。
電流増幅回路３Ａは、本発明の第１の電流増幅回路の一実施形態である。
電流増幅回路３Ｂは、本発明の第２の電流増幅回路の一実施形態である。

ｎｐｎトランジスタＱ１は、電源線ＶＣＣと出力端子Ｔｏｕｔとの間に接続される。
すなわち、ｎｐｎトランジスタＱ１は、そのコレクタが電源線ＶＣＣに、エミッタが出力端子Ｔｏｕｔにそれぞれ接続される。

ｐｎｐトランジスタＱ２は、出力端子Ｔｏｕｔとグランド線Ｇとの間に接続される。
すなわち、ｐｎｐトランジスタＱ２は、そのコレクタがグランド線Ｇに、エミッタが出力端子Ｔｏｕｔにそれぞれ接続される。

電流源１および２は、ｎｐｎトランジスタＱ１およびｐｎｐトランジスタＱ２の導通状態を相補的に制御するための差動電流信号をノードＮ１およびＮ２に入力する。
なお、ノードＮ１は本発明の第１ノード、ノードＮ２は本発明の第２ノードにそれぞれ相当する。

電流源１によって電源線ＶＣＣからノードＮ１に流れる電流Ｉ１、および、電流源２によってノードＮ２からグランド線Ｇに流れる電流Ｉ２は、例えば次式のように表される。

ただし‘Ｉｉｄ２’は、出力端子Ｔｏｕｔから図示しない負荷に対して出力される電流Ｉｏｕｔがゼロのときに、電源線ＶＣＣからノードＮ１およびＮ２を介してグランド線Ｇに流れるアイドリング電流を示す。また、‘Δｉ’は、このアイドリング電流Ｉｉｄ２に重畳される信号成分を示す。

ｎｐｎトランジスタＱ１３およびｐｎｐトランジスタＱ１４は、コレクタ−ベース間がそれぞれ短絡されており、ベース−エミッタ間のＰＮ接合によってダイオードとして機能する。
このダイオードとして機能するトランジスタＱ１３およびＱ１４は、ノードＮ１とＮ２との間に直列に接続される。すなわち、ノードＮ１からノードＮ２へ流れる電流に対して、ｎｐｎトランジスタ１３のベース−エミッタ間のダイオードと、ｐｎｐトランジスタＱ１４のベース−エミッタ間のダイオードとがそれぞれ順方向になるように、直列に接続される。

電流増幅回路３Ａは、ノードＮ１からｎｐｎトランジスタＱ１のベースに流れる電流を増幅する。
すなわち、ノードＮ１から入力される電流ＩＡｉｎを増幅率Ｇａで増幅し、該増幅した電流ＩＡｏｕｔ（＝Ｇａ×ＩＡｉｎ）をｎｐｎトランジスタＱ１のベースに入力する。

電流増幅回路３Ｂは、ノードＮ２からｐｎｐトランジスタＱ２のベースに流れる電流を増幅する。
すなわち、ノードＮ２から入力される電流ＩＢｉｎを増幅率Ｇｂで増幅し、該増幅した電流ＩＢｏｕｔ（＝Ｇｂ×ＩＢｉｎ）をｐｎｐトランジスタＱ２のベースに入力する。

ここで、上述した構成を有する図１に示す負荷駆動回路の動作を説明する。

電流Ｉ１が電流Ｉ２より大きい場合、差動電流信号２Δｉ（＝Ｉ１−Ｉ２）のほとんどがｎｐｎトランジスタＱ１のベースに流れて、ｎｐｎトランジスタＱ１がオン、ｐｎｐトランジスタＱ２がオフになる。そのため、電源線ＶＣＣから出力端子Ｔｏｕｔを介して図示しない負荷に電流が吐き出される。一方、電流Ｉ１が電流Ｉ２より小さい場合、差動電流信号２ΔｉのほとんどがｐｎｐトランジスタＱ２のベースに流れて、ｎｐｎトランジスタＱ１がオフ、ｐｎｐトランジスタＱ２がオンになる。そのため、図示しない負荷から出力端子Ｔｏｕｔを介してグランド線Ｇに電流が引き込まれる。
このように、２つのトランジスタ（Ｑ１，Ｑ２）を用いて負荷に対する電流の吐き出しと引き込みが行われるため、特に容量性の負荷を高速に駆動することができる。

次に、図１に示す負荷駆動回路の出力段のトランジスタ（Ｑ１，Ｑ２）に流れるアイドリング電流Ｉｉｄ１について説明する。

電流増幅回路３Ａおよび３Ｂの入出力間の電位差がゼロであるとすると、トランジスタＱ１，Ｑ２，Ｑ１３，Ｑ１４のベース−エミッタ間電圧Ｖｂｅ１，Ｖｂｅ２，Ｖｂｅ１３，Ｖｂｅ４は次式の関係を満たす。

ここで、トランジスタＱ１，Ｑ２，Ｑ１３，Ｑ１４のコレクタ電流をそれぞれＩｃ１，Ｉｃ２，Ｉｃ１３，Ｉｃ１４とし、その順方向飽和電流をそれぞれＩｓ１，Ｉｓ２，Ｉｓ１３，Ｉｓ１４とすると、式（８）の関係は次式のように近似することができる。

ただし、式（９）において‘ＶＴ’は熱電圧と呼ばれており、電子の電荷ｑ、ボルツマン定数ｋ、絶対温度Ｔを用いて次式で表される。

式（９）を整理すると、次式が得られる。

ここで、トランジスタＱ１，Ｑ２の電流増幅率が十分に大きく、エミッタ電流とコレクタ電流とがほぼ等しいものとすると、出力端子Ｔｏｕｔから負荷に流れる出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝Ｉｃ１−Ｉｃ２；
となる。出力段のトランジスタ（Ｑ１、Ｑ２）に流れるアイドリング電流Ｉｉｄ１は、出力電流ＩｏｕｔがゼロのときにトランジスタＱ１，Ｑ２に流れる電流であり、
Ｉｃ１＝Ｉｃ２＝Ｉｉｄ１；
の関係を満たす。

一方、出力電流Ｉｏｕｔがゼロのとき、電流の信号成分Δｉがゼロになり、
Ｉ１＝Ｉ２＝Ｉｉｄ２；
が成立する。
ここで、トランジスタＱ１，Ｑ２，Ｑ１３，Ｑ１４の電流増幅率が十分に大きく、そのベース電流が微小で無視できるものとすると、トランジスタＱ１３，Ｑ１４のコレクタ電流Ｉｃ１３およびＩｃ１４は
Ｉｃ１３＝Ｉｃ１４＝Ｉｉｄ２；
の関係を満たす。

したがって、
Ｉｃ１＝Ｉｃ２＝Ｉｉｄ１；
Ｉｃ１３＝Ｉｃ１４＝Ｉｉｄ２；
の関係を式（１１）に代入して整理すると、アイドリング電流Ｉｉｄ１は次式のように表される。

一方、トランジスタＱ１，Ｑ２，Ｑ１３，Ｑ１４がそれぞれエミッタ面積Ｓｅ１，Ｓｅ２，Ｓ２１３，Ｓｅ１４を有するものとすると、順方向飽和電流Ｉｓ１，Ｉｓ２，Ｉｓ１３，Ｉｓ１４は次に示すよに表される。

式（１３）および（１４）を式（１２）に代入すると、アイドリング電流Ｉｉｄ１は次式のよう表される。

次に、出力電流Ｉｏｕｔの最大値とアイドリング電流Ｉｉｄ２との関係について説明する。

電源線ＶｃｃからｎｐｎトランジスタＱ１および出力端子Ｔｏｕｔを介して負荷に電流が吐き出される場合、差動電流信号２ΔｉのほとんどがｎｐｎトランジスタＱ１のベースに入力される。また、出力端子ＴｏｕｔおよびｐｎｐトランジスタＱ２を介してグランド線Ｇに負荷の電流が引き込まれる場合、差動電流信号２ΔｉのほとんどがｐｎｐトランジスタＱ２のベースに入力される。
したがって、出力端子Ｔｏｕｔから吐き出される最大電流Ｉｏｕｔ＿ｍａｘ（＋）、および、出力端子Ｔｏｕｔに引き込まれる最大電流Ｉｏｕｔ＿ｍａｘ（−）は、それぞれ次式のように表される。

ただし、‘Δｉ＿ｍａｘ（＋）’は電流吐き出し時の信号成分Δｉの最大値を示し、‘Δｉ＿ｍａｘ（−）’は電流引き込み時の信号成分Δｉの最大値を示す。また、‘β１’はｎｐｎトランジスタＱ１の電流増幅率を示し、‘β２’はｐｎｐトランジスタＱ２の電流増幅率を示す。

式（６）および（７）ならびに式（１６）および（１７）の関係から、アイドリング電流Ｉｉｄ２は次式の関係を満たすように設定するのが一般的である。

式（１８）および（１９）から分かるように、電流増幅回路３Ａの増幅率Ｇａおよび電流増幅回路３Ｂの増幅率Ｇｂを大きくすることによって、アイドリング電流Ｉｉｄ２を小さくすることが可能になる。

以上説明したように、本実施形態に係る負荷駆動回路によれば、電流増幅回路３Ａにおいて、ノードＮ１からｎｐｎトランジスタＱ１のベースに流れる電流が増幅されるとともに、電流増幅回路３Ｂにおいて、ノードＮ２からｐｎｐトランジスタＱ２のベースに流れる電流が増幅される。
そのため、これらの電流増幅回路を有さない場合と比較すると、出力端子Ｔｏｕｔから負荷に所定の最大電流を出力させるために必要な信号成分Δｉの振幅を小さくして、アイドリング電流Ｉｉｄ２を小さくすることが可能になる。アイドリング電流Ｉｉｄ２を小さくすることで、ノードＮ１とノードＮ２との間に接続されるバイアス回路（トランジスタＱ１３およびＱ１４）において発生するバイアス電圧を小さくし、アイドリング電流Ｉｉｄ１を減少させることができる。
すなわち、負荷に瞬時的に供給できる最大電流を高めつつ、アイドリング電流Ｉｉｄ１の増加による消費電力の増加を抑えることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態を述べる。
第２の実施形態においては、電流増幅回路の構成例が示される。

図２は、本発明の第２の実施形態に係る負荷駆動回路の構成の一例を示す図である。
図２に示す負荷駆動回路は、図１に示す負荷駆動回路と同様な構成（出力端子Ｔｏｕｔ、ｎｐｎトランジスタＱ１およびＱ１３、ｐｎｐトランジスタＱ２およびＱ１４、電流源１および２、電流増幅回路３Ａおよび３Ｂ）有する。

ただし、図２の構成例において、電流増幅回路３Ａは、ｎｐｎトランジスタＱ３およびＱ１１と、ｐｎｐトランジスタＱ４と、抵抗Ｒ５と、定電流回路Ｍ１とを有する。また、電流増幅回路３Ｂは、ｐｎｐトランジスタＱ５およびＱ１２と、ｎｐｎトランジスタＱ６と、抵抗Ｒ６と、定電流回路Ｍ２とを有する。
ｎｐｎトランジスタＱ３は、本発明の第３トランジスタの一実施形態である。
ｐｎｐトランジスタＱ４は、本発明の第４トランジスタの一実施形態である。
定電流回路Ｍ１は、本発明の第１の定電流回路の一実施形態である。
ｎｐｎトランジスタＱ５は、本発明の第５トランジスタの一実施形態である。
ｐｎｐトランジスタＱ６は、本発明の第６トランジスタの一実施形態である。
定電流回路Ｍ２は、本発明の第２の定電流回路の一実施形態である。

ｎｐｎトランジスタＱ３は、ノードＮ１から入力される電流ＩＡｉｎをベースに入力する。
また、ｎｐｎトランジスタＱ３は、抵抗Ｒ５を介して電源線ＶＣＣにコレクタが接続され、本発明の第４ノードに相当するノードＮ４にエミッタが接続される。

ｐｎｐトランジスタＱ４は、ｎｐｎトランジスタＱ３に流れる電流の少なくとも一部をベースに入力する。図２の例において、ｐｎｐトランジスタＱ４のベースは、ｎｐｎトランジスタＱ３のコレクタに接続されており、このコレクタ電流の一部がｐｎｐトランジスタＱ４のベースに入力される。
また、ｐｎｐトランジスタＱ４は、電源線ＶＣＣにエミッタが接続され、本発明の第３ノードに相当するノードＮ３にコレクタが接続される。

ノードＮ３は、ｎｐｎトランジスタＱ１のベースに接続される。ノードＮ３からは、ｐｎｐトランジスタＱ４に流れる電流の少なくとも一部が電流ＩＡｏｕｔとして出力される。

ｎｐｎトランジスタＱ１１は、コレクタ−ベース間が短絡されており、ベース−エミッタ間のＰＮ接合によってダイオードとして機能する。
このｎｐｎトランジスタＱ１１は、ｐｎｐトランジスタＱ４のコレクタとノードＮ４との間に接続される。すなわち、ｎｐｎトランジスタＱ１１は、そのコレクタとベースがｐｎｐトランジスタＱ４のコレクタに接続され、そのエミッタがノードＮ４に接続される。
ｎｐｎトランジスタＱ１１のエミッタ電流Ｉｅ１１は、ｐｎｐトランジスタＱ４のコレクタ電流Ｉｃ４と出力電流ＩＡｏｕｔとの差に応じた電流である。

ノードＮ４は、電流定電流回路Ｍ１を介してグランド線Ｇに接続される。
定電流回路Ｍ１は、ｎｐｎトランジスタＱ３のエミッタ電流Ｉｅ３とｎｐｎトランジスタＱ１１のエミッタ電流Ｉｅ１１とをノードＮ４において合成した電流が一定の電流ＩＥＥ１となるように制御する。

ｐｎｐトランジスタＱ５は、ノードＮ２から入力される電流ＩＢｉｎをベースに入力する。
また、ｐｎｐトランジスタＱ５は、抵抗Ｒ６を介してグランド線Ｇにコレクタが接続され、本発明の第６ノードに相当するノードＮ６にエミッタが接続される。

ｎｐｎトランジスタＱ６は、ｐｎｐトランジスタＱ５に流れる電流の少なくとも一部をベースに入力する。図２の例において、ｎｐｎトランジスタＱ６のベースは、ｐｎｐトランジスタＱ５のコレクタに接続されており、このコレクタ電流の一部がｎｐｎトランジスタＱ６のベースに入力される。
また、ｎｐｎトランジスタＱ６は、グランド線Ｇにエミッタが接続され、本発明の第５ノードに相当するノードＮ５にコレクタが接続される。

ノードＮ５は、ｐｎｐトランジスタＱ２のベースに接続される。ノードＮ５からは、ｎｐｎトランジスタＱ６に流れる電流の少なくとも一部が電流ＩＢｏｕｔとして出力される。

ｐｎｐトランジスタＱ１２は、コレクタ−ベース間が短絡されており、ベース−エミッタ間のＰＮ接合によってダイオードとして機能する。
このｐｎｐトランジスタＱ１２は、ｎｐｎトランジスタＱ６のコレクタとノードＮ６との間に接続される。すなわち、ｐｎｐトランジスタＱ１２は、そのコレクタとベースがｎｐｎトランジスタＱ６のコレクタに接続され、そのエミッタがノードＮ６に接続される。
ｐｎｐトランジスタＱ１２のエミッタ電流Ｉｅ１２は、ｎｐｎトランジスタＱ６のコレクタ電流Ｉｃ６と出力電流ＩＢｏｕｔとの差に応じた電流である。

ノードＮ６は、電流定電流回路Ｍ２を介して電源線ＶＣＣに接続される。
定電流回路Ｍ２は、ｐｎｐトランジスタＱ５のエミッタ電流Ｉｅ５とｐｎｐトランジスタＱ１２のエミッタ電流Ｉｅ１２とをノードＮ６において合成した電流が一定の電流ＩＥＥ２となるように制御する。

ここで、上述した構成を有する電流増幅回路３Ａの増幅動作を説明する。

ｎｐｎトランジスタＱ３のエミッタ接地増幅率を‘β３’とすると、電流増幅回路３Ａの入力電流ＩＡｉｎの微小変化に対してｎｐｎトランジスタＱ３のコレクタ電流Ｉｃ３の微小変化はβ３倍に増幅される。

仮に、ｐｎｐトランジスタＱ４のベース−エミッタ間電圧Ｖｂｅ４が概ね一定であるとすると、抵抗Ｒ５に流れる電流がほぼ一定になるため、ｎｐｎトランジスタＱ３のコレクタ電流Ｉｃ３の微小変化分は、ｐｎｐトランジスタＱ４のベースに流れる。
したがって、ｐｎｐトランジスタＱ４のエミッタ接地増幅率を‘β４’とすると、電流増幅回路３Ａの入力電流ＩＡｉｎの微小変化に対してｐｎｐトランジスタＱ４のコレクタ電流Ｉｃ４の微小変化は（β３×β４）倍に増幅される。

ｎｐｎトランジスタＱ３のコレクタ電流Ｉｃ３が微小に増加すると、この増加分をβ４倍した分だけｐｎｐトランジスタＱ４のコレクタ電流Ｉｃ４が増加する。一方、ｎｐｎトランジスタＱ３のエミッタ電流Ｉｅ３とｎｐｎトランジスタＱ１１のエミッタ電流Ｉｅ１１とを合成した電流は、定電流回路Ｍ１によって一定電流ＩＥＥ１に制御されるため、ｎｐｎトランジスタＱ３のコレクタ電流Ｉｃ３の増加によりエミッタ電流Ｉｅ３が増加すると、この増加分だけｎｐｎトランジスタＱ１１のエミッタ電流Ｉｅ１１が減少する。
そのため、ｎｐｎトランジスタＱ３のコレクタ電流Ｉｃ３の微小変化分に応じたｐｎｐトランジスタＱ４のコレクタ電流Ｉｃ４の微小変化分は、ほぼ出力電流ＩＡｏｕｔの微小変化分になる。
したがって、入力電流ＩＡｉｎの微小変化に対する出力電流ＩＡｏｕｔの微小変化の比、すなわち電流増幅回路３Ａにおける微小振幅の電流増幅率は、概ね‘β３×β４’となる。

電流増幅回路３Ｂにおける増幅動作も上述と同様であり、ｐｎｐトランジスタＱ５およびｎｐｎトランジスタＱ６の電流増幅率をそれぞれ‘β５’および‘β６’とすると、電流増幅回路３Ｂにおける微小振幅の電流増幅率は、概ね‘β５×β６’になる。

次に、出力電流Ｉｏｕｔの最大値と電流信号Δｉの最大値との関係について説明する。

電流増幅回路３Ａの出力電流ＩＡｏｕｔが最大の場合、定電流回路Ｍ１に流れる電流ＩＥＥ１のほとんどがｎｐｎトランジスタＱ３に流れ、この電流の大半がｐｎｐトランジスタＱ４のベースから供給される。
また、電流増幅回路３Ｂの出力電流ＩＢｏｕｔが最大の場合、定電流回路Ｍ２に流れる電流ＩＥＥ２のほとんどがｐｎｐトランジスタＱ５に流れ、この電流の大半がｎｐｎトランジスタＱ６のベースに供給される。
したがって、出力電流ＩＡｏｕｔの最大値ＩＡｏｕｔ＿ｍａｘおよび出力電流ＩＢｏｕｔの最大値ＩＢｏｕｔ＿ｍａｘは、それぞれ次式のように表される。

式（２０）および（２１）を用いると、出力端子Ｔｏｕｔから吐き出される最大電流Ｉｏｕｔ＿ｍａｘ（＋）、および、出力端子Ｔｏｕｔに引き込まれる最大電流Ｉｏｕｔ＿ｍａｘ（−）は、それぞれ次式のように表される。

ただし、上式において、電流ＩＥＥ１およびＩＥＥ２は電流ＩＥＥに等しいものとしている。

一方、出力端子Ｔｏｕｔから吐き出される電流の最大のとき、ｎｐｎトランジスタＱ３のベースには差動電流信号の最大値２Δｉ＿ｍａｘ（＋）が流れ、そのエミッタには電流ＩＥＥが流れる。
また、出力端子Ｔｏｕｔに引き込まれる電流が最大のとき、ｐｎｐトランジスタＱ５のベースには差動電流信号の最大値２Δｉ＿ｍａｘ（−）が流れ、そのエミッタには電流ＩＥＥが流れる。
したがって、差動電流信号の最大値２Δｉ＿ｍａｘ（＋）および２Δｉ＿ｍａｘ（−）は、それぞれ次式のように表すことができる。

この式（２４）および（２５）と、先に述べた式（６）および（７）の関係から、アイドリング電流Ｉｉｄ２は次式の関係を満たすように設定するのが一般的である。

式（２６）および（２７）から分かるように、電流増幅回路３Ａの増幅率Ｇａ＝β３×β４、電流増幅回路３Ｂの増幅率Ｇｂ＝β５×β６を大きくすることによって、アイドリング電流Ｉｉｄ２を小さくすることが可能になる。

以上説明したように、本実施形態に係る負荷駆動回路によれば、電流増幅回路３Ａにおいて、ノードＮ１からｎｐｎトランジスタＱ１のベースに流れる電流が２段のトランジスタ（Ｑ３，Ｑ４）によって増幅されるとともに、電流増幅回路３Ｂにおいて、ノードＮ２からｐｎｐトランジスタＱ２のベースに流れる電流が２段のトランジスタ（Ｑ５，Ｑ６）によって増幅される。
仮に、トランジスタＱ３〜Ｑ６の電流増幅率が数１０程度であるとすると、電流増幅回路３Ａおよび３Ｂは１００を越える増幅率を有することになり、その結果、これらの増幅回路を有さない場合に比べて、アイドリング電流Ｉｉｄ２を２桁以上も小さくすることができる。式（１５）に示すように、出力段のアイドリング電流Ｉｉｄ１はバイアス回路（Ｑ１３，Ｑ１４）に流れるアイドリング電流Ｉｉｄ２に比例するため、アイドリング電流Ｉｉｄ２を２桁も小さくすることができれば、出力段のアイドリング電流Ｉｉｄ１を大幅に減らすことができる。
このように、本実施形態によれば、負荷に瞬時に供給できる最大電流を高めつつ、アイドリング電流Ｉｉｄ１を削減して消費電力を抑えることができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。

図３は、本発明の第３の実施形態に係る負荷駆動回路の構成の一例を示す図である。
図３に示す負荷駆動回路は、図１に示す負荷駆動回路における電流増幅回路３Ａおよび３Ｂを、次に述べる電流増幅回路４Ａおよび４Ｂに置き換えたものである。

電流増幅回路４Ａは、電流増幅回路３Ａと同様に、ノードＮ１からｎｐｎトランジスタＱ１のベースに流れる電流ＩＡｉｎを増幅するとともに、ノードＮ１とｎｐｎトランジスタＱ１のベースとの間に、ｎｐｎトランジスタＱ１の定常電流を減少させる電位差ＶＳａを発生させる。
すなわち、ｎｐｎトランジスタＱ１のベース電位をノードＮ１の電位に対して電位差ＶＳａだけ低下させる。

電流増幅回路４Ｂは、電流増幅回路３Ｂと同様に、ノードＮ２からｐｎｐトランジスタＱ２のベースに流れる電流ＩＢｉｎを増幅するとともに、ノードＮ２とｐｎｐトランジスタＱ２のベースとの間に、ｐｎｐトランジスタＱ２の定常電流を減少させる電位差ＶＳｂを発生させる。
すなわち、ｐｎｐトランジスタＱ２のベース電位をノードＮ２の電位に対して電位差ＶＳｂだけ上昇させる。

ここで、電流増幅回路４Ａおよび４Ｂにおける電圧のシフトとアイドリング電流Ｉｉｄ１との関係について説明する。

電流増幅回路４Ａおよび４Ｂにおけるシフト電圧ＶＳａおよびＶＳｂが電圧ＶＳに等しいものとすると、トランジスタＱ１，Ｑ２，Ｑ１３，Ｑ１４のベース−エミッタ間電圧Ｖｂｅ１，Ｖｂｅ２，Ｖｂｅ１３，Ｖｂｅ４とシフト電圧ＶＳは次式の関係を満たす。

ここで、トランジスタＱ１，Ｑ２，Ｑ１３，Ｑ１４のコレクタ電流をそれぞれＩｃ１，Ｉｃ２，Ｉｃ１３，Ｉｃ１４とし、その順方向飽和電流をそれぞれＩｓ１，Ｉｓ２，Ｉｓ１３，Ｉｓ１４とすると、式（２８）の関係は次式のように近似することができる。

式（２９）を整理すると、次式が得られる。

ここで、先に述べたように、出力電流Ｉｏｕｔがゼロのとき
Ｉｃ１＝Ｉｃ２＝Ｉｉｄ１；
Ｉｃ１３＝Ｉｃ１４＝Ｉｉｄ２；
の関係が成立するものとすると、アイドリング電流Ｉｉｄ１は次式のよう表される。

式（３１）に示すように、シフト電圧ＶＳを大きくすると、アイドリング電流Ｉｉｄ１は小さくなる。

以上説明したように、本実施形態によれば、電流増幅回路４Ａおよび４Ｂによって、ノードＮ１とｎｐｎトランジスタＱ１のベースとの間、および、ノードＮ２とｐｎｐトランジスタＱ２のベースとの間に電位差が作られる。
これにより、負荷に瞬時的に供給できる最大電流を高めつつ、上述した第１および第２の実施形態に比べて、出力段のアイドリング電流Ｉｉｄ１を更に減少させることができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態を述べる。
第４の実施形態においては、電圧シフト機能を有する電流増幅回路の構成例が示される。

図４は、本発明の第４の実施形態に係る負荷駆動回路の構成の一例を示す図である。
図４に示す負荷駆動回路は、図３に示す負荷駆動回路と同様な構成（出力端子Ｔｏｕｔ、ｎｐｎトランジスタＱ１およびＱ１３、ｐｎｐトランジスタＱ２およびＱ１４、電流源１および２、電流増幅回路４Ａおよび４Ｂ）有する。

図４の構成例において、電流増幅回路４Ａは、先に述べた電流増幅回路３Ａと同一の構成（ｎｐｎトランジスタＱ３およびＱ１１、ｐｎｐトランジスタＱ４、抵抗Ｒ５、定電流回路Ｍ１）を有するとともに、抵抗Ｒ１を有する。
抵抗Ｒ１は、ｎｐｎトランジスタＱ３のエミッタからノードＮ４へ流れる電流の経路上に挿入される。

また、図４の構成例において、電流増幅回路４Ｂは、先に述べた電流増幅回路３Ｂと同一の構成（ｐｎｐトランジスタＱ５およびＱ１２、ｎｐｎトランジスタＱ６、抵抗Ｒ６、定電流回路Ｍ２）を有するとともに、抵抗Ｒ２を有する。
抵抗Ｒ２は、ノードＮ６からｐｎｐトランジスタＱ５のエミッタへ流れる電流の経路上に挿入される。

なお、抵抗Ｒ１は、本発明の第１抵抗の一実施形態である。
抵抗Ｒ２は、本発明の第２抵抗の一実施形態である。
ベース−コレクタ間を短絡されたｎｐｎトランジスタＱ１１は、本発明の第１ダイオードの一実施形態である。
ベース−コレクタ間を短絡されたｐｎｐトランジスタＱ１２は、本発明の第２ダイオードの一実施形態である。

ここで、上述した構成を有する電流増幅回路４Ａの電圧シフト動作を説明する。

出力電流Ｉｏｕｔがゼロのとき、電流増幅回路４Ａの出力電流ＩＡｏｕｔが微小になり、ｐｎｐトランジスタＱ４のベース電流が抵抗Ｒ５の電流に比べて十分小さく無視できるものとすると、ｎｐｎトランジスタＱ３のコレクタ電流Ｉｃ３およびｎｐｎトランジスタＱ１１のコレクタ電流Ｉｃ１１はそれぞれ次式のように表される。

一方、ノードＮ１の電位Ｖ（Ｎ１）とノードＮ３の電位Ｖ（Ｎ３）との電位差は、次式のように表される。

上式において‘Ｖ＿Ｒ１’は抵抗Ｒ１の電圧を示す。
ここで、ｎｐｎトランジスタＱ３およびＱ１１の電流密度（コレクタ電流／順方向飽和電流）を等しくすることにより、それぞれのベース−エミッタ間電圧Ｖｂｅ３およびＶｂｅ１１を等しくするものとすると、式（３４）は次式のように表される。

同様に、出力電流Ｉｏｕｔがゼロのとき、ノードＮ５の電位Ｖ（Ｎ５）とノードＮ２の電位Ｖ（Ｎ２）との電位差は、次式のように表される。

したがって、電位差Ｖ（Ｎ１）−Ｖ（Ｎ３）と電位差Ｖ（Ｎ５）−Ｖ（Ｎ２）とが共に電圧ＶＳに等しいものとすると、式（３１）および（３５）より、アイドリング電流Ｉｉｄ１は次式のように表される。

式（３７）に示すように、本実施形態によれば、電流増幅回路４Ａにおける抵抗Ｒ１とＲ５の抵抗値や、電流増幅回路４Ｂにおける抵抗Ｒ２およびＲ６の抵抗値を適切に調節することによって、ノードＮ１とｎｐｎトランジスタＱ１のベースとの間、および、ノードＮ２とｐｎｐトランジスタＱ２のベースとの間に電位差を作り、出力段のアイドリング電流Ｉｉｄ１を減少させることができる。

＜第５の実施形態＞
次に、本発明の第５の実施形態を述べる。

図１〜図４に示す負荷駆動回路では、出力段の２つのトランジスタ（Ｑ１，Ｑ２）に対してそれぞれ独立に電流増幅回路が設けられており、これらの電流増幅回路の過渡特性を完全に一致させることは困難な場合がある。
そのため、出力段の２つのトランジスタの一方をオンからオフ、他方をオフからオンへ変化させるときに、電流増幅回路の過渡特性の違いから、２つのトランジスタが同時にオンして電源線ＶＣＣとグランド線Ｇとの間に貫通電流が流れる場合がある。

また、図２，図４に示す負荷駆動回路の電流増幅回路は、何れも、駆動対象のトランジスタをオフさせる速度がこれをオンさせる速度に比べて遅い。
例えば電流増幅回路３Ａの場合、ｎｐｎトランジスタＱ１をオンさせるときは、ｐｎｐトランジスタＱ４を介して大きな電流（式（２０）によるとβ４×ＩＥＥ１）をｎｐｎトランジスタＱ１のベースに流し込むことができるが、ｎｐｎトランジスタＱ１をオフさせるときにそのベースから引き抜くことができる電流は、最大でも電流ＩＥＥ１である。
同様に、電流増幅回路３Ｂの場合、ｐｎｐトランジスタＱ２をオンさせるときは、ｎｐｎトランジスタＱ６を介して大きな電流（式（２１）によるとβ６×ＩＥＥ２）をｐｎｐトランジスタＱ２のベースから引き抜くことができるが、ｎｐｎトランジスタＱ１をオフさせるときにそのベースに流し込むことができる電流は、最大でも電流ＩＥＥ２である。
そのため、負荷の駆動速度が非常に高速になると、出力端子Ｔｏｕｔの電圧が上昇する場合は、ノードＮ３に比べてノードＮ４の電圧上昇速度が遅くなり、出力端子Ｔｏｕｔの電圧が下降する場合は、ノードＮ４に比べてノードＮ３の電圧下降速度が遅くなる。その結果、瞬時的にノードＮ３−Ｎ４間の電位差が大きくなり、ｎｐｎトランジスタＱ１およびｐｎｐトランジスタＱ２に貫通電流が流れる場合がある。

以下に述べる第５の実施形態に係る負荷駆動回路は、前記の実施形態を更に改善したものであり、電流増幅回路の過渡特性の違いや、出力段トランジスタ（Ｑ１，Ｑ２）のオンとオフの駆動速度の違いなどによって生じる貫通電流を抑制する回路を設けている。

図５は、本発明の第５の実施形態に係る負荷駆動回路の構成の一例を示す図である。
図５に示す負荷駆動回路は、図４に示す負荷駆動回路と同様な構成（出力端子Ｔｏｕｔ、ｎｐｎトランジスタＱ１およびＱ１３、ｐｎｐトランジスタＱ２およびＱ１４、電流源１および２、電流増幅回路４Ａおよび４Ｂ）を有するとともに、ｐｎｐトランジスタＱ７と、ｎｐｎトランジスタＱ８と、抵抗Ｒ３およびＲ４と、キャパシタＣ１およびＣ２とを有する。

なお、ｐｎｐトランジスタＱ７は、本発明の第７トランジスタの一実施形態である。
ｎｐｎトランジスタＱ８は、本発明の第８トランジスタの一実施形態である。
抵抗Ｒ３は、本発明の第３抵抗の一実施形態である。
抵抗Ｒ４は、本発明の第４抵抗の一実施形態である。
キャパシタＣ１は、本発明の第１キャパシタの一実施形態である。
キャパシタＣ２は、本発明の第２キャパシタの一実施形態である。

ｐｎｐトランジスタＱ７は、ｎｐｎトランジスタＱ３のコレクタ電流の少なくとも一部をベースに入力し、この入力電流に応じて、電源線ＶＣＣからｐｎｐトランジスタＱ２のベースに流れる電流を制御する。
図５の例において、ｐｎｐトランジスタＱ７のベースは、ｐｎｐトランジスタＱ４とともに、ｎｐｎトランジスタＱ３のコレクタに接続される。
また、ｐｎｐトランジスタＱ７のコレクタはｐｎｐトランジスタＱ２のベースに接続され、そのエミッタは抵抗Ｒ３を介して電源線ＶＣＣに接続される。

ｎｐｎトランジスタＱ８は、ｐｎｐトランジスタＱ５のコレクタ電流の少なくとも一部をベースに入力し、この入力電流に応じて、ｎｐｎトランジスタＱ１のベースからグランド線Ｇに流れる電流を制御する。
図５の例において、ｎｐｎトランジスタＱ８のベースは、ｎｐｎトランジスタＱ６とともに、ｐｎｐトランジスタＱ５のコレクタに接続される。
また、ｎｐｎトランジスタＱ８のコレクタはｎｐｎトランジスタＱ１のベースに接続され、そのエミッタは抵抗Ｒ４を介してグランド線Ｇに接続される。

キャパシタＣ１は、抵抗Ｒ３に並列に接続される。
キャパシタＣ２は、抵抗Ｒ４に並列に接続される。

上述した構成によると、ノードＮ１からｎｐｎトランジスタＱ３のベースに流れる電流ＩＡｉｎが、ｎｐｎトランジスタＱ３に流れる電流を増大させる方向に変化したとき、ｎｐｎトランジスタＱ３のコレクタ電流に応じてｐｎｐトランジスタＱ７のベース電流が増加し、ｐｎｐトランジスタＱ７のコレクタからｐｎｐトランジスタＱ２のベースに流れる電流が増加する。これにより、ｐｎｐトランジスタＱ２に流れる電流が減少するようにｐｎｐトランジスタＱ２のベース電流が制御される。
すなわち、ｎｐｎトランジスタＱ１の電流が増加する過渡期において、ｐｎｐトランジスタＱ２の電流の減少が加速されるため、ｎｐｎトランジスタＱ１とｐｎｐトランジスタＱ２とが同時にオンすることにより流れる貫通電流を抑制することができる。
貫通電流を抑制できることから、電源線ＶＣＣやグランド線Ｇに流れるスパイク状のノイズを抑制できるとともに、貫通電流による消費電力を削減できる。

また、ノードＮ２からｐｎｐトランジスタＱ５のベースに流れる電流ＩＢｉｎが、ｐｎｐトランジスタＱ５に流れる電流を増大させる方向に変化したとき、ｐｎｐトランジスタＱ５のコレクタ電流に応じてｎｐｎトランジスタＱ８のベース電流が増加して、ｎｐｎトランジスタＱ１のベースからｎｐｎトランジスタＱ８のコレクタに流れる電流が増加する。これにより、ｎｐｎトランジスタＱ１に流れる電流が減少するようにｎｐｎトランジスタＱ１のベース電流が制御される。
すなわち、ｐｎｐトランジスタＱ２の電流が増加する過渡期において、ｎｐｎトランジスタＱ２の電流の減少が加速されるため、ｎｐｎトランジスタＱ１とｐｎｐトランジスタＱ２とが同時にオンすることにより流れる貫通電流を抑制することができる。これにより、電源ノイズの抑制と消費電力の削減を図ることができる。

また、上述した構成によると、抵抗Ｒ３，Ｒ４にキャパシタＣ１，Ｃ２がそれぞれ並列に接続されているため、出力端子Ｔｏｕｔの電流に変化がない定常時には、ｐｎｐトランジスタＱ７およびｎｐｎトランジスタＱ８に流れる電流を小さく抑えて消費電力の削減を図ることができるとともに、出力端子Ｔｏｕｔの電流に変化が生じる過渡応答時には、ｐｎｐトランジスタＱ７やｎｐｎトランジスタＱ８のエミッタにそれぞれ並列接続された抵抗とキャパシタの総インピーダンスが定常時より下がることで、ｐｎｐトランジスタＱ７やｎｐｎトランジスタＱ８に流れる電流を大きくして貫通電流の抑制を図ることができる。
また、定常時にｐｎｐトランジスタＱ７およびｎｐｎトランジスタＱ８に流れる電流を小さく抑えることによって、過渡応答時にｎｐｎトランジスタＱ１やｐｎｐトランジスタＱ２のオンを妨げる電流が小さくなるため、応答速度を高速化することができる。

以上、本発明の幾つかの実施形態について述べたが、本発明は上述した形態にのみ限定されるものではなく、種々のバリエーションを含む。

第５の実施形態では、図４に示す負荷駆動回路に対して貫通電流の防止用回路を付加する例が示されているが、本発明はこれに限定されない。例えば、同様な回路を図２に示す負荷駆動回路に対して付加しても、図５の負荷駆動回路と同様な効果を奏することが可能である。

また、本発明では、図１や図３に示す回路に対して、次のような第１の制御回路および第２の制御回路を付加しても良い
第１の制御回路は、ノードＮ１からｎｐｎトランジスタＱ１のベースに流れる電流ＩＡｉｎが、ｎｐｎトランジスタＱ１に流れる電流を増大させる方向に変化したとき、ｐｎｐトランジスタＱ２に流れる電流が減少するようにｐｎｐトランジスタＱ２のベース電流を制御する。
第２の制御回路は、ノードＮ２からｐｎｐトランジスタＱ２のベースに流れる電流ＩＢｉｎが、ｐｎｐトランジスタＱ２に流れる電流を増大させる方向に変化したとき、ｎｐｎトランジスタＱ１に流れる電流が減少するようにｎｐｎトランジスタＱ１のベース電流を制御する。
このような制御回路を付加することにより、出力段の２つのトランジスタ（Ｑ１，Ｑ２）を駆動する２つの電流増幅回路の過渡特性の違いによって該２つのトランジスタが同時にオンする現象を防止し、貫通電流を抑えることができる。

上述の実施形態では、電流源１の信号成分と電流源２の信号成分とがともに‘Δｉ’に等しいが、これに限らず、両者の信号成分は異なる振幅を有しても良い。

第１の実施形態に係る負荷駆動回路の構成の一例を示す図である。 第２の実施形態に係る負荷駆動回路の構成の一例を示す図である。 第３の実施形態に係る負荷駆動回路の構成の一例を示す図である。 第４の実施形態に係る負荷駆動回路の構成の一例を示す図である。 第５の実施形態に係る負荷駆動回路の構成の一例を示す図である。 一般的なプッシュプル回路の構成例を示す図である。

符号の説明

Ｑ１，Ｑ３，Ｑ６，Ｑ８，Ｑ１１，Ｑ１３…ｎｐｎトランジスタ、Ｑ２，Ｑ４，Ｑ５，Ｑ７，Ｑ１２，Ｑ１４…ｐｎｐトランジスタ、１，２…電流源、Ｍ１，Ｍ２…定電流回路、Ｒ１〜Ｒ４…抵抗、Ｃ１，Ｃ２…キャパシタ、Ｔｏｕｔ…出力端子、３Ａ，３Ｂ，４Ａ，４Ｂ…電流増幅回路

Claims (9)

1. 電流を出力する第１電流源および第２電流源と、
   上記第１電流源と第１ノードで接続され、上記第２電流源と第２ノードで接続され、上記第１ノードから上記第２ノードに流れる電流に応じたバイアス電圧を該ノード間に発生するバイアス回路と、
   上記第１ノードおよび上記第２ノードから入出力される差動電流信号に応じた電流を出力する出力端子と、
   第１の電源供給線と上記出力端子との間に接続される第１導電型の第１トランジスタ、および第２の電源供給線と上記出力端子との間に接続される第２導電型の第２トランジスタを有し、上記第１トランジスタおよび上記第２トランジスタの導通状態が、上記第１ノードおよび第２ノードに入力される上記差動電流信号に基づく電流駆動により相補的に制御される出力段回路と、
   上記第１ノードと上記第１トランジスタのベースに接続される第３ノードとの間に接続され、上記第１ノードの電流を増幅して上記第３ノードへ出力する第１の電流増幅回路と、
   上記第１トランジスタおよび上記第２トランジスタの貫通電流を抑制するために、上記第１の電源供給線と上記第２トランジスタのベースに接続される第４ノードとの間に接続される第１の貫通電流抑制回路と、
   を有し、
   上記第１の電流増幅回路は、
   上記第１ノードにベースが接続され、上記第１ノードの電流を増幅する第１導電型の第３トランジスタと、
   上記第３トランジスタにベースが接続され、増幅した電流を上記第３ノードへ出力する第２導電型の第４トランジスタと、
   を有し、
   上記第１の貫通電流抑制回路は、
   上記第１の電流増幅回路の上記第３トランジスタにベースが接続され、上記第３トランジスタにより増幅された電流の増減に対応させて上記第１の電源供給線と上記第４ノードとの間に流す電流を増減させる第５トランジスタを有し、
   上記第１トランジスタの電流が増加する場合に、上記第５トランジスタによる上記第４ノードの電流により、上記第２トランジスタのベース電流を減らす
   負荷駆動回路。
2. 上記第２ノードと上記第４ノードとの間に接続され、上記第２ノードの電流を増幅して上記第４ノードへ出力する第２の電流増幅回路と、
   上記貫通電流を抑制するために、上記第２の電源供給線と上記第３ノードとの間に接続される第２の貫通電流抑制回路と、
   を有し、
   上記第２の電流増幅回路は、
   上記第２ノードにベースが接続され、上記第２ノードの電流を増幅する第２導電型の第７トランジスタと、
   上記第７トランジスタにベースが接続され、増幅した電流を上記第４ノードへ出力する第１導電型の第８トランジスタと、
   を有し、
   上記第２の貫通電流抑制回路は、
   上記第２の電流増幅回路の上記第７トランジスタにベースが接続され、上記第７トランジスタにより増幅された電流の増減に対応させて上記第２の電源供給線と上記第３ノードとの間に流す電流を増減させる第９トランジスタを有し、
   上記第２トランジスタの電流が増加する場合に、上記第９トランジスタによる上記第３ノードの電流により、上記第１トランジスタのベース電流を減らす
   請求項１記載の負荷駆動回路。
3. 上記第１の電流増幅回路は、
   上記第３ノードにダイオード接続された第６トランジスタと、
   上記第３トランジスタおよび上記第６トランジスタが接続され、上記第４トランジスタに流れる電流と上記第３ノードから上記第１トランジスタのベースに出力される電流との差に応じた電流と、上記第３トランジスタに流れる電流とを合成する第５ノードと、
   上記第５ノードにおいて合成された電流が一定になるように制御する第１の定電流回路と、
   を有する
   請求項１または２記載の負荷駆動回路。
4. 上記第１の電流増幅回路は、
   上記第３トランジスタと上記第５ノードとの間に接続された第１抵抗を有する
   請求項３記載の負荷駆動回路。
5. 上記第１の貫通電流抑制回路は、
   上記第５トランジスタと上記第１の電源供給線との間に接続される第２抵抗と、
   上記第２抵抗に並列に接続される第１キャパシタと、
   を有する
   請求項１から４のいずれか一項記載の負荷駆動回路。
6. 上記第２の電流増幅回路は、
   上記第４ノードにダイオード接続された第１０トランジスタと、
   上記第７トランジスタおよび上記第１０トランジスタが接続され、上記第８トランジスタに流れる電流と上記第４ノードから上記第２トランジスタのベースに出力される電流との差に応じた電流と、上記第７トランジスタに流れる電流とを合成する第６ノードと、
   上記第６ノードにおいて合成された電流が一定になるように制御する第２の定電流回路と、
   を有する
   請求項２記載の負荷駆動回路。
7. 上記第２の電流増幅回路は、
   上記第７トランジスタと上記第６ノードとの間に接続された第３抵抗を有する
   請求項６記載の負荷駆動回路。
8. 上記第２の貫通電流抑制回路は、
   上記第９トランジスタと上記第２の電源供給線との間に接続される第４抵抗と、
   上記第４抵抗に並列に接続される第２キャパシタと、
   を有する
   請求項２または６から７のいずれか一項記載の負荷駆動回路。
9. 上記第１の電流増幅回路は、上記第１ノードと上記第１トランジスタのベースとの間に、上記第１トランジスタの定常電流を減少させる電位差を発生させ、
   上記第２の電流増幅回路は、上記第２ノードと上記第２トランジスタのベースとの間に、上記第２トランジスタの定常電流を減少させる電位差を発生させる、
   請求項２または６から８のいずれか一項記載の負荷駆動回路。

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