JPS6212692B2 - - Google Patents
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- JPS6212692B2 JPS6212692B2 JP54038637A JP3863779A JPS6212692B2 JP S6212692 B2 JPS6212692 B2 JP S6212692B2 JP 54038637 A JP54038637 A JP 54038637A JP 3863779 A JP3863779 A JP 3863779A JP S6212692 B2 JPS6212692 B2 JP S6212692B2
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
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Description
【発明の詳細な説明】
この発明は特に集積回路IC化に好適する電力
増幅回路の改良に関する。 一般に、電力増幅回路は集積回路IC化される
場合、その出力段に準コンプリメンタリ型シング
ルエンデイツドプツシユプルSEPP増幅回路を用
いている。 ところが、集積回路IC化に際して大電流用の
PNP型トランジスタはその製造が困難であり、特
にラテラル形（マルチコレクタ）PNPトランジス
タは電流容量が少なく電流増幅率が小さいととも
に、利得帯域幅積ｆTが低いので発振しやすい等
の問題があり、大出力を得にくい欠点があつた。
また、コンプリメンタリ接続された出力段のトラ
ンジスタをエミツタ接地型にするとブートストラ
ツプ回路がなくても出力振幅を大きくとることが
できるが、このようにすると出力段のトランジス
タのアイドル電流の設定が困難になるという不都
合があつた。 そこで、従来より電力増幅回路の出力段をコン
プリメンタリ型とせず、同極性すなわちNPN型
のトランジスタのみを用いて構成することが考え
られるが、このようにしてもアイドル電流の設定
がやはり困難であつた。 この発明は上記事情を考慮してなされたもの
で、アイドル電流の設定が容易で大出力を得るこ
とができしかも安定かつ確実に動作し得るととも
に、集積回路IC化に好適する極めて良好な電力
増幅回路を提供することを目的とする。 以下、この発明の一実施例について図面を参照
して詳細に説明する。第１図において、１１は例
えばジヤツク等よりなり被電力増幅信号の供給さ
れる入力端子である。この入力端子１１はPNP型
のトランジスタQ1のベースに接続されるととも
に、抵抗R1を介して接地されている。そして、
上記トランジスタQ1のエミツタは、他のPNPト
ランジスタQ2のエミツタと接続され、その接続
点は抵抗R2を介して直流電圧＋Vccの印加された
電源端子１２に接続されている。 さらに、上記トランジスタQ1，Q2のコレクタ
は抵抗R3，R4を各別に介して共通接続され、そ
の接続点は抵抗R5を介して直流電圧−Veeの印加
された電源端子１３に接続されている。 そして、上記抵抗R1乃至R5及びトランジスタ
Q1，Q2よりなる回路が、電力増幅回路の前置増
幅回路１４を構成するものである。 また、前記トランジスタQ1，Q2の各コレクタ
と抵抗R3，R4との各接続点はNPN型のトランジ
スタQ3，Q4の各ベースにそれぞれ接続されてい
る。このトランジスタQ3，Q4の各エミツタは共
通接続され、その接続点は抵抗R6を介して前記
電源端子１３に接続されている。また、上記トラ
ンジスタQ3，Q4の各コレクタは抵抗R7，R8をそ
れぞれ介して前記電源端子１２に接続されてい
る。 そして、上記抵抗R6乃至R8及びトランジスタ
Q3，Q4よりなる回路が、電力増幅回路のドライ
ブ回路１５を構成するものである。 さらに、前記トランジスタQ3のコレクタと抵
抗R7との接続点はNPN型のトランジスタQ5のベ
ースに接続され、該トランジスタQ5のコレクタ
は前記電源端子１２に接続されている。また、こ
のトランジスタQ5のエミツタは他のNPN型のト
ランジスタQ6のベースに接続され、該トランジ
スタQ6のコレクタは前記電源端子１２に接続さ
れている。 一方、前記トランジスタQ4のコレクタと抵抗
R8との接続点はNPN型のトランジスタQ7のベー
スに接続され、該トランジスタQ7のエミツタは
他のNPN型のトランジスタQ8のベースに接続さ
れている。また、このトランジスタQ8のエミツ
タは前記電源端子１３に接続され、該トランジス
タQ8のコレクタは前記トランジスタQ6のエミツ
タに接続され、その接続点はトランジスタQ7の
コレクタに接続されている。 そして、上記トランジスタQ5乃至Q8よりなる
回路が電力増幅回路の出力回路１６を構成するも
のである。 また、前記トランジスタQ6のベースは他の
NPN型のトランジスタQ9とベースが共通接続さ
れ、該トランジスタQ9のエミツタは抵抗R9を介
して前記前置増幅回路１４を構成するトランジス
タQ2のベースに接続されている。そして、上記
トランジスタQ9のエミツタと抵抗R9との接続点
は前記トランジスタQ6のエミツタとトランジス
タQ8のコレクタとの接続点に接続されるととも
に、例えばジヤツク等よりなる出力端子１７の内
側端子１７１に接続されている。この出力端子１
７の外側端子１７２は抵抗R10を介して接地され
ている。また、上記抵抗R10とトランジスタQ2の
ベースとの接続点は抵抗R11を介して接地されて
いる。 一方、前記トランジスタQ8のベースは他の
NPN型のトランジスタQ10とベースが共通接続さ
れ、該トランジスタQ10のエミツタはトランジス
タQ8のエミツタに接続されている。 そして、上記トランジスタQ9，Q10よりなる回
路が前記出力回路１６の各トランジスタQ6，Q8
の動作電流を各別に検出する検出回路１８を構成
するもので、上記のようにトランジスタQ6，Q8
とトランジスタQ9，Q10のベース同志を共通接続
したことが、この発明の特徴となる部分である。 ここで、前記トランジスタQ9のコレクタは
PNP型のトランジスタQ11のコレクタに接続され
るとともに、NPN型のトランジスタQ12のベース
に接続されている。また、このトランジスタQ11
のベースはトランジスタQ12のベースに接続され
ており、該トランジスタQ11のエミツタとトラン
ジスタQ12のコレクタは共に前記電源端子１２に
接続されている。 さらに、上記トランジスタQ12のエミツタは前
記トランジスタQ10のコレクタに接続されるとと
もに、PNP型のトランジスタQ13のベースに接続
されている。このトランジスタQ13のエミツタは
NPN型のトランジスタQ14のエミツタに接続さ
れ、該トランジスタのベースはコレクタとともに
前記電源端子１２に接続されている。また、上記
トランジスタQ13のコレクタは前記前置増幅回路
１４を構成する抵抗R3，R4と抵抗R5との接続点
に接続されている。 そして、上記トランジスタQ11乃至Q14よりな
る回路が前記検出回路１８のトランジスタQ9と
Q10とからの出力を合成して後述する関係とな
し、前記前置増幅回路１４へ帰還する演算帰還回
路１９を構成するものである。 上記のような構成となされた電力増幅回路にお
いて、まずその全体的な動作について説明する。
すなわち、入力端子１１に例えば接地電位を基準
として正の半サイクル及び負の半サイクルを交互
に繰り返す正弦波状の被電力増幅信号が供給され
たとする。すると、該被電力増幅信号は前置増幅
回路１４のトランジスタQ1に供給される。ここ
で、トランジスタQ1，Q2はエミツタ共通である
ため差動増幅器として作動し、その各コレクタか
らは上記被電力増幅信号の負の半サイクル及び正
の半サイクルがそれぞれ増幅されてドライブ回路
１５のトランジスタQ3，Q4に出力される。する
と、トランジスタQ3，Q4のコレクタには上記ト
ランジスタQ1，Q2のコレクタ出力に応じた電
流、すなわち上記被電力増幅信号の負の半サイク
ル及び正の半サイクルに対応した増幅電流が出力
される。そして、このドライブ回路１５の各トラ
ンジスタQ3，Q4のコレクタ出力は、出力回路１
６を構成するトランジスタQ5，Q7にそれぞれ供
給される。このため、上記トランジスタQ5，Q7
とそれぞれダーリントン接続されるトランジスタ
Q6，Q8のコレクタには、上記被電力増幅信号の
負の半サイクル及び正の半サイクルに対応した増
幅電流が流れ、出力端子１７から出力される。す
なわち、出力回路１６は被電力増幅信号の正及び
負の半サイクルをそれぞれ増幅するプツシユプル
構成となされている。 ここで、上記出力回路１６のトランジスタ
Q6，Q8のベース電流すなわち動作電流は、検出
回路１８のトランジスタQ9，Q10のベースにそれ
ぞれ供給される。そして、このトランジスタ
Q9，Q10のコレクタ出力電流は、演算帰還回路１
９で合成されて、その合成電流がトランジスタ
Q13のコレクタから出力されて前記前置増幅回路
１４に帰還されるものである。 ここにおいて、上記演算帰還回路１９の詳細な
動作について説明する。まず、トランジスタQ6
とQ9及びトランジスタQ8とQ10とのエミツタ面積
比をＮ、トランジスタQ6の動作電流をＩU、PNP
型のトランジスタQ11の飽和電流をＩSPとする
と、ダイオード接続されたトランジスタQ11のベ
ース・エミツタ間電圧〔ＶBE（Q11）〕は、次式の
ようになる。 ＶBE（Q11）＝ＫＴ／ｑln（ＩＵ／Ｎ・ＩＳＰ）……
… 但し、 Ｋ：ボルツマン定数、 Ｔ：絶対温度、 ｑ：電子の電荷、 また、トランジスタQ8の動作電流をＩL、NPN
型のトランジスタQ12の飽和電流をＩSNとする
と、トランジスタQ12のベース・エミツタ間電圧
〔ＶBE（Q12）〕は、次式のようになる。 ＶBE（Q12）＝ＫＴ／ｑln（ＩＬ／Ｎ・ＩＳＮ）……
… 一方、トランジスタQ13，Q14を流れる電流を
ＩFとすると、トランジスタQ13，Q14の各ベー
ス・エミツタ間電圧〔ＶBE（Q13）〕、〔ＶBE
（Q14）〕の和は、次式のようになる。 ＶBE（Q13）＋ＶBE（Q14）＝ＫＴ／ｑln（ＩＦ／ＩＳＮ
） ＋ＫＴ／ｑln（ＩＦ／ＩＳＰ） ……… ここで、第１図からわかるように上記式は上
記〔ＶBE（Q11）〕と〔ＶBE（Q12）〕との和に等し
いので、結局、 ln（ＩＵ／Ｎ・ＩＳＰ）＋ln（ＩＬ／Ｎ・ＩＳＮ）＝ln
（ＩＦ／ＩＳＮ） ＋ln（ＩＦ／ＩＳＰ） ∴ ＩU・ＩL＝N2・ＩF ２ ∴ ＩF＝１／Ｎ√U・L ……… そこで、前記トランジスタQ9，Q10を流れる電
流I3，I4は、 I3＝１／ＮＩU、I4＝１／ＮＩL……… であるので、上記式は、 ＩF＝√3×4 ……… となる。 そして、上記ＩFは前記前置増幅回路１４の抵
抗R5へ帰還されることにより、 ＩFR5＝ＶBE（Q4）＋R6（ＩQ2＋ＩQ4）−（R4 ＋2R5）（ＩＱ１／２−ＩＱ２／β） 但し、 ＶBE（Q4）≒ＶBE（Q3）、 ＩC（Q1）≒ＩC（Q2）≒ＩＱ１／２、 ＶBE（Q4）、ＶBE（Q3）：トランジスタQ4，Q3の
各ベース・エミツタ間電圧、 ＩQ1、ＩQ2、ＩQ4：トランジスタQ1，Q2，Q4の
動作電流、 ＩC（Q1）、ＩC（Q2）：トランジスタQ1，Q2のコ
レクタ電流、 β：電流増幅率、 で与えられる略一定の値となり、無信号時には ＩU≒ＩL であるから、トランジスタQ6，Q8のアイドル電
流（Ic idle）は、 Ic idle＝Ｎ×ＩF で定まることになる。ここで、前記入力端子１１
に被電力増幅信号が供給されると、該被電力増幅
信号の例えば負の半サイクルでトランジスタQ6
の電流ＩUが増加すれば、トランジスタQ8の電流
ＩLは減少し、正の半サイクルでは上記ＩLの増加
とともにＩUが減少して、結局第２図に実線で示
すような特性が得られ、AB級プツシユプル動作
を行なうものである。 また、第２図において、横軸は出力電圧Ｖ、一
点鎖線で示すものはトランジスタQ6，Q8のアイ
ドル電流（Ic idle）である。 したがつて、上記のような構成の電力増幅回路
によれば、集積回路IC化に際して従来のように
そのシングルエンデイツドプツシユプルSEPP型
の出力段にラテラル形（マルチコレクタ）PNPト
ランジスタのような、利得帯域幅積ｆTが低く不
安定な素子を用いる必要もなく、高出力で安定度
を高くすることができる。また、出力段をエミツ
タ接地型コンプリメンタリ接続で構成した場合に
も容易に設計でき、ブートストラツプ回路も不要
とすることができる。さらに、出力段の回路形式
にかかわらず出力段トランジスタのアイドル電流
を容易に設定することができる。 次に、この発明の特徴となるトランジスタ
Q6，Q8とトランジスタQ9，Q10のベース同志を共
通接続したことによる効果について説明する。す
なわち、従来より電力増幅回路の出力回路として
同極性トランジスタをプツシユプル構成してなる
ものは、該出力用トランジスタと直列にダイオー
ドを接続し、トランジスタの動作電流を検出する
ようにしていた。このため、出力用トランジスタ
からの出力がダイオードによつて減少させられて
しまい、低電源電圧での動作上不利な点が多かつ
た。また、上記ダイオードには出力用トランジス
タの出力大電流が流れるので、ダイオードの面積
を大きくする必要があり、集積回路IC化した際
チツプ面積を大きくしなければならないという問
題があるものであつた。 ところが、この発明のように出力用のトランジ
スタQ6，Q8と検出用のトランジスタQ9，Q10のベ
ース同志を共通接続したことにより、ダイオード
を用いる必要がなく、また検出用のトランジスタ
Q9，Q10は出力用のトランジスタQ6，Q8のベース
電流で動作するため電流容量の大きいものを必要
とせず、簡易な構成で集積回路IC化に好適す
る。 ここで、先に述べたように出力回路１６の各ト
ランジスタQ6，Q8の動作電流ＩU，ＩLと検出回
路１８の各トランジスタQ9，Q10の出力電流I3，
I4との関係は理想的な状態では前記式に示す如
くなるはずであるが、実際に大電流領域ではトラ
ンジスタQ6の有する寄生ベース抵抗やエミツタ
抵抗等の寄生抵抗値が影響してくる。このため、
上記検出回路１８の各トランジスタQ9，Q10のベ
ースまたはエミツタに直列に上記寄生抵抗値のＮ
倍の抵抗値を有する図示しない抵抗を挿入するよ
うにすれば、トランジスタQ6の有する寄生抵抗
による影響を補正することができる。 また、上記寄生抵抗値のＮ倍以上の抵抗値を有
する抵抗を挿入すれば、電流減小側の出力用トラ
ンジスタQ6またはQ8の動作電流ＩU，ＩLを第２
図に点線で示す如く増加させることができ、クロ
スオーバ歪やノツチング歪等を減少させることが
できる。 さらに、ブートストラツプ回路を用いる場合に
は、トランジスタQ9乃至Q14に接続される電源端
子１２，１３のうちどちらか一方をブートストラ
ツプ端子に接続するようにしてもよい。 また、トランジスタQ10の電流が減少したとき
に、トランジスタQ14のベース電流を必要なだけ
流せなくなる場合には、トランジスタQ14のベー
スに抵抗や定電流源を接続するようにしてもよい
とともに、トランジスタQ13のエミツタに抵抗や
定電流源を接続するようにしてもよい。 第３図はこの発明の他の実施例を示すもので、
出力段のトランジスタをエミツタ接地型とした場
合を示すものである。すなわち、入力端子２１に
例えば正弦波状の被電力増幅信号の正及び負の半
サイクルがそれぞれ供給されたとする。すると、
上記被電力増幅信号はトランジスタQ21とQ22及
びトランジスタQ23とQ24とをそれぞれエミツタ
共通接続して差動増幅回路構成となされた前置増
幅回路２２に供給される。そして、上記トランジ
スタQ21，Q23のコレクタには上記被電力増幅信
号の正の半サイクル及び負の半サイクルに対応し
た増幅電流が出力される。ここで、上記前置増幅
回路２２の各トランジスタQ21，Q23のコレクタ
出力は、トランジスタQ25とQ26及びトランジス
タQ27とQ28とをそれぞれダーリントン接続した
ものをプツシユプル構成してなる出力回路２３の
トランジスタQ25，Q27に供給される。このた
め、トランジスタQ26，Q28には上記被電力増幅
信号の正の半サイクル及び負の半サイクルに対応
した増幅電流が流れ、出力端子２４から出力され
る。 ここで、上記出力回路２３のトランジスタ
Q26，Q28のベース電流すなわち動作電流は、該
トランジスタQ26，Q28とベース同志がそれぞれ
共通接続され、検出回路２５を構成するトランジ
スタQ29，Q30のベースに供給される。そして、
このトランジスタQ29，Q30の出力電流は演算帰
還回路２６に供給され、トランジスタQ31，Q32
の各コレクタから定電流回路２７を構成するトラ
ンジスタQ33，Q34の各エミツタにそれぞれ帰還
される。 ここにおいて、トランジスタQ31，Q32を流れ
る電流ＩFとトランジスタQ29，Q30の電流I5，I6
とは、先に述べたように次式の関係を満足してい
る。 ＩF＝√5×6 そして、上記のような構成によれば、例えばト
ランジスタQ26，Q28のアイドル電流が増加する
と、トランジスタQ31，Q32の電流も増加し、定
電流回路２７によつて前置増幅回路２２が制御さ
れ、トランジスタQ26，Q28のアイドル電流を減
少させるもので、常にアイドル電流は略一定に保
たれるものである。 したがつて、上記のような構成によつても上記
実施例と同様な効果が得られるとともに、トラン
ジスタQ26，Q28とトランジスタQ29，Q30のベー
ス同志を共通接続したので、集積回路IC化にも
好適するものである。 また、演算帰還回路の帰還は第１図に示すよう
に前置増幅回路１４や第３図に示すように定電流
回路２７に戻す手段の外に、第１図ではドライブ
回路１５、第２図では定電流回路２７の負荷回路
である前置増幅回路２２に戻すようにしてもよ
い。 なお、この発明は上記各実施例に限定されるも
のではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。 したがつて、以上詳述したようにこの発明によ
れば、アイドル電流の設定が容易で大出力を得る
ことができしかも安定かつ確実に動作し得るとと
もに、集積回路IC化に好適する極めて良好な電
力増幅回路を提供することができる。
増幅回路の改良に関する。 一般に、電力増幅回路は集積回路IC化される
場合、その出力段に準コンプリメンタリ型シング
ルエンデイツドプツシユプルSEPP増幅回路を用
いている。 ところが、集積回路IC化に際して大電流用の
PNP型トランジスタはその製造が困難であり、特
にラテラル形（マルチコレクタ）PNPトランジス
タは電流容量が少なく電流増幅率が小さいととも
に、利得帯域幅積ｆTが低いので発振しやすい等
の問題があり、大出力を得にくい欠点があつた。
また、コンプリメンタリ接続された出力段のトラ
ンジスタをエミツタ接地型にするとブートストラ
ツプ回路がなくても出力振幅を大きくとることが
できるが、このようにすると出力段のトランジス
タのアイドル電流の設定が困難になるという不都
合があつた。 そこで、従来より電力増幅回路の出力段をコン
プリメンタリ型とせず、同極性すなわちNPN型
のトランジスタのみを用いて構成することが考え
られるが、このようにしてもアイドル電流の設定
がやはり困難であつた。 この発明は上記事情を考慮してなされたもの
で、アイドル電流の設定が容易で大出力を得るこ
とができしかも安定かつ確実に動作し得るととも
に、集積回路IC化に好適する極めて良好な電力
増幅回路を提供することを目的とする。 以下、この発明の一実施例について図面を参照
して詳細に説明する。第１図において、１１は例
えばジヤツク等よりなり被電力増幅信号の供給さ
れる入力端子である。この入力端子１１はPNP型
のトランジスタQ1のベースに接続されるととも
に、抵抗R1を介して接地されている。そして、
上記トランジスタQ1のエミツタは、他のPNPト
ランジスタQ2のエミツタと接続され、その接続
点は抵抗R2を介して直流電圧＋Vccの印加された
電源端子１２に接続されている。 さらに、上記トランジスタQ1，Q2のコレクタ
は抵抗R3，R4を各別に介して共通接続され、そ
の接続点は抵抗R5を介して直流電圧−Veeの印加
された電源端子１３に接続されている。 そして、上記抵抗R1乃至R5及びトランジスタ
Q1，Q2よりなる回路が、電力増幅回路の前置増
幅回路１４を構成するものである。 また、前記トランジスタQ1，Q2の各コレクタ
と抵抗R3，R4との各接続点はNPN型のトランジ
スタQ3，Q4の各ベースにそれぞれ接続されてい
る。このトランジスタQ3，Q4の各エミツタは共
通接続され、その接続点は抵抗R6を介して前記
電源端子１３に接続されている。また、上記トラ
ンジスタQ3，Q4の各コレクタは抵抗R7，R8をそ
れぞれ介して前記電源端子１２に接続されてい
る。 そして、上記抵抗R6乃至R8及びトランジスタ
Q3，Q4よりなる回路が、電力増幅回路のドライ
ブ回路１５を構成するものである。 さらに、前記トランジスタQ3のコレクタと抵
抗R7との接続点はNPN型のトランジスタQ5のベ
ースに接続され、該トランジスタQ5のコレクタ
は前記電源端子１２に接続されている。また、こ
のトランジスタQ5のエミツタは他のNPN型のト
ランジスタQ6のベースに接続され、該トランジ
スタQ6のコレクタは前記電源端子１２に接続さ
れている。 一方、前記トランジスタQ4のコレクタと抵抗
R8との接続点はNPN型のトランジスタQ7のベー
スに接続され、該トランジスタQ7のエミツタは
他のNPN型のトランジスタQ8のベースに接続さ
れている。また、このトランジスタQ8のエミツ
タは前記電源端子１３に接続され、該トランジス
タQ8のコレクタは前記トランジスタQ6のエミツ
タに接続され、その接続点はトランジスタQ7の
コレクタに接続されている。 そして、上記トランジスタQ5乃至Q8よりなる
回路が電力増幅回路の出力回路１６を構成するも
のである。 また、前記トランジスタQ6のベースは他の
NPN型のトランジスタQ9とベースが共通接続さ
れ、該トランジスタQ9のエミツタは抵抗R9を介
して前記前置増幅回路１４を構成するトランジス
タQ2のベースに接続されている。そして、上記
トランジスタQ9のエミツタと抵抗R9との接続点
は前記トランジスタQ6のエミツタとトランジス
タQ8のコレクタとの接続点に接続されるととも
に、例えばジヤツク等よりなる出力端子１７の内
側端子１７１に接続されている。この出力端子１
７の外側端子１７２は抵抗R10を介して接地され
ている。また、上記抵抗R10とトランジスタQ2の
ベースとの接続点は抵抗R11を介して接地されて
いる。 一方、前記トランジスタQ8のベースは他の
NPN型のトランジスタQ10とベースが共通接続さ
れ、該トランジスタQ10のエミツタはトランジス
タQ8のエミツタに接続されている。 そして、上記トランジスタQ9，Q10よりなる回
路が前記出力回路１６の各トランジスタQ6，Q8
の動作電流を各別に検出する検出回路１８を構成
するもので、上記のようにトランジスタQ6，Q8
とトランジスタQ9，Q10のベース同志を共通接続
したことが、この発明の特徴となる部分である。 ここで、前記トランジスタQ9のコレクタは
PNP型のトランジスタQ11のコレクタに接続され
るとともに、NPN型のトランジスタQ12のベース
に接続されている。また、このトランジスタQ11
のベースはトランジスタQ12のベースに接続され
ており、該トランジスタQ11のエミツタとトラン
ジスタQ12のコレクタは共に前記電源端子１２に
接続されている。 さらに、上記トランジスタQ12のエミツタは前
記トランジスタQ10のコレクタに接続されるとと
もに、PNP型のトランジスタQ13のベースに接続
されている。このトランジスタQ13のエミツタは
NPN型のトランジスタQ14のエミツタに接続さ
れ、該トランジスタのベースはコレクタとともに
前記電源端子１２に接続されている。また、上記
トランジスタQ13のコレクタは前記前置増幅回路
１４を構成する抵抗R3，R4と抵抗R5との接続点
に接続されている。 そして、上記トランジスタQ11乃至Q14よりな
る回路が前記検出回路１８のトランジスタQ9と
Q10とからの出力を合成して後述する関係とな
し、前記前置増幅回路１４へ帰還する演算帰還回
路１９を構成するものである。 上記のような構成となされた電力増幅回路にお
いて、まずその全体的な動作について説明する。
すなわち、入力端子１１に例えば接地電位を基準
として正の半サイクル及び負の半サイクルを交互
に繰り返す正弦波状の被電力増幅信号が供給され
たとする。すると、該被電力増幅信号は前置増幅
回路１４のトランジスタQ1に供給される。ここ
で、トランジスタQ1，Q2はエミツタ共通である
ため差動増幅器として作動し、その各コレクタか
らは上記被電力増幅信号の負の半サイクル及び正
の半サイクルがそれぞれ増幅されてドライブ回路
１５のトランジスタQ3，Q4に出力される。する
と、トランジスタQ3，Q4のコレクタには上記ト
ランジスタQ1，Q2のコレクタ出力に応じた電
流、すなわち上記被電力増幅信号の負の半サイク
ル及び正の半サイクルに対応した増幅電流が出力
される。そして、このドライブ回路１５の各トラ
ンジスタQ3，Q4のコレクタ出力は、出力回路１
６を構成するトランジスタQ5，Q7にそれぞれ供
給される。このため、上記トランジスタQ5，Q7
とそれぞれダーリントン接続されるトランジスタ
Q6，Q8のコレクタには、上記被電力増幅信号の
負の半サイクル及び正の半サイクルに対応した増
幅電流が流れ、出力端子１７から出力される。す
なわち、出力回路１６は被電力増幅信号の正及び
負の半サイクルをそれぞれ増幅するプツシユプル
構成となされている。 ここで、上記出力回路１６のトランジスタ
Q6，Q8のベース電流すなわち動作電流は、検出
回路１８のトランジスタQ9，Q10のベースにそれ
ぞれ供給される。そして、このトランジスタ
Q9，Q10のコレクタ出力電流は、演算帰還回路１
９で合成されて、その合成電流がトランジスタ
Q13のコレクタから出力されて前記前置増幅回路
１４に帰還されるものである。 ここにおいて、上記演算帰還回路１９の詳細な
動作について説明する。まず、トランジスタQ6
とQ9及びトランジスタQ8とQ10とのエミツタ面積
比をＮ、トランジスタQ6の動作電流をＩU、PNP
型のトランジスタQ11の飽和電流をＩSPとする
と、ダイオード接続されたトランジスタQ11のベ
ース・エミツタ間電圧〔ＶBE（Q11）〕は、次式の
ようになる。 ＶBE（Q11）＝ＫＴ／ｑln（ＩＵ／Ｎ・ＩＳＰ）……
… 但し、 Ｋ：ボルツマン定数、 Ｔ：絶対温度、 ｑ：電子の電荷、 また、トランジスタQ8の動作電流をＩL、NPN
型のトランジスタQ12の飽和電流をＩSNとする
と、トランジスタQ12のベース・エミツタ間電圧
〔ＶBE（Q12）〕は、次式のようになる。 ＶBE（Q12）＝ＫＴ／ｑln（ＩＬ／Ｎ・ＩＳＮ）……
… 一方、トランジスタQ13，Q14を流れる電流を
ＩFとすると、トランジスタQ13，Q14の各ベー
ス・エミツタ間電圧〔ＶBE（Q13）〕、〔ＶBE
（Q14）〕の和は、次式のようになる。 ＶBE（Q13）＋ＶBE（Q14）＝ＫＴ／ｑln（ＩＦ／ＩＳＮ
） ＋ＫＴ／ｑln（ＩＦ／ＩＳＰ） ……… ここで、第１図からわかるように上記式は上
記〔ＶBE（Q11）〕と〔ＶBE（Q12）〕との和に等し
いので、結局、 ln（ＩＵ／Ｎ・ＩＳＰ）＋ln（ＩＬ／Ｎ・ＩＳＮ）＝ln
（ＩＦ／ＩＳＮ） ＋ln（ＩＦ／ＩＳＰ） ∴ ＩU・ＩL＝N2・ＩF ２ ∴ ＩF＝１／Ｎ√U・L ……… そこで、前記トランジスタQ9，Q10を流れる電
流I3，I4は、 I3＝１／ＮＩU、I4＝１／ＮＩL……… であるので、上記式は、 ＩF＝√3×4 ……… となる。 そして、上記ＩFは前記前置増幅回路１４の抵
抗R5へ帰還されることにより、 ＩFR5＝ＶBE（Q4）＋R6（ＩQ2＋ＩQ4）−（R4 ＋2R5）（ＩＱ１／２−ＩＱ２／β） 但し、 ＶBE（Q4）≒ＶBE（Q3）、 ＩC（Q1）≒ＩC（Q2）≒ＩＱ１／２、 ＶBE（Q4）、ＶBE（Q3）：トランジスタQ4，Q3の
各ベース・エミツタ間電圧、 ＩQ1、ＩQ2、ＩQ4：トランジスタQ1，Q2，Q4の
動作電流、 ＩC（Q1）、ＩC（Q2）：トランジスタQ1，Q2のコ
レクタ電流、 β：電流増幅率、 で与えられる略一定の値となり、無信号時には ＩU≒ＩL であるから、トランジスタQ6，Q8のアイドル電
流（Ic idle）は、 Ic idle＝Ｎ×ＩF で定まることになる。ここで、前記入力端子１１
に被電力増幅信号が供給されると、該被電力増幅
信号の例えば負の半サイクルでトランジスタQ6
の電流ＩUが増加すれば、トランジスタQ8の電流
ＩLは減少し、正の半サイクルでは上記ＩLの増加
とともにＩUが減少して、結局第２図に実線で示
すような特性が得られ、AB級プツシユプル動作
を行なうものである。 また、第２図において、横軸は出力電圧Ｖ、一
点鎖線で示すものはトランジスタQ6，Q8のアイ
ドル電流（Ic idle）である。 したがつて、上記のような構成の電力増幅回路
によれば、集積回路IC化に際して従来のように
そのシングルエンデイツドプツシユプルSEPP型
の出力段にラテラル形（マルチコレクタ）PNPト
ランジスタのような、利得帯域幅積ｆTが低く不
安定な素子を用いる必要もなく、高出力で安定度
を高くすることができる。また、出力段をエミツ
タ接地型コンプリメンタリ接続で構成した場合に
も容易に設計でき、ブートストラツプ回路も不要
とすることができる。さらに、出力段の回路形式
にかかわらず出力段トランジスタのアイドル電流
を容易に設定することができる。 次に、この発明の特徴となるトランジスタ
Q6，Q8とトランジスタQ9，Q10のベース同志を共
通接続したことによる効果について説明する。す
なわち、従来より電力増幅回路の出力回路として
同極性トランジスタをプツシユプル構成してなる
ものは、該出力用トランジスタと直列にダイオー
ドを接続し、トランジスタの動作電流を検出する
ようにしていた。このため、出力用トランジスタ
からの出力がダイオードによつて減少させられて
しまい、低電源電圧での動作上不利な点が多かつ
た。また、上記ダイオードには出力用トランジス
タの出力大電流が流れるので、ダイオードの面積
を大きくする必要があり、集積回路IC化した際
チツプ面積を大きくしなければならないという問
題があるものであつた。 ところが、この発明のように出力用のトランジ
スタQ6，Q8と検出用のトランジスタQ9，Q10のベ
ース同志を共通接続したことにより、ダイオード
を用いる必要がなく、また検出用のトランジスタ
Q9，Q10は出力用のトランジスタQ6，Q8のベース
電流で動作するため電流容量の大きいものを必要
とせず、簡易な構成で集積回路IC化に好適す
る。 ここで、先に述べたように出力回路１６の各ト
ランジスタQ6，Q8の動作電流ＩU，ＩLと検出回
路１８の各トランジスタQ9，Q10の出力電流I3，
I4との関係は理想的な状態では前記式に示す如
くなるはずであるが、実際に大電流領域ではトラ
ンジスタQ6の有する寄生ベース抵抗やエミツタ
抵抗等の寄生抵抗値が影響してくる。このため、
上記検出回路１８の各トランジスタQ9，Q10のベ
ースまたはエミツタに直列に上記寄生抵抗値のＮ
倍の抵抗値を有する図示しない抵抗を挿入するよ
うにすれば、トランジスタQ6の有する寄生抵抗
による影響を補正することができる。 また、上記寄生抵抗値のＮ倍以上の抵抗値を有
する抵抗を挿入すれば、電流減小側の出力用トラ
ンジスタQ6またはQ8の動作電流ＩU，ＩLを第２
図に点線で示す如く増加させることができ、クロ
スオーバ歪やノツチング歪等を減少させることが
できる。 さらに、ブートストラツプ回路を用いる場合に
は、トランジスタQ9乃至Q14に接続される電源端
子１２，１３のうちどちらか一方をブートストラ
ツプ端子に接続するようにしてもよい。 また、トランジスタQ10の電流が減少したとき
に、トランジスタQ14のベース電流を必要なだけ
流せなくなる場合には、トランジスタQ14のベー
スに抵抗や定電流源を接続するようにしてもよい
とともに、トランジスタQ13のエミツタに抵抗や
定電流源を接続するようにしてもよい。 第３図はこの発明の他の実施例を示すもので、
出力段のトランジスタをエミツタ接地型とした場
合を示すものである。すなわち、入力端子２１に
例えば正弦波状の被電力増幅信号の正及び負の半
サイクルがそれぞれ供給されたとする。すると、
上記被電力増幅信号はトランジスタQ21とQ22及
びトランジスタQ23とQ24とをそれぞれエミツタ
共通接続して差動増幅回路構成となされた前置増
幅回路２２に供給される。そして、上記トランジ
スタQ21，Q23のコレクタには上記被電力増幅信
号の正の半サイクル及び負の半サイクルに対応し
た増幅電流が出力される。ここで、上記前置増幅
回路２２の各トランジスタQ21，Q23のコレクタ
出力は、トランジスタQ25とQ26及びトランジス
タQ27とQ28とをそれぞれダーリントン接続した
ものをプツシユプル構成してなる出力回路２３の
トランジスタQ25，Q27に供給される。このた
め、トランジスタQ26，Q28には上記被電力増幅
信号の正の半サイクル及び負の半サイクルに対応
した増幅電流が流れ、出力端子２４から出力され
る。 ここで、上記出力回路２３のトランジスタ
Q26，Q28のベース電流すなわち動作電流は、該
トランジスタQ26，Q28とベース同志がそれぞれ
共通接続され、検出回路２５を構成するトランジ
スタQ29，Q30のベースに供給される。そして、
このトランジスタQ29，Q30の出力電流は演算帰
還回路２６に供給され、トランジスタQ31，Q32
の各コレクタから定電流回路２７を構成するトラ
ンジスタQ33，Q34の各エミツタにそれぞれ帰還
される。 ここにおいて、トランジスタQ31，Q32を流れ
る電流ＩFとトランジスタQ29，Q30の電流I5，I6
とは、先に述べたように次式の関係を満足してい
る。 ＩF＝√5×6 そして、上記のような構成によれば、例えばト
ランジスタQ26，Q28のアイドル電流が増加する
と、トランジスタQ31，Q32の電流も増加し、定
電流回路２７によつて前置増幅回路２２が制御さ
れ、トランジスタQ26，Q28のアイドル電流を減
少させるもので、常にアイドル電流は略一定に保
たれるものである。 したがつて、上記のような構成によつても上記
実施例と同様な効果が得られるとともに、トラン
ジスタQ26，Q28とトランジスタQ29，Q30のベー
ス同志を共通接続したので、集積回路IC化にも
好適するものである。 また、演算帰還回路の帰還は第１図に示すよう
に前置増幅回路１４や第３図に示すように定電流
回路２７に戻す手段の外に、第１図ではドライブ
回路１５、第２図では定電流回路２７の負荷回路
である前置増幅回路２２に戻すようにしてもよ
い。 なお、この発明は上記各実施例に限定されるも
のではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。 したがつて、以上詳述したようにこの発明によ
れば、アイドル電流の設定が容易で大出力を得る
ことができしかも安定かつ確実に動作し得るとと
もに、集積回路IC化に好適する極めて良好な電
力増幅回路を提供することができる。
第１図はこの発明に係る電力増幅回路の一実施
例を示す回路構成図、第２図は同実施例の動作を
説明するための特性図、第３図はこの発明の他の
実施例を示す回路構成図である。 １１……入力端子、１２，１３……電源端子、
１４……前置増幅回路、１５……ドライブ回路、
１６……出力回路、１７……出力端子、１８……
検出回路、１９……演算帰還回路。
例を示す回路構成図、第２図は同実施例の動作を
説明するための特性図、第３図はこの発明の他の
実施例を示す回路構成図である。 １１……入力端子、１２，１３……電源端子、
１４……前置増幅回路、１５……ドライブ回路、
１６……出力回路、１７……出力端子、１８……
検出回路、１９……演算帰還回路。
Claims (1)
- １ 入力信号が供給される前段回路と、この前段
回路の出力により駆動されるプツシユプル構成さ
れた出力用の第１及び第２のトランジスタと、こ
の第１及び第２のトランジスタとベース及びエミ
ツタ同志がそれぞれ接続され該第１及び第２のト
ランジスタの動作電流を各別に検出する第３及び
第４のトランジスタと、この第３及び第４のトラ
ンジスタの検出電流I3，I4で動作しベース−エミ
ツタ間電圧同志が加算される第５及び第６のトラ
ンジスタとベース−エミツタ間電圧同志が加算さ
れる第７及び第８のトランジスタとを有し前記第
５及び第６のトランジスタのベース−エミツタ間
電圧の加算値と前記第７及び第８のトランジスタ
のベース−エミツタ間電圧の加算値とが等しくな
るように接続され前記第３及び第４のトランジス
タの検出電流I3，I4に対して略ＩF＝√3×4とな
る電流ＩFを生成し前記第７及び第８のトランジ
スタの出力側から出力する演算回路と、この演算
回路の出力電流ＩFを略一定に保つように前記前
段回路に帰還する帰還回路とを具備してなること
を特徴とする電力増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3863779A JPS55132112A (en) | 1979-03-31 | 1979-03-31 | Power amplifying circuit |
| GB8007996A GB2049328B (en) | 1979-03-31 | 1980-03-10 | Power amplifier |
| FR8006821A FR2453538B1 (fr) | 1979-03-31 | 1980-03-27 | Amplificateur de puissance perfectionne |
| DE3011835A DE3011835C2 (de) | 1979-03-31 | 1980-03-27 | Leistungsverstärker |
| US06/135,128 US4316149A (en) | 1979-03-31 | 1980-03-28 | Power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3863779A JPS55132112A (en) | 1979-03-31 | 1979-03-31 | Power amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55132112A JPS55132112A (en) | 1980-10-14 |
| JPS6212692B2 true JPS6212692B2 (ja) | 1987-03-20 |
Family
ID=12530750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3863779A Granted JPS55132112A (en) | 1979-03-31 | 1979-03-31 | Power amplifying circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4316149A (ja) |
| JP (1) | JPS55132112A (ja) |
| DE (1) | DE3011835C2 (ja) |
| FR (1) | FR2453538B1 (ja) |
| GB (1) | GB2049328B (ja) |
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|---|---|---|---|---|
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| JPS58200610A (ja) * | 1982-05-18 | 1983-11-22 | Sony Corp | 高入力インピーダンス回路 |
| JPS5933913A (ja) * | 1982-08-18 | 1984-02-24 | Sony Corp | トランジスタ増幅回路 |
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| US5537079A (en) * | 1994-12-05 | 1996-07-16 | Analog Devices, Inc. | Integrated-circuit (IC) amplifier with plural complementary stages |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS4968642A (ja) * | 1972-11-06 | 1974-07-03 | ||
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| US4176323A (en) * | 1978-06-21 | 1979-11-27 | Harman International Industries, Inc. | Transistorized power amplifier |
-
1979
- 1979-03-31 JP JP3863779A patent/JPS55132112A/ja active Granted
-
1980
- 1980-03-10 GB GB8007996A patent/GB2049328B/en not_active Expired
- 1980-03-27 DE DE3011835A patent/DE3011835C2/de not_active Expired
- 1980-03-27 FR FR8006821A patent/FR2453538B1/fr not_active Expired
- 1980-03-28 US US06/135,128 patent/US4316149A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
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| GB2049328A (en) | 1980-12-17 |
| GB2049328B (en) | 1983-08-03 |
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| DE3011835A1 (de) | 1980-10-09 |
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