JPH082009B2 - 増幅回路 - Google Patents
増幅回路Info
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- JPH082009B2 JPH082009B2 JP2230433A JP23043390A JPH082009B2 JP H082009 B2 JPH082009 B2 JP H082009B2 JP 2230433 A JP2230433 A JP 2230433A JP 23043390 A JP23043390 A JP 23043390A JP H082009 B2 JPH082009 B2 JP H082009B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
- H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
- H03F3/3088—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal with asymmetric control, i.e. one control branch containing a supplementary phase inverting transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3217—Modifications of amplifiers to reduce non-linear distortion in single ended push-pull amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力信号をプッシュプル増幅する増幅回路
に関し、特に電流利用効率を向上させた増幅回路に関す
る。
に関し、特に電流利用効率を向上させた増幅回路に関す
る。
［従来の技術］ 従来、ラジオ、テープレコーダ等のオーディオ出力段
には第２図に示す如きプッシュプル増幅回路を用いて入
力信号を増幅していた。
には第２図に示す如きプッシュプル増幅回路を用いて入
力信号を増幅していた。
図において、増幅回路１は、主に第１の駆動段A1と、
第２の駆動段A2と、トランジスタTr7及びTr11から成る
第１の出力段と、トランジスタTr9及びTr12から成る第
２の出力段と、で構成される。
第２の駆動段A2と、トランジスタTr7及びTr11から成る
第１の出力段と、トランジスタTr9及びTr12から成る第
２の出力段と、で構成される。
ここでトランジスタTr7とTr11のエミッタ面積比及び
トランジスタTr9とTr12のエミッタ面積比を1:N（正の実
数）に設定する。
トランジスタTr9とTr12のエミッタ面積比を1:N（正の実
数）に設定する。
入力信号Ａは、第１の駆動段A1に印加される。前記第
１の駆動段A1の出力電流は、トランジスタTr7のコレク
タ及びベースに供給される。トランジスタTr7とトラン
ジスタTr11とは、電流ミラー関係に接続されており、そ
のミラー比が1:Nと成されているので、第１の駆動段A1
の出力電流をI1（但し、I1＝I1DC＋I1AC、I1DCは直流電
流、I1ACは交流電流）とすれば、トランジスタTr11のコ
レクタ電流はＮ・I1となり、この電流がコンデンサC1及
び抵抗R5に供給される。
１の駆動段A1の出力電流は、トランジスタTr7のコレク
タ及びベースに供給される。トランジスタTr7とトラン
ジスタTr11とは、電流ミラー関係に接続されており、そ
のミラー比が1:Nと成されているので、第１の駆動段A1
の出力電流をI1（但し、I1＝I1DC＋I1AC、I1DCは直流電
流、I1ACは交流電流）とすれば、トランジスタTr11のコ
レクタ電流はＮ・I1となり、この電流がコンデンサC1及
び抵抗R5に供給される。
一方、入力信号Ａと逆相の入力信号は、第２の駆動
段A2に印加される。前記第２の駆動段A2の出力電流は、
トランジスタTr9のコレクタ及びベースに供給される。
トランジスタTr9とトランジスタTr12とは、電流ミラー
関係に接続されており、そのミラー比が1:Nと成されて
いるので、第２の駆動段A2の出力電流をI2（但し、I2＝
I2DC＋I2AC、12DCは直流電流、I2ACは交流電流）とすれ
ば、トランジスタTr12のコレクタ電流はＮ・I2となり、
この電流がカップリング用のコンデンサC1を介して負荷
となる抵抗R5に供給される。
段A2に印加される。前記第２の駆動段A2の出力電流は、
トランジスタTr9のコレクタ及びベースに供給される。
トランジスタTr9とトランジスタTr12とは、電流ミラー
関係に接続されており、そのミラー比が1:Nと成されて
いるので、第２の駆動段A2の出力電流をI2（但し、I2＝
I2DC＋I2AC、12DCは直流電流、I2ACは交流電流）とすれ
ば、トランジスタTr12のコレクタ電流はＮ・I2となり、
この電流がカップリング用のコンデンサC1を介して負荷
となる抵抗R5に供給される。
尚、入力信号Ａ及びは、互いに逆相の関係に成され
ているので、トランジスタTr11及びTr2の出力電流は、
互いにプッシュプルの関係でカップリング用のコンデン
サC1を介して負荷となる抵抗R5に供給される。
ているので、トランジスタTr11及びTr2の出力電流は、
互いにプッシュプルの関係でカップリング用のコンデン
サC1を介して負荷となる抵抗R5に供給される。
［発明が解決しようとする課題］ 以上説明した従来の増幅回路１では、出力増幅段が電
流ミラー接続されており、増幅率を大にするためには、
ミラー比（1:N）を大にしなければならなかった。
流ミラー接続されており、増幅率を大にするためには、
ミラー比（1:N）を大にしなければならなかった。
しかしながら、ミラー比を大にすると、無信号時のア
イドリング電流も大となり、消費電流が大となるという
問題があった。
イドリング電流も大となり、消費電流が大となるという
問題があった。
本発明は、以上の課題に鑑み為されたものであり、発
明の目的は、アイドリング電流を増やさず、負荷に対す
るドライブ能力を高めることができる増幅回路を提供す
ることにある。
明の目的は、アイドリング電流を増やさず、負荷に対す
るドライブ能力を高めることができる増幅回路を提供す
ることにある。
［課題を解決するための手段］ 本発明は以上の目的を達成するために、増幅回路を改
良した。
良した。
つまり、第１の入力信号を増幅する第１の駆動トラン
ジスタと、第２の入力信号を増幅する第２の駆動トラン
ジスタと、前記第１の駆動トランジスタの出力電流が供
給される第１のダイオード接続トランジスタ及び該ダイ
オード接続トランジスタに電流ミラー接続される第１の
出力トランジスタと、前記第２の駆動トランジスタの出
力電流が供給される第２のダイオード接続トランジスタ
及び該ダイオード接続トランジスタに電流ミラー接続さ
れる第２の出力トランジスタと、前記第１駆動トランジ
スタの出力電流に対応する電流に応じて、前記第２のダ
イオード接続トランジスタのエミッタ電流路を遮断する
第１の制御手段と、前記第２駆動トランジスタの出力電
流に対応する電流に応じて、前記第１のダイオード接続
トランジスタのエミッタ電流路を遮断する第２の制御手
段と、から成ることを特徴とする。
ジスタと、第２の入力信号を増幅する第２の駆動トラン
ジスタと、前記第１の駆動トランジスタの出力電流が供
給される第１のダイオード接続トランジスタ及び該ダイ
オード接続トランジスタに電流ミラー接続される第１の
出力トランジスタと、前記第２の駆動トランジスタの出
力電流が供給される第２のダイオード接続トランジスタ
及び該ダイオード接続トランジスタに電流ミラー接続さ
れる第２の出力トランジスタと、前記第１駆動トランジ
スタの出力電流に対応する電流に応じて、前記第２のダ
イオード接続トランジスタのエミッタ電流路を遮断する
第１の制御手段と、前記第２駆動トランジスタの出力電
流に対応する電流に応じて、前記第１のダイオード接続
トランジスタのエミッタ電流路を遮断する第２の制御手
段と、から成ることを特徴とする。
［作用］ 本発明において、無信号時には、第１及び第２のダイ
オード接続トランジスタのエミッタ電流路を閉じて、出
力増幅段をミラー接続とする。そのため、アイドリング
電流はミラー比に応じて定まり、バイアス電流又はミラ
ー比を小に設定すれば、前記アイドリング電流を必要最
小限の値とすることができる。
オード接続トランジスタのエミッタ電流路を閉じて、出
力増幅段をミラー接続とする。そのため、アイドリング
電流はミラー比に応じて定まり、バイアス電流又はミラ
ー比を小に設定すれば、前記アイドリング電流を必要最
小限の値とすることができる。
入力信号の印加時には、入力信号の極性に応じて第１
又は第２のダイオード接続トランジスタのエミッタ電流
路を開く。その結果、出力増幅段を構成する第１又は第
２のダイオード接続型トランジスタが不動作となり、第
１又は第２の駆動トランジスタの出力電流はすべて第１
又は第２の出力トランジスタのベースに供給される。そ
のため、出力電流は第１又は第２の出力トランジスタの
電流増幅率hFEに応じた値となり、十分に大なる増幅率
が得られる。
又は第２のダイオード接続トランジスタのエミッタ電流
路を開く。その結果、出力増幅段を構成する第１又は第
２のダイオード接続型トランジスタが不動作となり、第
１又は第２の駆動トランジスタの出力電流はすべて第１
又は第２の出力トランジスタのベースに供給される。そ
のため、出力電流は第１又は第２の出力トランジスタの
電流増幅率hFEに応じた値となり、十分に大なる増幅率
が得られる。
［実施例］ 本発明の好適な実施例を図面を用いて説明する。第１
図は本発明に係る増幅回路の回路図を示す。
図は本発明に係る増幅回路の回路図を示す。
回路構成説明 増幅回路１は、主に第１の駆動トランジスタTr5と、
第２の駆動トランジスタTr3と、第１のダイオード接続
トランジスタであるTr7と、第２のダイオード接続トラ
ンジスタであるTr9と、第１の制御手段であるトランジ
スタTr6及びTr10と、第２の制御手段であるトランジス
タTr4及びTr8と、第１の出力トランジスタTr11と、第２
の出力トランジスタTr12と、第１のバイアス手段と、第
２のバイアス手段と、で構成される。
第２の駆動トランジスタTr3と、第１のダイオード接続
トランジスタであるTr7と、第２のダイオード接続トラ
ンジスタであるTr9と、第１の制御手段であるトランジ
スタTr6及びTr10と、第２の制御手段であるトランジス
タTr4及びTr8と、第１の出力トランジスタTr11と、第２
の出力トランジスタTr12と、第１のバイアス手段と、第
２のバイアス手段と、で構成される。
第１のバイアス手段は、トランジスタTr1と、電流源
７と、抵抗R1及びR2と、で構成される。
７と、抵抗R1及びR2と、で構成される。
第２のバイアス手段は、トランジスタTr2と、電流源
８と、抵抗R3及びR4と、で構成される。
８と、抵抗R3及びR4と、で構成される。
回路接続説明 第１の入力端子６は、第１の駆動トランジスタTr5の
ベースと第１の制御手段のトランジスタTr6のベースに
接続さ、第２の入力端子５は、第２の駆動トランジスタ
Tr3のベースと第２の制御手段のトランジスタTr4のベー
スに接続され、入力信号が印加される。
ベースと第１の制御手段のトランジスタTr6のベースに
接続さ、第２の入力端子５は、第２の駆動トランジスタ
Tr3のベースと第２の制御手段のトランジスタTr4のベー
スに接続され、入力信号が印加される。
同時に第１駆動トランジスタTr5のベースと第１の制
御手段のトランジスタTr6ベースは、第１のバイアス手
段のトランジスタTr1のベースと、直列に接続された抵
抗R1、抵抗R2を介して電流ミラー接続され、バイアス電
流が供給される。
御手段のトランジスタTr6ベースは、第１のバイアス手
段のトランジスタTr1のベースと、直列に接続された抵
抗R1、抵抗R2を介して電流ミラー接続され、バイアス電
流が供給される。
第１のバイアス手段の抵抗R1と抵抗R2の中間接続点
は、トランジスタTr1のコレクタと電流源７に接続さ
れ、トランジスタTr1のエミッタは、電源端子２に接続
される。
は、トランジスタTr1のコレクタと電流源７に接続さ
れ、トランジスタTr1のエミッタは、電源端子２に接続
される。
第２駆動トランジスタTr3のベースと第２の制御手段
のトランジスタTr4のベースも、第２のバイアス手段の
トランジスタTr2のベースと、直列に接続された抵抗R
3、抵抗R4を介して電流ミラー接続され、バイアス電流
が供給される。
のトランジスタTr4のベースも、第２のバイアス手段の
トランジスタTr2のベースと、直列に接続された抵抗R
3、抵抗R4を介して電流ミラー接続され、バイアス電流
が供給される。
第２のバイアス手段と抵抗R3とR4の中間接続点は、ト
ランジスタTr2のコレクタと電流源８に接続され、トラ
ンジスタTr13のエミッタは、電源端子２に接続される。
ランジスタTr2のコレクタと電流源８に接続され、トラ
ンジスタTr13のエミッタは、電源端子２に接続される。
第１の駆動トランジスタTr5のエミッタと、第１の制
御手段のトランジスタTr6のエミッタは電源端子２に接
続され、第１の駆動トランジスタTr5のベースと第１の
制御手段のトランジスタTr6のベースは接続され、第１
の制御手段のトランジスタTr6のコレクタは、第１の制
御手段のトランジスタTr10のベースに接続され、第１の
駆動トランジスタTr5のコレクタは第１のダイオード接
続トランジスタTr7のコレクタとベースに接続される。
御手段のトランジスタTr6のエミッタは電源端子２に接
続され、第１の駆動トランジスタTr5のベースと第１の
制御手段のトランジスタTr6のベースは接続され、第１
の制御手段のトランジスタTr6のコレクタは、第１の制
御手段のトランジスタTr10のベースに接続され、第１の
駆動トランジスタTr5のコレクタは第１のダイオード接
続トランジスタTr7のコレクタとベースに接続される。
第１の出力トランジスタTr11のエミッタ及び第２の出
力トランジスタTr12のコレクタは、出力端子４に接続さ
れ、更に出力端子４にはコンデンサC1を介して負荷とな
る抵抗R5が接続される。
力トランジスタTr12のコレクタは、出力端子４に接続さ
れ、更に出力端子４にはコンデンサC1を介して負荷とな
る抵抗R5が接続される。
第２の駆動トランジスタTr3及び第２の制御手段のト
ランジスタTr4のエミッタは、電源端子２に接続され、
第２の駆動トランジスタTr3のコレクタは、第２のダイ
オード接続トランジスタTr9のベース・コレクタに接続
され、第２の制御手段のトランジスタTr4のコレクタは
第２の制御手段のトランジスタTr8のベースに接続され
る。
ランジスタTr4のエミッタは、電源端子２に接続され、
第２の駆動トランジスタTr3のコレクタは、第２のダイ
オード接続トランジスタTr9のベース・コレクタに接続
され、第２の制御手段のトランジスタTr4のコレクタは
第２の制御手段のトランジスタTr8のベースに接続され
る。
第２の制御手段のトランジスタTr8のコレクタは、第
１のダイオード接続トランジスタTr7のエミッタに接続
され、第２の制御手段のトランジスタTr8のエミッタは
出力端子４に接続される。
１のダイオード接続トランジスタTr7のエミッタに接続
され、第２の制御手段のトランジスタTr8のエミッタは
出力端子４に接続される。
第１のダイオード接続トランジスタTr7のベース・コ
レクタは、第１の出力トランジスタTr11のベースに接続
される。
レクタは、第１の出力トランジスタTr11のベースに接続
される。
第２のダイオード接続トランジスタTr9のベース・コ
レクタは、第２の出力トランジスタTr12のベースに接続
され、第２のダイオード接続トランジスタTr9のエミッ
タは第１の制御手段のトランジスタTr10のコレクタに接
続され、第１の制御手段のトランジスタTr10のエミッタ
はアース端子３に接続され、第２の出力トランジスタTr
12のエミッタもアース端子３に接続される。
レクタは、第２の出力トランジスタTr12のベースに接続
され、第２のダイオード接続トランジスタTr9のエミッ
タは第１の制御手段のトランジスタTr10のコレクタに接
続され、第１の制御手段のトランジスタTr10のエミッタ
はアース端子３に接続され、第２の出力トランジスタTr
12のエミッタもアース端子３に接続される。
回路動作説明 トランジスタTr7とTr11及びTr9とTr12のエミッタ面積
比を1:Nとする。
比を1:Nとする。
トランジスタTr7に流れる電流をI1とし、トランジス
タTr9に流れる電流をI2とする。
タTr9に流れる電流をI2とする。
第１の入力端子６と第２の入力端子５に信号が印加さ
れない無信号時には、第１の駆動トランジスタTr5、第
１の制御手段のトランジスタTr6、第２の駆動トランジ
スタTr3、及び第２の制御手段のトランジスタTr4は動作
される。よって第１の出力トランジスタI11に流れるコ
レクタ電流Tr11Cは、 Ｎ・I1＝Ｎ・I1DC となり、第２の出力トランジスタTr12に流れるコレクタ
電流I12Cは、 Ｎ・I2＝Ｎ・I2DC となる。
れない無信号時には、第１の駆動トランジスタTr5、第
１の制御手段のトランジスタTr6、第２の駆動トランジ
スタTr3、及び第２の制御手段のトランジスタTr4は動作
される。よって第１の出力トランジスタI11に流れるコ
レクタ電流Tr11Cは、 Ｎ・I1＝Ｎ・I1DC となり、第２の出力トランジスタTr12に流れるコレクタ
電流I12Cは、 Ｎ・I2＝Ｎ・I2DC となる。
従って、無信号時のアイドリング電流は、電流源７及
び８に流れる電流と、ミラー比Ｎに応じて決まり、それ
らを適切に調整すれば、クロスオーバ歪みを発生させな
いために必要な最小のアイドリング電流を、第１の出力
トランジスタTr11及び第２の出力トランジスタTr12に流
すことができる。
び８に流れる電流と、ミラー比Ｎに応じて決まり、それ
らを適切に調整すれば、クロスオーバ歪みを発生させな
いために必要な最小のアイドリング電流を、第１の出力
トランジスタTr11及び第２の出力トランジスタTr12に流
すことができる。
第１の入力端子６及び第２の入力端子５に互いに位相
が反転した（180度位相が異なる）信号が入力された信
号を説明する。
が反転した（180度位相が異なる）信号が入力された信
号を説明する。
例えば第１の入力端子６には、正の信号が印加され、
第２の入力端子５には、負の信号が印加された場合を説
明する。
第２の入力端子５には、負の信号が印加された場合を説
明する。
第１の入力端子６に印加される正の信号に応じて、ト
ランジスタTr5及びTr6が動作されない。そのため、トラ
ンジスタTr7及びTr11も動作されず、トランジスタTr9及
びTr10も動作されない。
ランジスタTr5及びTr6が動作されない。そのため、トラ
ンジスタTr7及びTr11も動作されず、トランジスタTr9及
びTr10も動作されない。
一方、第２の入力端子５に印加される負の信号に応じ
て、トランジスタTr3及びTr4が動作される。トランジス
タTr4の動作によりトランジスタTr8も動作されるが、ト
ランジスタTr7が動作されていないので影響はない。
て、トランジスタTr3及びTr4が動作される。トランジス
タTr4の動作によりトランジスタTr8も動作されるが、ト
ランジスタTr7が動作されていないので影響はない。
トランジスタTr3の出力電流は、トランジスタTr9及び
Tr10が動作されていないため、すべてトランジスタTr12
のベースに供給され、トランジスタTr12のhFE倍に増幅
される。通常NPNトランジスタのhFEは、100〜200のた
め、十分な出力電流が得られる。
Tr10が動作されていないため、すべてトランジスタTr12
のベースに供給され、トランジスタTr12のhFE倍に増幅
される。通常NPNトランジスタのhFEは、100〜200のた
め、十分な出力電流が得られる。
次に、第１の入力端子６に負の信号が印加され、第２
の入力端子５に正の信号が印加された場合の動作を説明
する。
の入力端子５に正の信号が印加された場合の動作を説明
する。
第２の入力端子５に印加される正の信号に応じて、ト
ランジスタTr3及びTr4が動作されない。そのため、トラ
ンジスタTr9及びTr12も動作されず、トランジスタTr7及
びTr8も動作されない。
ランジスタTr3及びTr4が動作されない。そのため、トラ
ンジスタTr9及びTr12も動作されず、トランジスタTr7及
びTr8も動作されない。
第１の入力端子６に印加される負の信号に応じて、ト
ランジスタTr5及びTr6が動作される。トランジスタTr6
の動作によりトランジスタTr10も動作されるが、トラン
ジスタTr9が動作されていないので影響はない。
ランジスタTr5及びTr6が動作される。トランジスタTr6
の動作によりトランジスタTr10も動作されるが、トラン
ジスタTr9が動作されていないので影響はない。
トランジスタTr5の出力電流は、トランジスタTr7及び
Tr8が動作されていないため、すべてトランジスタTr11
のベースに供給され、トランジスタTr11のhFE倍に増幅
される。
Tr8が動作されていないため、すべてトランジスタTr11
のベースに供給され、トランジスタTr11のhFE倍に増幅
される。
よって前述と同様に十分な出力電流が得られる。
入力信号印加時にトランジスタTr11に流れるコレクタ
電流I11Cは、 hFE・I1＝ hFE・（I1DC＋I1AC） となり、またトランジスタTr12に流れるコレクタ電流Tr
12Cは、 hFE・I2＝ hFE・（I2DC＋I2AC） となる。
電流I11Cは、 hFE・I1＝ hFE・（I1DC＋I1AC） となり、またトランジスタTr12に流れるコレクタ電流Tr
12Cは、 hFE・I2＝ hFE・（I2DC＋I2AC） となる。
以上述べた如く、入力信号はトランジスタの電流増幅
率hFEに応じて決まる。そのため、十分な増幅率を得ん
とする場合でも、ミラー比を大にする必要がない。ミラ
ー比は、アイドリング電流の設定のためだけに用いられ
るので、例えば50程度の小なる値に設定することができ
る。
率hFEに応じて決まる。そのため、十分な増幅率を得ん
とする場合でも、ミラー比を大にする必要がない。ミラ
ー比は、アイドリング電流の設定のためだけに用いられ
るので、例えば50程度の小なる値に設定することができ
る。
［発明の効果］ 以上、本発明によれば、従来に比べ無信号時のアイド
リング電流を増加させずに、入力信号をプッシュプル増
幅する場合に、大きな電力を負荷に供給することができ
るという効果がある。
リング電流を増加させずに、入力信号をプッシュプル増
幅する場合に、大きな電力を負荷に供給することができ
るという効果がある。
その際、出力トランジスタの面積を小にすることがで
きるので、IC化した場合、チップ面積を小にできるとい
う利点がある。
きるので、IC化した場合、チップ面積を小にできるとい
う利点がある。
第１図は、本発明に係る実施例を説明する回路図、 第２図は、従来の回路図である。 １……増幅回路 ２……電源端子 ３……アース端子 ４……出力端子 ５……第２の入力端子 ６……第１の入力端子 ７〜８……電流源 A1……第１の駆動段 A2……第２の駆動段 C1……コンデンサ R1〜R5……抵抗 Tr1〜Tr12……トランジスタ
Claims (1)
- 【請求項１】第１の入力信号を増幅する第１の駆動トラ
ンジスタと、 第２の入力信号を増幅する第２の駆動トランジスタと、 前記第１の駆動トランジスタの出力電流が供給される第
１のダイオード接続トランジスタ及び該ダイオード接続
トランジスタに電流ミラー接続される第１の出力トラン
ジスタと、 前記第２の駆動トランジスタの出力電流が供給される第
２のダイオード接続トランジスタ及び該ダイオード接続
トランジスタに電流ミラー接続される第２の出力トラン
ジスタと、 前記第１駆動トランジスタの出力電流に対応する電流に
応じて、前記第２のダイオード接続トランジスタのエミ
ッタ電流路を遮断する第１の制御手段と、 前記第２駆動トランジスタの出力電流に対応する電流に
応じて、前記第１のダイオード接続トランジスタのエミ
ッタ電流路を遮断する第２の制御手段と、 から成ることを特徴とする増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230433A JPH082009B2 (ja) | 1990-08-30 | 1990-08-30 | 増幅回路 |
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