KR850004674A - 곱셈 회로 - Google Patents

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KR850004674A
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미쯔모 가와노
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사바 쇼오이찌
가부시끼 가이샤 도오시바
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Abstract

내용 없음

Description

곱셈 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 곱셈회로 구성을 나타내는 회로도.
제2도는 본 발명의 일실시예에 관계하는 곱셈회로 구성을 나타내는 회로도.
제3(a)도~제3(d)도는 제2도에 나타난 곱셈회로 동작을 설명하기 위한 신호 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
Q1~Q6, Q10~Q20 : 트랜지스터 S1, S2, S11, S12: 신호원
TA : 전원단자 Sa1, Sa2, Sb : 신호
IO1, IO11~IO13: 정전류원 DA1, DA2: 제1, 제2차동 증폭회로
Sa1-Sa2: 제1차동증폭신호 Sa2-Sa1: 제2차동증폭신호
O1, O2, O11, O12: 출력단자

Claims (6)

  1. 제1신호를 차동증폭하여 상호간에 역위상의 제1, 제2차동증폭신호를 출력하도록 제1차동트랜지스터(Q11)(Q12)를 구성하고 제1, 제2출력단을 갖는 제1차동증폭수단(Q11, Q12, R11, R12, IO11) ; 제1신호를 차동증폭하여 제1차동증폭신호와 동위상의 제3차동증폭신호를 출력하도록 제2차동트랜지스터(Q13)(Q14)를 구성하고 제2출력단에 접속되는 제3출력단과 제2차동증폭신호와 동위상의 제4차동증폭신호를 증폭하도록 제2차동트랜지스터(Q13)(Q14)를 구성하고 제1출력단에 접속되는 제4출력단을 갖는 제2차동증폭수단(Q13, Q14, R11, R12, IO11) ; 상기 제1, 제2차동증폭수단(Q11~Q14, R11, R12. IO11)에 접속되어서 제1신호를 공급하는 제1신호공급수단(S11) ; 상기 제1, 제2차동증폭수단(Q11~Q14, R11, R12. IO11)에 있는 접속점과 제2, 제3출력단의 접속점중 적어도 1개의 접속점에 접속되는 부하수단(R13)(R14) : 제2신호에 따라 상기 제1, 제2차동트랜지스터(Q11~Q14)의 베이스전압을 제어해서 상기 제1, 제2차동증폭수단(Q11~Q14, R11, R12. IO11)을 선택적으로 동작시키므로서상기 제1, 제2신호의 곱셈신호를 부하수단(R13)(R14)과 제1, 제2차동증폭수단(Q11~Q14, R11, R12. IO11)의 접속점에서 얻을 수 있는 스위칭수단(Q17~Q20, IO12, IO13) ; 상기 스위칭수단(Q17~Q20, IO12, IO13)에 접속되어 상기 제2신호를 상기 스위칭수단(Q17~Q20)에 공급하는 제2신호 공급수단(S12)등을 구비하여서된 곱셈회로.
  2. 제1항에 있어서, 상기 제1신호를 버퍼트랜지스터(Q15, Q16)를 매개해서 상기 제1, 제2차동트랜지스터(Q11, Q14)의 베이스로 공급한 것.
  3. 제1항에 있어서, 상기 스위칭수단이 상기 제2신호를 차동증폭하는 제3차동트랜지스터(Q17, Q19)와 상기 제2신호를 차동증폭하는 제4차동트랜지스터(Q18)(Q20)로 구성되므로 상기 제3차동트랜지스터(Q17)(Q18)의 콜렉터가 제1, 제2차동트랜지스터(Q11~Q14)에 대응되는 제1트랜지스터(Q11)(Q13)의 베이스에, 상기 제4차동트랜지스터(Q18)(Q20)의 콜렉터가 상기 제1, 제2차동트랜지스터에 대응되는 제2트랜지스터(Q12)(Q14)의 베이스에 각각 접속하여서 된 것.
  4. 제1항에 있어서, 상기 제1, 제2차동증폭수단에는 베이스와 콜렉터 및 에미터를 갖고 제1트랜지스터(Q11)의 콜렉터를 제4트랜지스터(Q14)의 콜렉터에, 제1트랜지스터(Q11)의 에미터를 제3트랜지스터(Q13)의 에미터에, 제2트랜지스터(Q12)의 콜렉터를 제3트랜지스터(Q13)의 콜렉터에, 제2트랜지스터(Q12)의 에미터를 제4트랜지스터(Q14)의 에미터에 각각 접속되므로서 상기 제1, 제2트랜지스터(Q11)(Q12)를 상기 제1차동트랜지스터(Q11)(Q12)로, 제3, 제4트랜지스터(Q13)(Q14)를 상기 제2차동트랜지스터(Q13)(Q14)로 구성되어진 제1~제4트랜지스터(Q11~Q14) ; 한쪽 방향이 상기 제1, 제3트랜지스터(Q11)(Q13)의 에미터 접속점에 접속되어 있는 제1저항(R11) ; 한쪽 방향이 상기 제2, 제4트랜지스터(Q12)(Q14)의 에미터 접속점에 접속되고 다른 방향도 상기 제1저항(R11)의 다른 방향으로 접속되어 있는 제2저항(R12) ; 상기 제1, 제2저항(R11)(R12)의 접속점에 접속되어있는 정전류원(IO11) 등으로 구성된 것.
  5. 에미터가 공통접속되어 제1신호를 차동증폭하는 제1차동의 제1, 제2트랜지스터(Q11)(Q12), 에미터가 공통접속되고 상기 제3트랜지스터(Q13)의 콜렉터에 상기 제2트랜지스터(Q12)의 콜렉터를, 상기 제4트랜지스터(Q11)의 콜렉터에 상기 제1트랜지스터(Q11)의 콜렉터를 각각 접속하므로 제1신호를 차동증폭하는 제2차동의 제3, 제4트랜지스터(Q13)(Q14) ; 에미터가 공통접속되고 제5트랜지스터(Q17)의 콜렉터에 상기 제1트랜지스터(Q11)의 베이스를, 제6트랜지스터(Q19)의 콜렉터에 상기 제3트랜지스터(Q13)의 베이스를 각각 연결하므로 제2신호에 응답하여 상기 제1, 제3트랜지스터(Q11)(Q13)를 선택적으로 온·오프하는 제3차동의제5, 제6트랜지스터(Q17)(Q19) ; 에미터가 공통접속되고 제7트랜지스터(Q18)의 콜렉터에 상기 제2트랜지스터(Q12)의 베이스를. 제8트랜지스터(Q20)의 콜렉터에 상기 제4트랜지스터(R14)의 베이스를 각각 연결하므로 제2신호에 대응하여 제2, 제4트랜지스터(Q12)(Q14)를 선택적으로 온·오프하는 제4차동의 제7, 제8트랜지스터(Q18)(Q20) ; 상기 제1, 제4트랜지스터(Q11)(Q14)의 콜렉터 접속점과 상기 제2, 제3트랜지스터(Q11)(Q13)의 콜렉터 접속점내에 적어도 1개의 접속점을 접속하는 부하회로(R13)(R14) 상기 부하회로(R13)(R14)에 접속되고 상기 제1, 제2신호의 곱셈출력을 송출하기 위한 적어도 1개의 출력단자(O11)(O12) 등을 구비하여서된 곱셈회로.
  6. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840007743A 1983-12-17 1984-12-07 곱셈 회로 KR890004672B1 (ko)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3927381A1 (de) * 1989-08-19 1991-02-21 Philips Patentverwaltung Phasenvergleichsschaltung
GB2239143B (en) * 1989-12-16 1993-06-16 Stc Plc Cross-coupled mixer stage for zero if radio
JPH0417405A (ja) * 1990-05-10 1992-01-22 Alps Electric Co Ltd ミキサ回路
JP2964573B2 (ja) * 1990-07-19 1999-10-18 日本電気株式会社 コスタスループ搬送波再生回路
JPH05211413A (ja) * 1991-09-13 1993-08-20 Nec Corp 位相比較回路
US5291154A (en) * 1992-03-27 1994-03-01 Sconce Freddie O Synchronous single cycle sample and control amplitude modulator
US5398008A (en) * 1992-08-17 1995-03-14 Alcatel N.V. Circuit arrangement for amplitude-modulating the drive signal of a laser
FR2720164B1 (fr) * 1994-05-17 1996-06-21 Valeo Electronique Dispositif de détection de mouvement de type ultrasonore Doppler.
JP2956609B2 (ja) * 1996-08-30 1999-10-04 日本電気株式会社 バイポーラ・マルチプライヤ
US6400777B1 (en) 1998-04-28 2002-06-04 Avaya Technology Corp. Linear modulator
EP1184971A1 (en) * 2000-08-17 2002-03-06 Motorola, Inc. Switching mixer
CA2404721C (en) * 2001-10-12 2005-06-07 Research In Motion Limited Integral mixer and oscillator device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3550040A (en) * 1968-05-31 1970-12-22 Monsanto Co Double-balanced modulator circuit readily adaptable to integrated circuit fabrication
JPS5519444B2 (ko) * 1972-12-29 1980-05-26

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US4614911A (en) 1986-09-30
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DE3446000A1 (de) 1985-07-04
JPS60130204A (ja) 1985-07-11
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DE3446000C2 (de) 1986-12-11

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