JPH05211413A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPH05211413A JPH05211413A JP3234210A JP23421091A JPH05211413A JP H05211413 A JPH05211413 A JP H05211413A JP 3234210 A JP3234210 A JP 3234210A JP 23421091 A JP23421091 A JP 23421091A JP H05211413 A JPH05211413 A JP H05211413A
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- Japan
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/007—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations
- H03D13/008—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0009—Emitter or source coupled transistor pairs or long tail pairs
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- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0047—Offset of DC voltage or frequency
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】乗算型位相比較回路の引込み範囲を拡張する。
【構成】トランジスタ対Ｑ１，Ｑ４およびＱ５，Ｑ８お
よびＱ９，Ｑ１０からなりデータ信号とクロック信号の
位相差を出力する４象限乗算器回路と、この４象限乗算
器回路の正反出力にそれぞれ２つのトランジスタ対Ｑ
２，Ｑ３およびＱ６，Ｑ７のコレクタを接続し、さらに
トランジスタ対のエミッタを可変電流源１２に接続した
直流補償回路を設けている。
よびＱ９，Ｑ１０からなりデータ信号とクロック信号の
位相差を出力する４象限乗算器回路と、この４象限乗算
器回路の正反出力にそれぞれ２つのトランジスタ対Ｑ
２，Ｑ３およびＱ６，Ｑ７のコレクタを接続し、さらに
トランジスタ対のエミッタを可変電流源１２に接続した
直流補償回路を設けている。
Description
【０００１】
【産業上の利用分野】本発明は位相比較回路に関し、特
に広い引込範囲を有する乗算型位相比較回路に関する。
に広い引込範囲を有する乗算型位相比較回路に関する。
【０００２】
【従来の技術】従来，ＰＬＬ（位相同期ループ）などに
用いられる位相比較回路としては、図４に示すように、
定電流源１１と、コレクタ抵抗Ｒ１，Ｒ２と、ＮＰＮト
ランジスタＱ１，Ｑ４，Ｑ５，Ｑ８〜Ｑ１０とからなる
４象限乗算器回路が使用されていた。
用いられる位相比較回路としては、図４に示すように、
定電流源１１と、コレクタ抵抗Ｒ１，Ｒ２と、ＮＰＮト
ランジスタＱ１，Ｑ４，Ｑ５，Ｑ８〜Ｑ１０とからなる
４象限乗算器回路が使用されていた。
【０００３】この回路動作について図５により説明す
る。まず入力信号Ｖ1 （ｔ）はトランジスタＱ９とトラ
ンジスタＱ１０のベースに加えられてこの両トランジス
タＱ９，Ｑ１０のバイアス電流の配分を制御する。高レ
ベルのＶＣＯ出力が交差結合トランジスタ対Ｑ１，Ｑ４
とＱ５，Ｑ８に加えられると、これらのトランジスタ対
はＶＣＯの入力波形で駆動される２組の単極双投のスイ
ッチとして機能する。
る。まず入力信号Ｖ1 （ｔ）はトランジスタＱ９とトラ
ンジスタＱ１０のベースに加えられてこの両トランジス
タＱ９，Ｑ１０のバイアス電流の配分を制御する。高レ
ベルのＶＣＯ出力が交差結合トランジスタ対Ｑ１，Ｑ４
とＱ５，Ｑ８に加えられると、これらのトランジスタ対
はＶＣＯの入力波形で駆動される２組の単極双投のスイ
ッチとして機能する。
【０００４】その結果、出力電圧（直流電圧）Ｖｄと位
相差φとは、図５の伝達特性図に示すように、φ＝０．
２πのときにＶｄは最少、φ＝π／２，３／２πのとき
にＶｄ＝０、φ＝πのときなＶｄは最大となる。
相差φとは、図５の伝達特性図に示すように、φ＝０．
２πのときにＶｄは最少、φ＝π／２，３／２πのとき
にＶｄ＝０、φ＝πのときなＶｄは最大となる。
【０００５】
【発明が解決しようとする課題】この従来の位相比較回
路では、入力信号Ｖ1 （ｔ）とＶＣＯ出力との位相差の
みを検出するだけなので、入力信号Ｖ1 （ｔ）とＶＣＯ
出力の周波数が異なるときその位相差が、０から２πの
間を回り続け、位相比較回路の出力電圧Ｖｄは、正出
力，負出力の変化を繰返し、直流成分が現われないこと
がある。そのためこの位相比較回路１９を用いたＰＬＬ
では、入力信号Ｖ1 とＶＣＯ出力との周波数が異なると
き、ＶＣＯの制御電圧を位相比較回路の出力電圧で制御
できず同期がとれないという問題点があった。
路では、入力信号Ｖ1 （ｔ）とＶＣＯ出力との位相差の
みを検出するだけなので、入力信号Ｖ1 （ｔ）とＶＣＯ
出力の周波数が異なるときその位相差が、０から２πの
間を回り続け、位相比較回路の出力電圧Ｖｄは、正出
力，負出力の変化を繰返し、直流成分が現われないこと
がある。そのためこの位相比較回路１９を用いたＰＬＬ
では、入力信号Ｖ1 とＶＣＯ出力との周波数が異なると
き、ＶＣＯの制御電圧を位相比較回路の出力電圧で制御
できず同期がとれないという問題点があった。
【０００６】本発明の目的は、このような問題を解決
し、ＶＣＯの制御電圧を確実に制御できるようにした位
相比較回路を提供することにある。
し、ＶＣＯの制御電圧を確実に制御できるようにした位
相比較回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の位相比較回路の
構成は、入力されたデータ信号およびクロック信号の各
位相差をそれぞれ出力する４象限乗算器回路と、この４
象限乗算器回路からの正相および逆相の各出力にそれぞ
れ２つのトランジスタ対のコレクタを接続し、さらにこ
れらトランジスタ対のエミッタを可変電流源に接続した
直流補償回路とを備えることを特徴とする。
構成は、入力されたデータ信号およびクロック信号の各
位相差をそれぞれ出力する４象限乗算器回路と、この４
象限乗算器回路からの正相および逆相の各出力にそれぞ
れ２つのトランジスタ対のコレクタを接続し、さらにこ
れらトランジスタ対のエミッタを可変電流源に接続した
直流補償回路とを備えることを特徴とする。
【０００８】
【実施例】図１は本発明の一実施例の回路図である。こ
の回路は、従来例と同様のＮＰＮトランジスタＱ１，Ｑ
４，Ｑ５，Ｑ８，Ｑ９，Ｑ１０、定電流源１１、コレク
タ抵抗Ｒ１，Ｒ２、入力端子１４〜１７および出力端子
１８で構成される４象限乗算器回路と、ＮＰＮトランジ
スタＱ２，Ｑ３，Ｑ６，Ｑ７、可変電流源１２で構成さ
れる直流補償回路の２つの回路から構成される。
の回路は、従来例と同様のＮＰＮトランジスタＱ１，Ｑ
４，Ｑ５，Ｑ８，Ｑ９，Ｑ１０、定電流源１１、コレク
タ抵抗Ｒ１，Ｒ２、入力端子１４〜１７および出力端子
１８で構成される４象限乗算器回路と、ＮＰＮトランジ
スタＱ２，Ｑ３，Ｑ６，Ｑ７、可変電流源１２で構成さ
れる直流補償回路の２つの回路から構成される。
【０００９】この回路の動作を図２の伝達特性図により
説明する。ここで定電流源１１の電流をＩ1 ，可変電流
源１２の電流をＩ2 とする。
説明する。ここで定電流源１１の電流をＩ1 ，可変電流
源１２の電流をＩ2 とする。
【００１０】１）Ｉ1 ＝Ｉ2 の状態を基準に考える。位
相差φ＝π／２，３／２πのときの出力電圧Ｖｄを相対
的に０と考える。
相差φ＝π／２，３／２πのときの出力電圧Ｖｄを相対
的に０と考える。
【００１１】２）Ｉ1 ＞Ｉ2 のとき、コレクタ抵抗Ｒ
１，Ｒ２へ流れる電流の平均値はＩ1＝Ｉ2 のときより
も小さくなれため、回路の動作点が高くなり、伝達特性
は上側へシフトする。
１，Ｒ２へ流れる電流の平均値はＩ1＝Ｉ2 のときより
も小さくなれため、回路の動作点が高くなり、伝達特性
は上側へシフトする。
【００１２】３）Ｉ1 ＜Ｉ2 のとき、コレクタ抵抗Ｒ
１，Ｒ２へ流れる電流の平均値はＩ1＝Ｉ2 のときより
も大きくなるため回路の動作点が低くなり伝達特性は下
側へシフトする。
１，Ｒ２へ流れる電流の平均値はＩ1＝Ｉ2 のときより
も大きくなるため回路の動作点が低くなり伝達特性は下
側へシフトする。
【００１３】以上のようにして、本発明では、可変電流
源１２の電流値Ｉ2 を制御することにより、伝達特性の
オフセットを制御することができる。
源１２の電流値Ｉ2 を制御することにより、伝達特性の
オフセットを制御することができる。
【００１４】次に、図３は図１の回路をＰＬＬへ応用し
た場合のブロック図である。図では、本実施例の位相比
較回路１９と、ループフィルタ２１と、電圧制御発振回
路（ＶＣＯ）２３でＰＬＬを構成した場合を示してい
る。
た場合のブロック図である。図では、本実施例の位相比
較回路１９と、ループフィルタ２１と、電圧制御発振回
路（ＶＣＯ）２３でＰＬＬを構成した場合を示してい
る。
【００１５】ＤＡＴＡの周波数とＶＣＯの発振周波数
（ＣＬＫ周波数）とが著しく異なるとき、出力端子１８
の電圧がＶｄ＝０となり、ＶＣＯ２３を制御できない。
しかし、ここで可変電流源１２の電流値Ｉ2 を制御する
ことにより、伝達特性のオフセットが調整されてＶＣＯ
２３を制御し、ＰＬＬの引込み範囲内にＤＡＴＡ周波数
とＣＬＫ周波数の差を調整すればＰＬＬの同期をとるこ
とができる。
（ＣＬＫ周波数）とが著しく異なるとき、出力端子１８
の電圧がＶｄ＝０となり、ＶＣＯ２３を制御できない。
しかし、ここで可変電流源１２の電流値Ｉ2 を制御する
ことにより、伝達特性のオフセットが調整されてＶＣＯ
２３を制御し、ＰＬＬの引込み範囲内にＤＡＴＡ周波数
とＣＬＫ周波数の差を調整すればＰＬＬの同期をとるこ
とができる。
【００１６】
【発明の効果】以上説明したように本発明は、位相比較
回路の出力電圧のオフセットを調整することにより、常
にＶＣＯを制御する位相比較回路の出力電圧を得ること
ができ、回路の引込み範囲を拡大できるという効果を有
する。
回路の出力電圧のオフセットを調整することにより、常
にＶＣＯを制御する位相比較回路の出力電圧を得ること
ができ、回路の引込み範囲を拡大できるという効果を有
する。
【図１】本発明の一実施例の回路図。
【図２】図１の実施例の伝達特性図。
【図３】図１の実施例をＰＬＬに応用した回路図。
【図４】従来例の位相比較回路の回路図。
【図５】図４の従来例の伝達特性図。
Ｅ１ 電源 Ｑ１〜Ｑ１０ ＮＰＮトランジスタ Ｒ１，Ｒ２ コレクタ抵抗 １１ 定電流源 １２ 可変電流源 １４，１５ ＣＬＫ入力端子 １６，１７ ＤＡＴＡ入力端子 １８ 出力端子 １９ 位相比較器 ２０ 位相比較出力 ２１ ループフィルタ ２２ ループフィルタ出力 ２４ ＶＣＯ出力 ２５ ＶＣＯ反転出力
Claims (1)
- 【請求項１】 入力されたデータ信号およびクロック信
号の各位相差をそれぞれ出力する４象限乗算器回路と、
この４象限乗算器回路からの正相および逆相の各出力に
それぞれ２つのトランジスタ対のコレクタを接続し、さ
らにこれらトランジスタ対のエミッタを可変電流源に接
続した直流補償回路とを備えることを特徴とする位相比
較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234210A JPH05211413A (ja) | 1991-09-13 | 1991-09-13 | 位相比較回路 |
| US07/944,415 US5343097A (en) | 1991-09-13 | 1992-09-14 | Phase comparator circuit and phase locked loop (PLL) circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234210A JPH05211413A (ja) | 1991-09-13 | 1991-09-13 | 位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211413A true JPH05211413A (ja) | 1993-08-20 |
Family
ID=16967425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234210A Pending JPH05211413A (ja) | 1991-09-13 | 1991-09-13 | 位相比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5343097A (ja) |
| JP (1) | JPH05211413A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635863A (en) * | 1995-05-25 | 1997-06-03 | Vtc, Inc. | Programmable phase comparator |
| US6522200B2 (en) * | 2000-12-11 | 2003-02-18 | Texas Instruments Incorporated | Process-insensitive, highly-linear constant transconductance circuit |
| EP1473828A1 (en) * | 2003-04-30 | 2004-11-03 | STMicroelectronics S.r.l. | Phase detector and method of generating a differential signal representative of a phase-shift |
| US8058914B2 (en) * | 2008-07-29 | 2011-11-15 | Fujitsu Limited | Generating multiple clock phases |
| US8300754B2 (en) * | 2008-07-29 | 2012-10-30 | Fujitsu Limited | Clock and data recovery with a data aligner |
| US8300753B2 (en) * | 2008-07-29 | 2012-10-30 | Fujitsu Limited | Triple loop clock and data recovery (CDR) |
| US8138798B2 (en) * | 2008-07-29 | 2012-03-20 | Fujitsu Limited | Symmetric phase detector |
| US8411782B2 (en) * | 2008-07-29 | 2013-04-02 | Fujitsu Limited | Parallel generation and matching of a deskew channel |
| US20100085086A1 (en) * | 2008-07-29 | 2010-04-08 | Fujitsu Limited | Digital Frequency Detector |
| US8718217B2 (en) * | 2008-07-29 | 2014-05-06 | Fujitsu Limited | Clock and data recovery (CDR) using phase interpolation |
| CN102132488B (zh) * | 2008-08-27 | 2013-10-16 | Nxp股份有限公司 | 用于检测相位差п/2n的相位检测器 |
| US8320770B2 (en) * | 2009-03-20 | 2012-11-27 | Fujitsu Limited | Clock and data recovery for differential quadrature phase shift keying |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437953B2 (ja) * | 1974-04-25 | 1979-11-17 | ||
| US3970868A (en) * | 1975-06-27 | 1976-07-20 | Raytheon Company | Phase comparator |
| JPS59218036A (ja) * | 1983-05-25 | 1984-12-08 | Sony Corp | 位相比較回路 |
| JPS60130204A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 掛算回路 |
| DE3927381A1 (de) * | 1989-08-19 | 1991-02-21 | Philips Patentverwaltung | Phasenvergleichsschaltung |
-
1991
- 1991-09-13 JP JP3234210A patent/JPH05211413A/ja active Pending
-
1992
- 1992-09-14 US US07/944,415 patent/US5343097A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5343097A (en) | 1994-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000808 |