JPH0339948Y2 - - Google Patents
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- JPH0339948Y2 JPH0339948Y2 JP1982063966U JP6396682U JPH0339948Y2 JP H0339948 Y2 JPH0339948 Y2 JP H0339948Y2 JP 1982063966 U JP1982063966 U JP 1982063966U JP 6396682 U JP6396682 U JP 6396682U JP H0339948 Y2 JPH0339948 Y2 JP H0339948Y2
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- Japan
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- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Description
【考案の詳細な説明】
この考案はフエイズロツクドループ（以下
PLLと略記する。）回路に関し、特に動作帯域特
性が切換え制御可能なPLL回路に関する。
PLLと略記する。）回路に関し、特に動作帯域特
性が切換え制御可能なPLL回路に関する。
PLL回路が入力信号に対して速やかにロツク
するためには、その動作帯域が広い方がよく、他
方不要成分やノイズ等の外乱を排して目的とする
入力信号にのみ良好に追従して動作するために
は、動作帯域は狭い方がよい。かゝる相反する条
件を満たすために帯域巾の切換えを行う操作が行
われる。帯域幅の切換の方法には、ループフイル
タの時定数を制御する方法と、ループゲインを制
御する方法がある。第１図は、ループフイルタの
時定数を制御して動作帯域幅を切換る回路が示さ
れている。入力信号は位相比較器１において
VCO（電圧制御型発振器）の２つの出力信号と位
相比較される。その比較出力はループフイルタ３
に印加されてVCO２の制御電圧となる。
するためには、その動作帯域が広い方がよく、他
方不要成分やノイズ等の外乱を排して目的とする
入力信号にのみ良好に追従して動作するために
は、動作帯域は狭い方がよい。かゝる相反する条
件を満たすために帯域巾の切換えを行う操作が行
われる。帯域幅の切換の方法には、ループフイル
タの時定数を制御する方法と、ループゲインを制
御する方法がある。第１図は、ループフイルタの
時定数を制御して動作帯域幅を切換る回路が示さ
れている。入力信号は位相比較器１において
VCO（電圧制御型発振器）の２つの出力信号と位
相比較される。その比較出力はループフイルタ３
に印加されてVCO２の制御電圧となる。
このループフイルタ３は、反転オペアンプ（演
算増幅器）３１と、その負帰還回路となる抵抗
R3，コンデンサC1とを有するいわゆるアクテイ
ブフイルタであり、その入力端には入力抵抗R1，
R2を介して比較器１の出力が供給される。ルー
プフイルタ３の時定数を決定する入力抵抗の１つ
であるR1を短絡するためにスイツチ４がその両
端に設けられ、外部制御信号又は手動によりオン
オフされる。
算増幅器）３１と、その負帰還回路となる抵抗
R3，コンデンサC1とを有するいわゆるアクテイ
ブフイルタであり、その入力端には入力抵抗R1，
R2を介して比較器１の出力が供給される。ルー
プフイルタ３の時定数を決定する入力抵抗の１つ
であるR1を短絡するためにスイツチ４がその両
端に設けられ、外部制御信号又は手動によりオン
オフされる。
この場合、位相比較器１のゲインをKd、VCO
２の変換ゲインをKoとし、反転アンプ３１のゲ
インが十分大であるとすると、このPLLループ
の帯域を決定する角周波数ωnは、 ωn＝〔Ko・Kd／｛（R1＋R2）・C1｝〕1/2 …(1) と表わされる。従つて、スイツチ３をオン状態に
制御することにより、抵抗R1を実質的に零とし
て(1)式で示される角周波数ωnをより大とするこ
とができ動作帯域幅の制御が可能となるのであ
る。
２の変換ゲインをKoとし、反転アンプ３１のゲ
インが十分大であるとすると、このPLLループ
の帯域を決定する角周波数ωnは、 ωn＝〔Ko・Kd／｛（R1＋R2）・C1｝〕1/2 …(1) と表わされる。従つて、スイツチ３をオン状態に
制御することにより、抵抗R1を実質的に零とし
て(1)式で示される角周波数ωnをより大とするこ
とができ動作帯域幅の制御が可能となるのであ
る。
従来において、制御用のスイツチ４は市販のア
ナログスイツチや、リレーやメカニカルスイツチ
素子等を用いているが、PLL回路自体は集積回
路化されている関係上このスイツチ４は当該集積
回路チツプに対して独立したものとなる。よつ
て、抵抗R1の両端からスイツチ接続用リード端
子P1，P2を導出する必要があり、制御信号によ
りオンオフされる市販の電子スイツチを用いた場
合には、当該端子P1，P2の他に更に制御信号印
加端子P3が必要となる欠点がある。
ナログスイツチや、リレーやメカニカルスイツチ
素子等を用いているが、PLL回路自体は集積回
路化されている関係上このスイツチ４は当該集積
回路チツプに対して独立したものとなる。よつ
て、抵抗R1の両端からスイツチ接続用リード端
子P1，P2を導出する必要があり、制御信号によ
りオンオフされる市販の電子スイツチを用いた場
合には、当該端子P1，P2の他に更に制御信号印
加端子P3が必要となる欠点がある。
本考案の目的は集積回路化を容易にして外部接
続ピンの削減を可能としたPLL回路を提供する
ことである。
続ピンの削減を可能としたPLL回路を提供する
ことである。
本考案によるPLL回路は、二重平衡型差動ア
ンプ構成の乗算器からなる位相比較器と、この比
較器による出力を入力とするループフイルタと、
このループフイルタ出力により制御されるVCO
とを有するPLL回路であつて、二重平衡型差動
アンプの出力電流を電流源とする差動スイツチ回
路を有し、この差動スイツチ回路の一対の差動出
力をループフイルタの時定数決定用インピーダン
ス素子へ夫々接続し、差動スイツチ回路と制御信
号により制御して動作帯域特性を切換るようにし
たことを特徴としている。
ンプ構成の乗算器からなる位相比較器と、この比
較器による出力を入力とするループフイルタと、
このループフイルタ出力により制御されるVCO
とを有するPLL回路であつて、二重平衡型差動
アンプの出力電流を電流源とする差動スイツチ回
路を有し、この差動スイツチ回路の一対の差動出
力をループフイルタの時定数決定用インピーダン
ス素子へ夫々接続し、差動スイツチ回路と制御信
号により制御して動作帯域特性を切換るようにし
たことを特徴としている。
以下に図面を用いて本考案につき説明する。
第２図は本考案の実施例の回路図であり、第１
図と同等部分は同一符号により示されている。位
相比較器１は、図示の如く周知の二重平衡型の差
動アンプ構成とかれた乗算器であり、電流源1、
トランジスタQ1，Q2により１段目差動アンプが
構成されている。両トランジスタQ1，Q2の各コ
レクタ出力を電流源とする２段目差動アンプは、
トランジスタQ3，Q4とQ5，Q6とからなつてい
る。トランジスタQ3，Q5のコレクタ出力は共通
とされ、またトランジスタQ4，Q6のコレクタ出
力は共通されて両共通出力が差動スイツチ回路４
の各差動回路の電流源となる。１方の差動回路は
トランジスタQ7，Q8よりなり、また他方の差動
回路はトランジスタQ9，Q10よりなつている。ト
ランジスタQ7，Q9のベース、トランジスタQ8，
Q10のベースは夫々共通とされ、これら共通ベー
ス間に制御信号が供給される。
図と同等部分は同一符号により示されている。位
相比較器１は、図示の如く周知の二重平衡型の差
動アンプ構成とかれた乗算器であり、電流源1、
トランジスタQ1，Q2により１段目差動アンプが
構成されている。両トランジスタQ1，Q2の各コ
レクタ出力を電流源とする２段目差動アンプは、
トランジスタQ3，Q4とQ5，Q6とからなつてい
る。トランジスタQ3，Q5のコレクタ出力は共通
とされ、またトランジスタQ4，Q6のコレクタ出
力は共通されて両共通出力が差動スイツチ回路４
の各差動回路の電流源となる。１方の差動回路は
トランジスタQ7，Q8よりなり、また他方の差動
回路はトランジスタQ9，Q10よりなつている。ト
ランジスタQ7，Q9のベース、トランジスタQ8，
Q10のベースは夫々共通とされ、これら共通ベー
ス間に制御信号が供給される。
トランジスタQ7，Q9の両コレクタにはカレン
トミラー回路５による電流が供給されており、ト
ランジスタQ8，Q10の両コレクタにはカレントミ
ラー回路６による電流が供給されている。
トミラー回路５による電流が供給されており、ト
ランジスタQ8，Q10の両コレクタにはカレントミ
ラー回路６による電流が供給されている。
ループフイルタ３の時定数を決定すべく反転ア
ンプ３１の入力端に設けられた抵抗R1，R2は、
図示の如く当該入力端と基準バイアス電圧との間
に於て並列とされると共に、抵抗R1は抵抗R1a，
R1bの直列接続構成とされ、また抵抗R2は抵抗
R2a，R2bの直列接続構成とされている。これら
抵抗の直列接続点の各々に差動回路のトランジス
タQ7，Q8のコレクタ出力が夫々接続されている。
ループフイルタ３の出力はVCO２の制御電圧と
なり、VCO２の発振出力は、二重平衡型差動ア
ンプの２段目アンプ部の入力とされている。１段
目アンプ部の入力には回路入力信号が印加され
る。
ンプ３１の入力端に設けられた抵抗R1，R2は、
図示の如く当該入力端と基準バイアス電圧との間
に於て並列とされると共に、抵抗R1は抵抗R1a，
R1bの直列接続構成とされ、また抵抗R2は抵抗
R2a，R2bの直列接続構成とされている。これら
抵抗の直列接続点の各々に差動回路のトランジス
タQ7，Q8のコレクタ出力が夫々接続されている。
ループフイルタ３の出力はVCO２の制御電圧と
なり、VCO２の発振出力は、二重平衡型差動ア
ンプの２段目アンプ部の入力とされている。１段
目アンプ部の入力には回路入力信号が印加され
る。
制御電圧によりトランジスタQ7，Q9又はQ8，
Q10がオンとなる。トランジスタQ7，Q9がオンの
場合、乗算器１による乗算信号電流はトランジス
タQ7，Q9を流れる。トランジスタQ9のコレクタ
電流はカレントミラー回路５を経てトランジスタ
Q7のコレクタ電流として転送されているので、
乗算器１の出力はいわゆるダブルエンド出力とし
て導出されることになる。この出力は抵抗R1a，
R1bに流れる。この時トランジスタQ8，Q10はい
ずれも電流零であるため、抵抗R2a，R2bへは電
流は流れない。この場合の反転アンプ３１の等価
入力抵抗を考えるに、トランジスタQ7のコレク
タ振幅は、図の如くダブルエンド出力型式で導出
した電流をΔIとすると Δ・（R1a・R1b）／
（R1a＋R1b） ……(2) となる。いま反転アンプ３１及び入力抵抗R1aを
トランジスタQ7のコレクタ負荷とせず、抵抗R1b
のみをトランジスタQ7のコレクタ負荷とした場
合の当該コレクタの振幅は、 Δ・R1b ……(3) となる。よつて、第２図の回路におけるトランジ
スタQ7のコレクタ出力の振幅を後者の場合に対
する減少比は、(2)，(3)式より ｛（R1a・R1b）／（R1a＋R1b）｝／R1b ＝R1a／（R1a＋R1b） ……(4) となる。従つて、反転アンプ３の等価入力抵抗
は、 R1a／｛R1a／（R1a＋R1b）｝＝R1a＋R1b
……(5) として得られる。
Q10がオンとなる。トランジスタQ7，Q9がオンの
場合、乗算器１による乗算信号電流はトランジス
タQ7，Q9を流れる。トランジスタQ9のコレクタ
電流はカレントミラー回路５を経てトランジスタ
Q7のコレクタ電流として転送されているので、
乗算器１の出力はいわゆるダブルエンド出力とし
て導出されることになる。この出力は抵抗R1a，
R1bに流れる。この時トランジスタQ8，Q10はい
ずれも電流零であるため、抵抗R2a，R2bへは電
流は流れない。この場合の反転アンプ３１の等価
入力抵抗を考えるに、トランジスタQ7のコレク
タ振幅は、図の如くダブルエンド出力型式で導出
した電流をΔIとすると Δ・（R1a・R1b）／
（R1a＋R1b） ……(2) となる。いま反転アンプ３１及び入力抵抗R1aを
トランジスタQ7のコレクタ負荷とせず、抵抗R1b
のみをトランジスタQ7のコレクタ負荷とした場
合の当該コレクタの振幅は、 Δ・R1b ……(3) となる。よつて、第２図の回路におけるトランジ
スタQ7のコレクタ出力の振幅を後者の場合に対
する減少比は、(2)，(3)式より ｛（R1a・R1b）／（R1a＋R1b）｝／R1b ＝R1a／（R1a＋R1b） ……(4) となる。従つて、反転アンプ３の等価入力抵抗
は、 R1a／｛R1a／（R1a＋R1b）｝＝R1a＋R1b
……(5) として得られる。
一方、トランジスタQ8，Q10がオンとなると同
様に抵抗R2a，R2bにのみ電流が流れ、この時の
反転アンプ３１の等価入力抵抗はR2a＋R2bとな
る。従つて、制御信号により回路の時定数が
C1・（R1a＋R1b）とC1・（R2a＋R2b）とに切換え
られて動作帯域幅が制御可能となることが判る。
様に抵抗R2a，R2bにのみ電流が流れ、この時の
反転アンプ３１の等価入力抵抗はR2a＋R2bとな
る。従つて、制御信号により回路の時定数が
C1・（R1a＋R1b）とC1・（R2a＋R2b）とに切換え
られて動作帯域幅が制御可能となることが判る。
第３図は本考案の他の実施例の回路図であり、
第２図と同等部分は同一符号により示されてい
る。本例では乗算器１の出力をシングルエンドと
して導出する場合が示されており、そのために差
動スイツチ回路４の１方の差動回路（Q9，Q10）
のみがトランジスタQ4，Q6の共通コレクタ出力
により電源供給をうけるようになつている。他方
の差動回路（Q7，Q8）は別の電流源2を有して
いる。そして、トランジスタQ9のコレクタ出力
が抵抗R2a，R2bの接続点に供給され、トランジ
スタQ10のコレクタ出力が抵抗R1a，R1bの接続点
に供給されている。他の回路構成については第２
図のそれと同等構成となつている。
第２図と同等部分は同一符号により示されてい
る。本例では乗算器１の出力をシングルエンドと
して導出する場合が示されており、そのために差
動スイツチ回路４の１方の差動回路（Q9，Q10）
のみがトランジスタQ4，Q6の共通コレクタ出力
により電源供給をうけるようになつている。他方
の差動回路（Q7，Q8）は別の電流源2を有して
いる。そして、トランジスタQ9のコレクタ出力
が抵抗R2a，R2bの接続点に供給され、トランジ
スタQ10のコレクタ出力が抵抗R1a，R1bの接続点
に供給されている。他の回路構成については第２
図のそれと同等構成となつている。
差動スイツチ回路４のトランジスタQ7，Q9が
オンの時は、電流源2の電流がカレントミラー
回路５によりトランジスタQ9へ転送され、乗算
出力電流またはトランジスタQ9のコレクタ電流
となる。従つて、抵抗R2a，R2bの回路には乗算
出力が供給される。この時、トランジスタQ8，
Q10は共にオフであるからカレントミラー回路６
の電流は零となつてR1a，R1bには電流は流れな
い。他方、トランジスタQ8，Q10がオンになる
と、抵抗R1a，R1bに乗算出力電流が流れR2a，
R2bには電流は流れない。
オンの時は、電流源2の電流がカレントミラー
回路５によりトランジスタQ9へ転送され、乗算
出力電流またはトランジスタQ9のコレクタ電流
となる。従つて、抵抗R2a，R2bの回路には乗算
出力が供給される。この時、トランジスタQ8，
Q10は共にオフであるからカレントミラー回路６
の電流は零となつてR1a，R1bには電流は流れな
い。他方、トランジスタQ8，Q10がオンになる
と、抵抗R1a，R1bに乗算出力電流が流れR2a，
R2bには電流は流れない。
こうして、制御信号に応答して２つの出力端
（コレクタ）のレベルを相補的に変化して出力端
を切換える差動スイツチ回路４は、両出力端から
乗算出力電流を等価入力抵抗の異なる反転アンプ
３１の２つの抵抗入力回路に択一的に導出し、ル
ープフイルタ３の入力端を変えて乗算出力電流に
対する時定数を変更して動作帯域幅の制御をなす
のである。
（コレクタ）のレベルを相補的に変化して出力端
を切換える差動スイツチ回路４は、両出力端から
乗算出力電流を等価入力抵抗の異なる反転アンプ
３１の２つの抵抗入力回路に択一的に導出し、ル
ープフイルタ３の入力端を変えて乗算出力電流に
対する時定数を変更して動作帯域幅の制御をなす
のである。
こうすると、従来回路の如く単に時定数回路の
定数をスイツチで切換える場合に比して定常状態
への収束が早い利点があり、２つの動作帯域特性
相互間の移行が円滑になされ得る。
定数をスイツチで切換える場合に比して定常状態
への収束が早い利点があり、２つの動作帯域特性
相互間の移行が円滑になされ得る。
このように、本考案によればPLLループの２
つの動作帯域特性相互間の移行が円滑になされ、
また、集積回路化が容易となるので装置の小型
化、低価格化が可能となる利点がある。
つの動作帯域特性相互間の移行が円滑になされ、
また、集積回路化が容易となるので装置の小型
化、低価格化が可能となる利点がある。
第１図は従来のPLL回路のブロツク図、第２
図及び第３図は本考案の実施例を夫々示す回路図
である。 主要部分の符号の説明、１……位相比較器、２
……VCO、３……ループフイルタ、４……差動
スイツチ回路、５，６……カレントミラー回路。
図及び第３図は本考案の実施例を夫々示す回路図
である。 主要部分の符号の説明、１……位相比較器、２
……VCO、３……ループフイルタ、４……差動
スイツチ回路、５，６……カレントミラー回路。
Claims (1)
- 【実用新案登録請求の範囲】 二重平衡型差動アンプにより構成されて入力信
号と電圧制御発振器の出力信号との位相差に応じ
た位相差電流出力を発生する位相比較器と、 各々が時定数を決定する一対のインピーダンス
素子を含む時定数回路により入力された信号を平
滑して前記電圧制御発振器の制御入力端に供給す
るループフイルタと、 互いのエミツタ同士が共通接続され、かつ各コ
レクタが夫々前記一対のインピーダンス素子に接
続された一対のトランジスタからなり、該共通エ
ミツタに前記位相差電流出力が電流源として供給
され、ベースに供給される外部制御信号に応じて
前記一対のトランジスタのいずれか一方がオンと
なり、前記位相差電流出力を前記一対のインピー
ダンス素子のいずれか一方に中継する差動トラン
ジスタスイツチ回路とからなることを特徴とする
フエイズロツクドループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6396682U JPS58169735U (ja) | 1982-04-30 | 1982-04-30 | フエイズロツクドル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6396682U JPS58169735U (ja) | 1982-04-30 | 1982-04-30 | フエイズロツクドル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169735U JPS58169735U (ja) | 1983-11-12 |
| JPH0339948Y2 true JPH0339948Y2 (ja) | 1991-08-22 |
Family
ID=30074041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6396682U Granted JPS58169735U (ja) | 1982-04-30 | 1982-04-30 | フエイズロツクドル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169735U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164857A (ja) * | 1974-12-03 | 1976-06-04 | Fujitsu Ltd |
-
1982
- 1982-04-30 JP JP6396682U patent/JPS58169735U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164857A (ja) * | 1974-12-03 | 1976-06-04 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169735U (ja) | 1983-11-12 |
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