JPH088487B2 - 位相比較回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本考案はPLL（フェーズロックドループ）を利用する
位相比較回路に関するものである。

従来の技術 従来の位相比較回路としては第２図に回路構成を例示
するようなものが実用化されている。これを説明する
と、npnトランジスタQ2,Q3のエミッタを共通接続すると
ともに、上記トランジスタQ3のコレクタは負荷抵抗R2を
介して電源端子Vccへ接続した第１のエミッタ結合型差
動増幅器と、npnトランジスタQ4,Q5のエミッタを共通接
続し、この共通エミッタを定電流源回路12を介して接地
するとともに、上記トランジスタQ4のコレクタを電源端
子Vccおよび上記トランジスタQ5のコレクタを上記第１
のエミッタ結合型差動増幅器の共通エミッタに接続して
なる第２のエミッタ結合型差動増幅器と、npnトランジ
スタQ7,Q8のエミッタを共通接続し、この共通エミッタ
を定電流源回路13を介して接地された第３のエミッタ結
合型差動増幅器と、コレクタは電源端子Vccへ接続さ
れ、そのベースは定電流源回路11を介して接地されると
ともに、バイアス抵抗R1の一端が共通接続され、そのエ
ミッタを上記トランジスタQ3のコレクタへ接続された低
電圧制限用npnトランジスタQ1と、ベースが上記トラン
ジスタQ3のコレクタと上記トランジスタQ7のコレクタに
接続されるとともに、そのコレクタは電源端子Vccへ接
続され、さらにそのエミッタは上記トランジスタQ8のコ
レクタへ接続されたスイッチ用npnトランジスタQ6と、
ベースをQ3のベースと共通接続し、コレクタは抵抗R3を
介して電源端子Vccへ接続されたトランジスタQ9と、コ
レクタは電源端子Vccへ接続され、そのベースは上記ト
ランジスタQ9のコレクタへ接続され、そのエミッタは定
電流源回路15を介して接地された位相比較回路基準電圧
出力用npnトランジスタQ11と、ベースは上記トランジス
タQ8のベースと共通接続され、そのコレクタは上記トラ
ンジスタQ9のエミッタへ接続され、さらにそのエミッタ
は定電流源回路14を介して接地されたnpnトランジスタQ
10と、VCO入力回路のバイアス抵抗R5の一端を上記トラ
ンジスタQ11のエミッタへ接続し、他端を次段のVCO入力
へ接続し、抵抗R4の一端を上記トランジスタQ8のコレク
タへ接続し、抵抗R4の他端を上記バイアス抵抗R5の他端
と次段のVCO入力と共通接続するとともにコンデンサC1
を介しアースへ接続された抵抗R4とコンデンサC1とのLP
Fを有し、上記第2,3のエミッタ結合型差動増幅器のそれ
ぞれの差動対トランジスタの対応するトランジスタのベ
ースを共通接続し、上記第１のエミッタ結合型差動増幅
器の入力には、第１の信号源を印加し、上記トランジス
タQ7は上記トランジスタQ6のベースへ接続され、上記ト
ランジスタQ6のエミッタと上記トランジスタQ8のコレク
タを接続した共通接続点から位相比較出力信号を取り出
すものであった。

発明が解決しようとする課題 以上のように構成された位相比較回路では、スイッチ
用トランジスタQ9を通過する入力信号１を入力信号源２
で制御するnpnトランジスタQ7,Q8は、この場合、トラン
ジスタQ7,Q8のエミッタを共通接続したエミッタ結合型
差動増幅器構成で、トランジスタQ7のコレクタは入力信
号１を制御するスイッチ用トランジスタQ6のベース端子
へ接続されているため、入力信号２によって差動増幅器
トランジスタQ7がオンからオフへ切り換わる場合、差動
増幅器の切り換え遅延時間の関係から、トランジスタQ7
がオンからオフへ完全に切り換わるまでの間、トランジ
スタQ6の低いベース電圧からトランジスタQ6のベース・
エミッタ間電圧を差し引いた電圧が出力端子T6へ出力さ
れ、このため入力信号の位相差に対して位相比較器出力
はマイナス出力が大きくプラス出力が小さくなる非対称
出力となり、しかもPLL構成時には、キャプチャレンジ
がアンバランスで狭くなるという欠点があった。

本発明は上記問題点に鑑み、入出力特性の対称性が良
い位相比較回路を提供することを目的としている。さら
にPLL構成における広いキャプチャレンジが得られる位
相比較回路を提供することを目的としている。

課題を解決するための手段 本発明は上記問題点を解決するため、第1,第２トラン
ジスタのエミッタを共通接続した第１のエミッタ結合型
差動増幅器と、第3,第４トランジスタのエミッタを共通
接続した第２のエミッタ結合型差動増幅器と、第5,第６
トランジスタのエミッタを共通接続した第３のエミッタ
結合型差動増幅器と、第7,第８トランジスタのエミッタ
を共通接続した第４のエミッタ結合型差動増幅器と、上
記第２のエミッタ結合型差動増幅器のエミッタに接続さ
れた第１の定電流源と、上記第３のエミッタ結合型差動
増幅器のエミッタに接続された第２の定電流源と、上記
第４のエミッタ結合型差動増幅器のエミッタに接続され
た第３の定電流源と、上記第２トランジスタのコレクタ
側に負荷抵抗と第９のスイッチ用トランジスタのベース
を接続し、そのエミッタを上記第６のトランジスタのコ
レクタと接続し、上記第４トランジスタのコレクタを上
記第１のエミッタ結合型差動増幅器のエミッタと共通接
続し、上記第5,7トランジスタのコレクタを電源端子へ
接続し、上記第3,8トランジスタのコレクタを上記第２
トランジスタのコレクタと上記第９トランジスタのベー
スと共通接続し、上記第2,4のエミッタ結合型差動増幅
器のそれぞれの差動対トランジスタの対応するトランジ
スタのベースを共通接続し、上記第１のエミッタ結合型
差動増幅器の入力に第１の信号源を印加し、上記第4,6,
7トランジスタのベース入力には第２の入力信号源を印
加し、上記第3,5,8トランジスタのベース入力に上記第
２入力信号源に対して逆位相の第３の信号源を印加し、
上記第９トランジスタのエミッタと上記第６トランジス
タのコレクタとの共通接続点から出力を取り出すととも
に、上記第4,5,7トランジスタのベース入力バイアス電
圧に対して、上記第3,6,8トランジスタのベース入力バ
イアス電圧が低くなるように構成したオフセット回路を
上記第2,3入力信号源と上記第2,3,4のエミッタ結合型差
動増幅器のそれぞれのベース入力との間に接続されたも
のである。

作用 本発明は上記した構成により、オフセット回路によっ
て、上記第3,6,8トランジスタのベースバイアス電圧は
上記第4,5,7トランジスタのベース入力バイアス電圧よ
り低いバイアス電圧が供給されるから、第2,3の入力信
号源によって第2,3,4のエミッタ結合型差動増幅器の各
トランジスタが切り換わる場合、必ず第3,8トランジス
タがオフになってから第６トランジスタがオンとなるた
め、第９のスイッチ用トランジスタの低いベース電圧が
そのエミッタ出力に出力されないから、入力信号の位相
差に対する位相比較器出力の非対称性はなくなることと
なる。

実施例 第１図は本発明の実施例を示している。第１図におい
て、第２図の位相比較回路と異なるところは、npnトラ
ンジスタQ1とそのバイアス抵抗R1および定電流源I1が除
去され、npnトランジスタQ7のコレクタは電源端子Vccへ
接続され、npnトランジスタQ4のコレクタはnpnトランジ
スタQ3のコレクタと負荷抵抗R2の一端およびトランジス
タQ6のベースへ共通接続され、npnトランジスタQ12,13
のエミッタを共通接続し、そのエミッタを定電流源回路
I6を介して接地するとともに、上記Q12のコレクタは電
源端子Vccへ接続され、上記Q13のコレクタは上記Q3のコ
レクタへ接続された第４のエミッタ結合型差動増幅器
と、npnトランジスタQ14のコレクタは電源端子Vccへ接
続し、そのエミッタは抵抗R6と定電流源回路I7を介して
接地されたオフセット回路2aと、npnトランジスタQ15の
コレクタは電源端子Vccへ接続し、そのエミッタは抵抗R
7と定電流源回路I8を介して接地されたオフセット回路2
bとを有し、上記トランジスタQ7のベースは上記トラン
ジスタQ14のエミッタと上記抵抗R6との共通接続点T8に
接続され、上記トランジスタQ5,Q12のベースは上記トラ
ンジスタQ15のエミッタと上記抵抗R7との共通接続点T9
に接続され、上記トランジスタQ4,Q13のベースは上記抵
抗R6と上記定電流源回路17との共通接続点T10に接続さ
れ、上記トランジスタQ8,Q10のベースは上記抵抗R7と上
記定電流源回路I8との共通接続点T11に接続され、上記
オフセット回路2aおよび2bの入力端子T3,T4には、第２
の信号源を印加し、上記トランジスタQ5,Q12のベースバ
イアス電圧は、オフセット回路2bの接続端子T9から、上
記トランジスタQ8,Q10のベースバイアス電圧は、オフセ
ット回路2bの接続端子T11から、上記トランジスタQ7の
ベースバイアス電圧は、オフセット回路2aの接続端子T8
から、上記トランジスタQ4,Q13のベースバイアス電圧
は、オフセット回路2aの接続端子T10から、それぞれ供
給されることである。第２図と同じ動作を期されている
素子には同一番号を付している。したがって、第２図と
同じ動作をする各素子に関しての動作説明は省略する。

発明の効果 以上の説明から明らかなように、本発明は、第４のエ
ミッタ結合型差動増幅器を構成したトランジスタQ12の
コレクタは電源端子へ接続されるとともに、そのベース
はトランジスタQ15のエミッタと抵抗R7との共通接続点T
9に接続され、トランジスタQ13のコレクタはトランジス
タQ3のコレクタと抵抗R2の一端およびトランジスタQ6の
ベースと共通接続されるとともに、そのベースはトラン
ジスタQ14のエミッタと抵抗R6との共通接続点T8に接続
され、第２入力信号源と第2,3,4のエミッタ結合型差動
増幅器のそれぞれの入力との間にオフセット回路2a,2b
を接続し、上記オフセット回路によりnpnトランジスタQ
5,Q12のベースバイアス電圧に対して、npnトランジスタ
Q8,Q10のベース入力に抵抗R7と定電流源回路I8との電圧
降下分だけ低いベースバイアス電圧が供給され、npnト
ランジスタQ7のベースバイアス電圧に対して、npnトラ
ンジスタQ4,Q13のベース入力に抵抗R6と定電流源回路I7
との電圧降下分だけ低いベースバイアス電圧が供給され
るように構成したために、必ずトランジスタQ4,Q13がオ
フになってから、トランジスタQ8がオンとなるため、本
発明は従来の位相比較回路に比して、回路の動作電流お
よび動作周波数に関係なく、位相比較回路の入力出力特
性の対称性が良くなり、しかもPLL構成時にはキャプチ
ャレンジが広くアンバランスがなくなるといったすぐれ
た効果が得られるものである。

【図面の簡単な説明】

第１図は本発明の位相比較回路の一実施例を示す結線
図、第２図は従来の位相比較回路の結線図である。 Q1……定電圧制限用トランジスタ、Q2〜Q5,7,8,12,13…
…差動増幅器構成トランジスタ、Q9〜Q11……位相比較
器基準電圧出力用トランジスタ、R1〜R7……抵抗、C1…
…LPFのコンデンサ、１……VCO（電圧制御発振器）、2
a,2b……入力オフセット回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第1,第２トランジスタのエミッタを共通接
   続した第１のエミッタ結合型差動増幅器と、第3,第４ト
   ランジスタのエミッタを共通接続した第２のエミッタ結
   合型差動増幅器と、第5,第６トランジスタのエミッタを
   共通接続した第３のエミッタ結合型差動増幅器と、第7,
   第８トランジスタのエミッタを共通接続した第４のエミ
   ッタ結合型差動増幅器と、上記第２のエミッタ結合型差
   動増幅器のエミッタに接続された第１の定電流源と、上
   記第３のエミッタ結合型差動増幅器のエミッタに接続さ
   れた第２の定電流源と、上記第４のエミッタ結合型差動
   増幅器のエミッタに接続された第３の定電流源と、上記
   第２トランジスタのコレクタ側に負荷抵抗と第９トラン
   ジスタのベースを接続し、そのエミッタを上記第６トラ
   ンジスタのコレクタと接続し、上記第４トランジスタの
   コレクタを上記第１のエミッタ結合型差動増幅器のエミ
   ッタと共通接続し、上記第5,7トランジスタのコレクタ
   を電源端子へ接続し、上記第3,8トランジスタのコレク
   タを上記第２トランジスタのコレクタと上記第９トラン
   ジスタのベースと共通接続し、上記第2,4のエミッタ結
   合型差動増幅器のそれぞれの差動対トランジスタの対応
   するトランジスタのベースを共通接続し、上記第１のエ
   ミッタ結合型差動増幅器の入力に第１の信号源を印加
   し、上記第4,6,7トランジスタのベース入力に第２の入
   力信号源を印加し、上記第3,5,8トランジスタのベース
   入力に上記第２入力信号源に対して逆位相の第３の信号
   源を印加し、上記第９トランジスタのエミッタと上記第
   ６トランジスタのコレクタとの共通接続点から出力を取
   り出すとともに、上記第4,5,7トランジスタのベース入
   力バイアス電圧に対して、上記第3,6,8トランジスタの
   ベース入力バイアス電圧が低くなるように構成したオフ
   セット回路を上記第2,3入力信号源と上記第2,3,4のエミ
   ッタ結合型差動増幅器のそれぞれのベース入力との間に
   接続したことを特徴とする位相比較回路。