JPH10313234A - 電圧制御型発振回路および位相同期回路 - Google Patents
電圧制御型発振回路および位相同期回路Info
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- JPH10313234A JPH10313234A JP9122701A JP12270197A JPH10313234A JP H10313234 A JPH10313234 A JP H10313234A JP 9122701 A JP9122701 A JP 9122701A JP 12270197 A JP12270197 A JP 12270197A JP H10313234 A JPH10313234 A JP H10313234A
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Abstract
(57)【要約】
【課題】低消費電流で高周波発振を可能にする電圧制御
型発振回路と位相同期回路を実現する。 【解決手段】差動増幅器１Ａ〜１Ｃで構成したリング発
振器の一方の出力を可変しきい値論理回路１３に入力
し、可変しきい値論理回路１３の出力を電圧制御型発振
回路の出力とする。可変しきい値論理回路１３のしきい
値制御入力ＶＴを、位相同期回路のフィルタ回路出力の
低周波成分を比例変換する電圧変換回路の出力で制御す
る。
型発振回路と位相同期回路を実現する。 【解決手段】差動増幅器１Ａ〜１Ｃで構成したリング発
振器の一方の出力を可変しきい値論理回路１３に入力
し、可変しきい値論理回路１３の出力を電圧制御型発振
回路の出力とする。可変しきい値論理回路１３のしきい
値制御入力ＶＴを、位相同期回路のフィルタ回路出力の
低周波成分を比例変換する電圧変換回路の出力で制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は電圧制御型発振回路
および位相同期回路に関するものである。
および位相同期回路に関するものである。
【０００２】
【従来の技術】差動増幅器を用いた従来の電圧制御型発
振回路は例えば、図５に示されるように差動増幅器１
Ａ，１Ｂ，１Ｃの差動出力ＯＵＴ，ＸＯＵＴをアナログ
コンパレータ４４で受けて波形整形をした上で該アナロ
グコンパレータ４４の出力１５を電圧制御型発振回路４
５の出力としたものであった。また、全差動増幅器の出
力負荷条件を等しくするために、コンパレータを接続し
ない差動増幅器１Ａ，１Ｂの全出力にコンパレータの入
力容量と等しいダミートランジスタ４０乃至４３を負荷
として接続していた。また、従来の電圧制御型発振回路
を用いた従来の位相同期回路の構成例を図６に示す。
振回路は例えば、図５に示されるように差動増幅器１
Ａ，１Ｂ，１Ｃの差動出力ＯＵＴ，ＸＯＵＴをアナログ
コンパレータ４４で受けて波形整形をした上で該アナロ
グコンパレータ４４の出力１５を電圧制御型発振回路４
５の出力としたものであった。また、全差動増幅器の出
力負荷条件を等しくするために、コンパレータを接続し
ない差動増幅器１Ａ，１Ｂの全出力にコンパレータの入
力容量と等しいダミートランジスタ４０乃至４３を負荷
として接続していた。また、従来の電圧制御型発振回路
を用いた従来の位相同期回路の構成例を図６に示す。
【０００３】
【発明が解決しようとする課題】従来の電圧制御型発振
回路は差動増幅器出力をアナログコンパレータで受けて
いたので、アナログコンパレータの応答速度で出力周波
数の上限が制限されていた。アナログコンパレータの応
答周波数が差動増幅器で構成したリング発振器の最高発
振周波数よりも低いと、電圧制御型発振器の出力周波数
がアナログコンパレータの応答周波数を越えた時に突然
０Ｈｚとなって、不連続な入出力特性になってしまう。
よって、この問題を回避するためにリング発振器の発振
周波数をコンパレータの応答周波数よりも高くすること
ができなかった。あるいは、この問題を回避するために
コンパレータをより高速化すると、消費電流が増えると
いう問題があった。
回路は差動増幅器出力をアナログコンパレータで受けて
いたので、アナログコンパレータの応答速度で出力周波
数の上限が制限されていた。アナログコンパレータの応
答周波数が差動増幅器で構成したリング発振器の最高発
振周波数よりも低いと、電圧制御型発振器の出力周波数
がアナログコンパレータの応答周波数を越えた時に突然
０Ｈｚとなって、不連続な入出力特性になってしまう。
よって、この問題を回避するためにリング発振器の発振
周波数をコンパレータの応答周波数よりも高くすること
ができなかった。あるいは、この問題を回避するために
コンパレータをより高速化すると、消費電流が増えると
いう問題があった。
【０００４】また、リング発振器を構成する各差動増幅
器の負荷条件を等しくして各差動増幅器の発振動作の均
等化を図ることが重要であるが、差動増幅器の両出力を
アナログコンパレータに入力しているので、上述のよう
に、前記均等化を図るために他の全差動増幅器の両出力
端子に負荷容量としてのダミートランジスタを接続する
必要があった。このように全差動増幅器出力に容量負荷
を接続すると、これによってリング発振器の最高発振周
波数が低く抑えられてしまうため、電圧制御型発振回路
の高周波化阻む原因の一つとなっていた。
器の負荷条件を等しくして各差動増幅器の発振動作の均
等化を図ることが重要であるが、差動増幅器の両出力を
アナログコンパレータに入力しているので、上述のよう
に、前記均等化を図るために他の全差動増幅器の両出力
端子に負荷容量としてのダミートランジスタを接続する
必要があった。このように全差動増幅器出力に容量負荷
を接続すると、これによってリング発振器の最高発振周
波数が低く抑えられてしまうため、電圧制御型発振回路
の高周波化阻む原因の一つとなっていた。
【０００５】従来の電圧制御型発振回路を用いた位相同
期回路においては、前述の理由によって高周波化が容易
でなかった。また、電圧制御型発振回路が前述のような
不連続の入出力特性を持つとそこで正帰還となって位相
同期ループが断ち切られてしまう。これを避けるために
電圧制限回路をフィルタ回路と電圧制御型発振回路の間
に挿入して回路をより複雑化することを余儀なくされた
り、あるいはアナログコンパレータをリング発振器の最
高周波数に応答できるように高速化して消費電流を増加
させていた。これは、位相同期回路の定常状態において
コンパレータに要求される応答速度をはるかに越える応
答特性となるため、定常状態における無駄な消費電流を
増やすことになる。
期回路においては、前述の理由によって高周波化が容易
でなかった。また、電圧制御型発振回路が前述のような
不連続の入出力特性を持つとそこで正帰還となって位相
同期ループが断ち切られてしまう。これを避けるために
電圧制限回路をフィルタ回路と電圧制御型発振回路の間
に挿入して回路をより複雑化することを余儀なくされた
り、あるいはアナログコンパレータをリング発振器の最
高周波数に応答できるように高速化して消費電流を増加
させていた。これは、位相同期回路の定常状態において
コンパレータに要求される応答速度をはるかに越える応
答特性となるため、定常状態における無駄な消費電流を
増やすことになる。
【０００６】
【課題を解決するための手段】本発明の電圧制御型発振
回路は、複数の差動増幅器の差動入力および差動出力
を、互いに前後する該差動増幅器の動作極性が反対とな
るようにリング状に直列接続し、かつ各差動増幅器の動
作電流制御端子を互いに接続して発振周波数制御入力端
子としてなるリング発振器と、前記差動増幅器出力のい
ずれか一方の出力を第一の入力信号とし、しきい値制御
入力を第二の入力とする可変しきい値論理回路とを具備
し、該可変しきい値論理回路は前記しきい値制御入力と
して入力されるしきい値に基づいて前記第一の入力信号
を矩形波に整形して出力し、前記可変しきい値論理回路
の出力を発振出力としてなることを特徴とする。
回路は、複数の差動増幅器の差動入力および差動出力
を、互いに前後する該差動増幅器の動作極性が反対とな
るようにリング状に直列接続し、かつ各差動増幅器の動
作電流制御端子を互いに接続して発振周波数制御入力端
子としてなるリング発振器と、前記差動増幅器出力のい
ずれか一方の出力を第一の入力信号とし、しきい値制御
入力を第二の入力とする可変しきい値論理回路とを具備
し、該可変しきい値論理回路は前記しきい値制御入力と
して入力されるしきい値に基づいて前記第一の入力信号
を矩形波に整形して出力し、前記可変しきい値論理回路
の出力を発振出力としてなることを特徴とする。
【０００７】また、本発明の電圧制御型発振回路は、請
求項１記載の電圧制御型発振回路であって、該可変しき
い値論理回のしきい値制御入力に該発振周波数制御入力
端子電圧に比例した電圧を入力したことを特徴とする。
求項１記載の電圧制御型発振回路であって、該可変しき
い値論理回のしきい値制御入力に該発振周波数制御入力
端子電圧に比例した電圧を入力したことを特徴とする。
【０００８】また、本発明の電圧制御型発振回路は、請
求項２記載の電圧制御型発振回路であって、該可変しき
い値論理回路のしきい値制御入力が、該可変しきい値論
理回路の信号入力から出力への応答速度としきい値を共
に制御したことを特徴とする。
求項２記載の電圧制御型発振回路であって、該可変しき
い値論理回路のしきい値制御入力が、該可変しきい値論
理回路の信号入力から出力への応答速度としきい値を共
に制御したことを特徴とする。
【０００９】また、本発明の電圧制御型発振回路は、請
求項３記載の電圧制御型発振回路であって、該可変しき
い値論理回路は信号入力を電流制御入力とする第一のト
ランジスタと、しきい値制御入力を電流制御入力とする
第二のトランジスタを具備し、前記第二のトランジスタ
を前記第一のトランジスタの能動負荷として直列に接続
し、前記接続点を該可変しきい値論理回路の出力とした
ことを特徴とする。
求項３記載の電圧制御型発振回路であって、該可変しき
い値論理回路は信号入力を電流制御入力とする第一のト
ランジスタと、しきい値制御入力を電流制御入力とする
第二のトランジスタを具備し、前記第二のトランジスタ
を前記第一のトランジスタの能動負荷として直列に接続
し、前記接続点を該可変しきい値論理回路の出力とした
ことを特徴とする。
【００１０】また、本発明の位相同期回路は、少なくと
も位相比較器とフィルタ回路と、請求項１または請求項
２または請求項３または請求項４記載のいずれかの請求
項に記載した電圧制御型発振回路とを具備することを特
徴とする。
も位相比較器とフィルタ回路と、請求項１または請求項
２または請求項３または請求項４記載のいずれかの請求
項に記載した電圧制御型発振回路とを具備することを特
徴とする。
【００１１】また、本発明の位相同期回路は、請求項５
記載の位相同期回路であって、入力電圧に比例した電圧
を出力する電圧変換回路を具備し、該電圧変換回路の入
力には該フィルタ回路出力の低周波成分が入力され、該
電圧変換回路の出力を該電圧制御型発振回路のしきい値
制御入力に接続したことを特徴とする。
記載の位相同期回路であって、入力電圧に比例した電圧
を出力する電圧変換回路を具備し、該電圧変換回路の入
力には該フィルタ回路出力の低周波成分が入力され、該
電圧変換回路の出力を該電圧制御型発振回路のしきい値
制御入力に接続したことを特徴とする。
【００１２】
【発明の実施の形態】図１に３個の差動増幅器を用いた
場合の本発明の電圧制御型発振回路の実施例を示す。１
Ａ、１Ｂ，１Ｃは差動増幅器でありＣＭＯＳトランジス
タで構成した場合の例を図２に示す。２および３は差動
入力端子ＸＩＮ，ＩＮであり、４および５は差動出力端
子ＸＯＵＴ，ＯＵＴである。６は電流制御入力端子ＶＣ
であり、この端子に入力する電圧によって該差動増幅器
の動作電流を制御する。この差動増幅器の動作は周知で
あるので説明を省略する。
場合の本発明の電圧制御型発振回路の実施例を示す。１
Ａ、１Ｂ，１Ｃは差動増幅器でありＣＭＯＳトランジス
タで構成した場合の例を図２に示す。２および３は差動
入力端子ＸＩＮ，ＩＮであり、４および５は差動出力端
子ＸＯＵＴ，ＯＵＴである。６は電流制御入力端子ＶＣ
であり、この端子に入力する電圧によって該差動増幅器
の動作電流を制御する。この差動増幅器の動作は周知で
あるので説明を省略する。
【００１３】図１の電圧制御型発振回路は互いに前後す
る差動増幅器の差動電圧入力端子と差動出力端子が互い
の動作極性が反対となるように直列かつリング状に接続
し、該差動増幅器がリング発振器を構成するように接続
されている。また、３個の差動増幅器１Ａ，１Ｂ，１Ｃ
の電流制御入力端子ＶＣは互いに接続されて電圧制御型
発振回路の発振周波数制御入力端子１１となっている。
１３は可変しきい値論理回路でありその信号入力端子１
２は差動増幅器出力の一方に接続されている。１４はし
きい値制御入力端子である。１５は本電圧制御型発振回
路の出力端子である。
る差動増幅器の差動電圧入力端子と差動出力端子が互い
の動作極性が反対となるように直列かつリング状に接続
し、該差動増幅器がリング発振器を構成するように接続
されている。また、３個の差動増幅器１Ａ，１Ｂ，１Ｃ
の電流制御入力端子ＶＣは互いに接続されて電圧制御型
発振回路の発振周波数制御入力端子１１となっている。
１３は可変しきい値論理回路でありその信号入力端子１
２は差動増幅器出力の一方に接続されている。１４はし
きい値制御入力端子である。１５は本電圧制御型発振回
路の出力端子である。
【００１４】可変しきい値論理回路１３の信号入力端子
１２におけるしきい値（回路としてのしきい値）は１４
のしきい値制御入力ＶＴの電圧で決定される。しきい値
制御入力はＮＭＯＳトランジスタ１６のゲート端子であ
るから、しきい値制御入力端子１４の入力電圧を高くす
るとＮＭＯＳトランジスタ１６の導通抵抗は小さくな
る。ＮＭＯＳトランジスタ１６は上のＰＭＯＳトランジ
スタ１７の負荷抵抗として構成されているので、その結
果可変しきい値論理回路１３の入力端子１２におけるし
きい値は下がる。これと同時に可変しきい値論理回路の
信号入力１２から出力１５への応答速度が上がる。また
これとは逆に、しきい値制御入力端子１４の入力電圧を
下げるとＮＭＯＳトランジスタ１６の導通抵抗が大きく
なるので、その結果１２におけるしきい値が上がると同
時に応答速度は下がる。
１２におけるしきい値（回路としてのしきい値）は１４
のしきい値制御入力ＶＴの電圧で決定される。しきい値
制御入力はＮＭＯＳトランジスタ１６のゲート端子であ
るから、しきい値制御入力端子１４の入力電圧を高くす
るとＮＭＯＳトランジスタ１６の導通抵抗は小さくな
る。ＮＭＯＳトランジスタ１６は上のＰＭＯＳトランジ
スタ１７の負荷抵抗として構成されているので、その結
果可変しきい値論理回路１３の入力端子１２におけるし
きい値は下がる。これと同時に可変しきい値論理回路の
信号入力１２から出力１５への応答速度が上がる。また
これとは逆に、しきい値制御入力端子１４の入力電圧を
下げるとＮＭＯＳトランジスタ１６の導通抵抗が大きく
なるので、その結果１２におけるしきい値が上がると同
時に応答速度は下がる。
【００１５】本実施例の電圧制御型発振回路においては
発振周波数制御入力端子１１の入力電圧を高くすると発
振周波数が上がる。この時可変しきい値論理回路１３の
信号入力端子１２へ出力される差動増幅器の出力ＸＯＵ
Ｔの出力電圧の直流分即ち直流オフセット電圧の値は下
がり、発振周波数制御入力端子１１の入力電圧を低くす
ると発振周波数が下がって１２の直流オフセット電圧は
上がる。
発振周波数制御入力端子１１の入力電圧を高くすると発
振周波数が上がる。この時可変しきい値論理回路１３の
信号入力端子１２へ出力される差動増幅器の出力ＸＯＵ
Ｔの出力電圧の直流分即ち直流オフセット電圧の値は下
がり、発振周波数制御入力端子１１の入力電圧を低くす
ると発振周波数が下がって１２の直流オフセット電圧は
上がる。
【００１６】従って、発振周波数制御入力端子１１の入
力電圧に比例してしきい値制御入力端子１４の電圧ＶＴ
を適切に制御することによって、差動増幅器で構成され
たリング発振器の全発振周波数範囲に渡って容易に出力
端子１５から出力を得ることができる。なお、従来の電
圧制御型発振器のようにアナログコンパレータを用いた
場合と比較して、可変しきい値論理回路１３は本実施例
に示されるように単純な回路で実現できるため高速動作
が容易となる。従来のようにアナログコンパレータを接
続した場合は、リング発振器を構成している各差動増幅
器の動作条件を等しくするためにアナログコンパレータ
を接続していない差動増幅器の全出力端子にダミーの負
荷を接続しなければならないが、本発明の電圧制御型発
振回路においては差動増幅器出力の一方のみに可変しき
い値論理回路を接続するため、ダミー負荷も図１の１８
と１９のダミートランジスタのように差動増幅器の対応
する出力端子のみにダミー負荷を接続するだけでよい。
なお、ダミートランジスタ１８、１９はＰＭＯＳトラン
ジスタ１７と同一の物理寸法として全差動増幅器の負荷
条件を等しくするものである。
力電圧に比例してしきい値制御入力端子１４の電圧ＶＴ
を適切に制御することによって、差動増幅器で構成され
たリング発振器の全発振周波数範囲に渡って容易に出力
端子１５から出力を得ることができる。なお、従来の電
圧制御型発振器のようにアナログコンパレータを用いた
場合と比較して、可変しきい値論理回路１３は本実施例
に示されるように単純な回路で実現できるため高速動作
が容易となる。従来のようにアナログコンパレータを接
続した場合は、リング発振器を構成している各差動増幅
器の動作条件を等しくするためにアナログコンパレータ
を接続していない差動増幅器の全出力端子にダミーの負
荷を接続しなければならないが、本発明の電圧制御型発
振回路においては差動増幅器出力の一方のみに可変しき
い値論理回路を接続するため、ダミー負荷も図１の１８
と１９のダミートランジスタのように差動増幅器の対応
する出力端子のみにダミー負荷を接続するだけでよい。
なお、ダミートランジスタ１８、１９はＰＭＯＳトラン
ジスタ１７と同一の物理寸法として全差動増幅器の負荷
条件を等しくするものである。
【００１７】以上より、従来の電圧制御型発振回路のよ
うにアナログコンパレータを用いた場合と比較して差動
増幅器の負荷が軽減されるため、より高周波発振が可能
となる。さらに、可変しきい値論理回路１３のしきい値
制御入力端子１４の入力電圧を１１の発振周波数制御入
力に比例させることにより、１３の可変しきい値論理回
路の応答速度がリング発振器の発振周波数に比例して変
化するため、可変しきい値論理回路１３の消費電流もそ
の応答速度に比例して変化する。よって、リング発振器
の最高発振周波数に応答する速度に固定されることがな
いので無駄な消費電流を抑えることができる。
うにアナログコンパレータを用いた場合と比較して差動
増幅器の負荷が軽減されるため、より高周波発振が可能
となる。さらに、可変しきい値論理回路１３のしきい値
制御入力端子１４の入力電圧を１１の発振周波数制御入
力に比例させることにより、１３の可変しきい値論理回
路の応答速度がリング発振器の発振周波数に比例して変
化するため、可変しきい値論理回路１３の消費電流もそ
の応答速度に比例して変化する。よって、リング発振器
の最高発振周波数に応答する速度に固定されることがな
いので無駄な消費電流を抑えることができる。
【００１８】図３に本発明の第二の実施例である位相同
期回路を示す。２１の位相比較器と２２のチャージポン
プ回路と２３のフィルタ回路と２４の電圧制御型発振回
路で位相同期回路を構成しており、２０は当該位相同期
回路の信号入力端子である。なお、２２のチャージポン
プ回路は回路の簡略化のために省略されることがある。
期回路を示す。２１の位相比較器と２２のチャージポン
プ回路と２３のフィルタ回路と２４の電圧制御型発振回
路で位相同期回路を構成しており、２０は当該位相同期
回路の信号入力端子である。なお、２２のチャージポン
プ回路は回路の簡略化のために省略されることがある。
【００１９】ここで、２４の電圧制御型発振回路は本発
明の第一の実施例である前記電圧制御型発振回路でり、
２５はその入力端子２６の電圧を入力としてこれに比例
した電圧を出力する電圧変換回路である。２５の電圧変
換回路の構成例を図４に示す。仮にここで２７と２８の
ＰＭＯＳトランジスタの電流駆動能力を等しいとする
と、２９と３０のＮＭＯＳトランジシタの電流駆動能力
比を任意に設定することによって電圧変換係数を任意に
設定することが可能である。
明の第一の実施例である前記電圧制御型発振回路でり、
２５はその入力端子２６の電圧を入力としてこれに比例
した電圧を出力する電圧変換回路である。２５の電圧変
換回路の構成例を図４に示す。仮にここで２７と２８の
ＰＭＯＳトランジスタの電流駆動能力を等しいとする
と、２９と３０のＮＭＯＳトランジシタの電流駆動能力
比を任意に設定することによって電圧変換係数を任意に
設定することが可能である。
【００２０】２５の電圧変換回路の入力端子２６は２３
のフィルタ回路の抵抗３１とコンデンサ３２の接続点に
接続されている。この接続点は２３のフィルタ回路がロ
ーパスフィルタとして動作する出力であるため、２５の
電圧変換回路の入力へは２３のフィルタ回路出力の低周
波成分のみが入力される。２５の電圧変換回路の出力は
２４の電圧制御型発振回路のしきい値制御入力端子１４
に接続されているので、２３のフィルタ回路出力の低周
波成分で１４のしきい値制御入力が制御される。
のフィルタ回路の抵抗３１とコンデンサ３２の接続点に
接続されている。この接続点は２３のフィルタ回路がロ
ーパスフィルタとして動作する出力であるため、２５の
電圧変換回路の入力へは２３のフィルタ回路出力の低周
波成分のみが入力される。２５の電圧変換回路の出力は
２４の電圧制御型発振回路のしきい値制御入力端子１４
に接続されているので、２３のフィルタ回路出力の低周
波成分で１４のしきい値制御入力が制御される。
【００２１】位相比較器２１は、信号入力２０と電圧制
御型発振回路２４の出力信号１５を入力として両信号の
位相を比較し、信号入力２０よりも前記出力信号１５の
位相が遅れている場合はアップ信号をＵＰ端子から出力
し、進んでいる場合はダウン信号をＤＯＷＮ端子から出
力する。アップ信号を受けた次段のチャージポンプ回路
２２はその出力に電流を吐き出し、ダウン信号を受けた
場合はその出力から電流を吸い込むように動作する。よ
って、位相比較器からのアップ信号によってフィルタ回
路２３のコンデンサ３２は充電され、ダウン信号によっ
て放電される。
御型発振回路２４の出力信号１５を入力として両信号の
位相を比較し、信号入力２０よりも前記出力信号１５の
位相が遅れている場合はアップ信号をＵＰ端子から出力
し、進んでいる場合はダウン信号をＤＯＷＮ端子から出
力する。アップ信号を受けた次段のチャージポンプ回路
２２はその出力に電流を吐き出し、ダウン信号を受けた
場合はその出力から電流を吸い込むように動作する。よ
って、位相比較器からのアップ信号によってフィルタ回
路２３のコンデンサ３２は充電され、ダウン信号によっ
て放電される。
【００２２】いま、位相比較器２１からアップ信号が出
力されてその結果２３のフィルタ出力が上昇すると前記
フィルタ出力は２４の電圧制御型発振回路の周波数制御
入力端子１１に接続されているので該電圧制御型発振回
路の発振周波数は上昇し、１４のしきい値制御入力端子
電圧もこれに比例して上昇する。また、位相比較器２１
からダウン信号が出力された時は該電圧制御型発振回路
の発振周波数は下降し、１４のしきい値制御入力端子電
圧もこれに比例して下降する。ここで２５の電圧変換回
路の変換係数を適切に設定すれば、位相同期回路中のフ
ィルタ回路出力の低周波成分によって電圧制御型発振回
路のしきい値制御入力電圧が自動調整されるので、発振
周波数の高低に対応して該電圧制御型発振回路内部の可
変しきい値論理回路にとって最適なしきい値と応答速度
を容易に得ることができる。また、発振周波数に対応し
た適切な消費電流特性も同時に得ることができるので、
無駄な消費電流を抑えることができる。
力されてその結果２３のフィルタ出力が上昇すると前記
フィルタ出力は２４の電圧制御型発振回路の周波数制御
入力端子１１に接続されているので該電圧制御型発振回
路の発振周波数は上昇し、１４のしきい値制御入力端子
電圧もこれに比例して上昇する。また、位相比較器２１
からダウン信号が出力された時は該電圧制御型発振回路
の発振周波数は下降し、１４のしきい値制御入力端子電
圧もこれに比例して下降する。ここで２５の電圧変換回
路の変換係数を適切に設定すれば、位相同期回路中のフ
ィルタ回路出力の低周波成分によって電圧制御型発振回
路のしきい値制御入力電圧が自動調整されるので、発振
周波数の高低に対応して該電圧制御型発振回路内部の可
変しきい値論理回路にとって最適なしきい値と応答速度
を容易に得ることができる。また、発振周波数に対応し
た適切な消費電流特性も同時に得ることができるので、
無駄な消費電流を抑えることができる。
【００２３】なお、２５の電圧変換回路にフィルタ回路
出力の低周波成分を入力するのは、１４のしきい値制御
入力に不要な高周波成分が乗ると電圧制御型発振回路の
出力信号１５に余分な位相ジッタが現れるので、これを
回避するためである。
出力の低周波成分を入力するのは、１４のしきい値制御
入力に不要な高周波成分が乗ると電圧制御型発振回路の
出力信号１５に余分な位相ジッタが現れるので、これを
回避するためである。
【００２４】
【発明の効果】以上述べたように本発明の電圧制御型発
振回路によれば、従来技術と比較して高周波化すると同
時に低消費電力化することが容易に実現できる。
振回路によれば、従来技術と比較して高周波化すると同
時に低消費電力化することが容易に実現できる。
【００２５】また、該電圧制御型発振回路を用いた本発
明の位相同期回路によれば、高周波化と共に最適化され
た消費電流特性を同時に無調整で実現することができ
る。
明の位相同期回路によれば、高周波化と共に最適化され
た消費電流特性を同時に無調整で実現することができ
る。
【図１】本発明の電圧制御型発振回路の実施例を示す
図。
図。
【図２】差動増幅器の構成例を示す図。
【図３】本発明の位相同期回路の実施例を示す図。
【図４】電圧変換回路の構成例を示す図。
【図５】従来の電圧制御型発振回路例を示す図。
【図６】従来の位相同期回路例を示す図。
１ 差動増幅器 ２，３ 差動入力端子 ４，５ 差動出力端子 １１ 周波数制御入力端子 １２ １３の信号入力端子 １３ 可変しきい値論理回路 １４ しきい値制御入力端子 １５ 電圧制御型発振回路の出力端子 １６，２９，３０ ＮＭＯＳトランジスタ １７，２７，２８ ＰＭＯＳトランジスタ １８，１９ ダミートランジスタ ２０ 位相同期回路の信号入力端子 ２１ 位相比較器 ２２ チャージポンプ回路 ２３ フィルタ回路 ２４ 電圧制御型発振回路 ２５ 電圧変換回路 ２６ ２５の入力端子
Claims (6)
- 【請求項１】複数の差動増幅器の差動入力および差動出
力を、互いに前後する該差動増幅器の動作極性が反対と
なるようにリング状に直列接続し、かつ各差動増幅器の
動作電流制御端子を互いに接続して発振周波数制御入力
端子としてなるリング発振器と、前記差動増幅器出力の
いずれか一方の出力を第一の入力信号とし、しきい値制
御入力を第二の入力とする可変しきい値論理回路とを具
備し、該可変しきい値論理回路は前記しきい値制御入力
として入力されるしきい値に基づいて前記第一の入力信
号を矩形波に整形して出力し、前記可変しきい値論理回
路の出力を発振出力としてなることを特徴とする電圧制
御型発振回路。 - 【請求項２】請求項１記載の電圧制御型発振回路であっ
て、該可変しきい値論理回のしきい値制御入力に該発振
周波数制御入力端子電圧に比例した電圧を入力したこと
を特徴とする電圧制御型発振回路。 - 【請求項３】請求項２記載の電圧制御型発振回路であっ
て、該可変しきい値論理回路のしきい値制御入力が、該
可変しきい値論理回路の信号入力から出力への応答速度
としきい値を共に制御したことを特徴とする電圧制御型
発振回路。 - 【請求項４】請求項３記載の電圧制御型発振回路であっ
て、該可変しきい値論理回路は信号入力を電流制御入力
とする第一のトランジスタと、しきい値制御入力を電流
制御入力とする第二のトランジスタを具備し、前記第二
のトランジスタを前記第一のトランジスタの能動負荷と
して直列に接続し、前記接続点を該可変しきい値論理回
路の出力としたことを特徴とする電圧制御型発振回路。 - 【請求項５】少なくとも位相比較器とフィルタ回路と、
請求項１または請求項２または請求項３または請求項４
記載のいずれかの請求項に記載した電圧制御型発振回路
とを具備することを特徴とする位相同期回路。 - 【請求項６】請求項５記載の位相同期回路であって、入
力電圧に比例した電圧を出力する電圧変換回路を具備
し、該電圧変換回路の入力には該フィルタ回路出力の低
周波成分が入力され、該電圧変換回路の出力を該電圧制
御型発振回路のしきい値制御入力に接続したことを特徴
とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12270197A JP3633202B2 (ja) | 1997-05-13 | 1997-05-13 | 電圧制御型発振回路および位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12270197A JP3633202B2 (ja) | 1997-05-13 | 1997-05-13 | 電圧制御型発振回路および位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313234A true JPH10313234A (ja) | 1998-11-24 |
| JP3633202B2 JP3633202B2 (ja) | 2005-03-30 |
Family
ID=14842481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12270197A Expired - Fee Related JP3633202B2 (ja) | 1997-05-13 | 1997-05-13 | 電圧制御型発振回路および位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3633202B2 (ja) |
-
1997
- 1997-05-13 JP JP12270197A patent/JP3633202B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3633202B2 (ja) | 2005-03-30 |
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