JP2000156629A - 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路 - Google Patents

Abstract

(57)【要約】 【課題】 発振回路の位相状態の分解能を、これを構成
する遅延素子の遅延で決まる限界以上に高くする。 【解決手段】位相結合回路１３ａ〜１３ｆは、対応する
２個の遅延素子の出力信号の位相関係を安定させる。例
えばリング発振器１２の遅延素子１２ａの出力は、位相
結合回路１３ａ，１３ｂによって、リング発振器１１の
遅延素子１１ａ，１１ｂの出力との位相関係がともに安
定するように制御される。このため第１および第２のリ
ング発振器１１，１２は、その位相状態が各遅延素子の
遅延時間の１／２だけ時間的にずれた状態で発振を維持
する。この結果、発振中における位相状態の時間刻みは
各遅延素子の遅延時間のほぼ１／２になり、発振回路の
位相状態の分解能を遅延素子の遅延時間で決まる限界の
ほぼ２倍まで高めることが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相同期回路やＤ
ＬＬ（ディレイロックループ）回路に用いられる発振回
路や遅延回路の性能向上に関する。

【０００２】

【従来の技術】近年、通信機器や通信インターフェース
の高速化に伴い、位相同期回路やＤＬＬ回路の性能向上
が必須の課題になっている。このため、位相同期回路や
ＤＬＬ回路に用いられる発振回路や遅延回路について
も、より一層の性能向上が望まれている。

【０００３】図１７は従来の発振回路としてのリング発
振器の構成を示す図である。図１７では、３個の遅延回
路１００ａ〜１００ｃをリング状に接続してリング発振
器１００を構成している。この場合、各遅延素子１００
ａ〜１００ｃをそれぞれ単純なＣＭＯＳインバータによ
って構成したとすると、リング発振器１００の発振中に
おいて位相状態が切り替わる時間刻みは、ＣＭＯＳイン
バータの遅延時間によって決定される。

【０００４】

【発明が解決しようとする課題】高速のインターフェー
ス回路では、より細かなタイミング調整が必要になる。
そしてより細かなタイミング調整の実現のためには、イ
ンターフェース回路に用いられる発振回路の，発振中に
おいて位相状態が切り替わる時間刻みを、より細かく設
定する必要がある。言い換えると、発振回路の位相状態
の分解能をより高める必要がある。このため、図１７に
示すような従来の発振回路では、発振回路を構成する遅
延素子そのものの遅延時間を小さくすることによって、
位相状態の分解能を高めていた。

【０００５】ところが、遅延素子の遅延時間の短縮化に
は自ずと限界がある。図１８（ａ）に示すように、遅延
素子の遅延時間には遅延素子の負荷容量および入力容量
を充電するための容量充電時間と、遅延素子を構成する
トランジスタを信号が通過するための内部通過時間とが
含まれる。このうち容量充電時間は、負荷容量の充電時
間については遅延素子の駆動電力を高めることによって
小さくすることができる。一方、内部通過時間はトラン
ジスタ内部を電子または正孔が通過するために要する時
間で決定されるので、遅延素子の駆動電力をいかに高め
てもある値よりは小さくはできない。したがって、図１
８（ｂ）に示すように、駆動電力をいかに高めても、遅
延素子の遅延時間の短縮化には自ずと限界がある。

【０００６】すなわち、遅延素子の遅延時間は遅延素子
の構造自体によってその下限値が決まってしまうので、
発振回路の位相状態の分解能をこの下限値による限界以
上に高めることはできない。また、遅延素子の遅延時間
を限界近くまで短縮するためにはその駆動電力を高める
必要があるが、これは回路の消費電力の面で好ましくな
い。

【０００７】前記の問題に鑑み、本発明は、発振回路と
して、位相状態の分解能を、これを構成する遅延素子の
遅延時間で決まる限界以上に高めることを可能にするこ
とを課題とする。

【０００８】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、発振回路と
して、ｎ（ｎは２以上の整数）個の遅延素子がリング状
に接続されてなる第１および第２のリング発振器と、前
記第２のリング発振器の第ｉ（ｉは整数：１≦ｉ≦ｎ）
段の遅延素子の出力と前記第１のリング発振器の第ｉ段
の遅延素子の出力との間、および前記第２のリング発振
器の第ｉ段の遅延素子の出力と前記第１のリング発振器
の第（ｉ＋１）（ただしｉ＝ｎのときは１）段の遅延素
子の出力との間にそれぞれ設けられ、対応する２個の遅
延素子の出力信号の位相関係を安定させる複数の位相結
合回路とを備えたものである。

【０００９】請求項１の発明によると、第２のリング発
振器の第ｉ段の遅延素子の出力信号は、位相結合回路に
よって、第１のリング発振器の第ｉ段の遅延素子の出力
信号との間の位相関係が安定し、かつ第１のリング発振
器の第（ｉ＋１）段の遅延素子の出力信号との間の位相
関係が安定するように、制御される。このため、各位相
結合回路の位相結合強度がほぼ均一であるとすると、第
２のリング発振器の第ｉ段の遅延素子の出力信号は、第
１のリング発振器の第ｉ段および第（ｉ＋１）段の遅延
素子の出力信号の中間の位相を有する。これにより、第
１および第２のリング発振器は、その位相状態が、第１
および第２のリング発振器を構成する遅延素子の遅延時
間の１／２だけ時間的にずれた状態で、発振を維持す
る。この結果、発振中における位相状態の時間刻みは遅
延素子の遅延時間のほぼ１／２にまで細かくなる。した
がって、発振回路の位相状態の分解能を、第１および第
２のリング発振器を構成する遅延素子の遅延時間で決ま
る限界のほぼ２倍まで高めることが可能になる。

【００１０】そして、請求項２の発明では、前記請求項
１の発振回路における位相結合回路は、それぞれ、第１
および第２の端子と、ソースが電源に接続された一の導
電型の第１および第２のトランジスタとを備え、前記第
１の端子に対して前記第１のトランジスタのドレインお
よび前記第２のトランジスタのゲートが接続され、か
つ、前記第２の端子に対して前記第１のトランジスタの
ゲートおよび前記第２のトランジスタのドレインが接続
されてなり、前記第１の端子は当該位相結合回路に対応
する２個の遅延素子の出力の一方に接続されており、か
つ、前記第２の端子は他方の遅延素子に接続されている
ものとする。

【００１１】また、請求項３の発明では、前記請求項１
の発振回路は、前記第１のリング発振器の一の遅延素子
の出力と、前記第２のリング発振器の，この一の遅延素
子の出力信号と位相が直交する信号が出力される遅延素
子の出力とを入力とする排他的論理和回路を備えたもの
とする。

【００１２】さらに、請求項４の発明では、前記請求項
３の発振回路において、前記ｎは３であり、前記排他的
論理和回路は、前記第１のリング発振器の第ｉ段の遅延
素子の出力と、前記第２のリング発振器の第（ｉ＋１）
（ただしｉ＝ｎのときは１）段の遅延素子の出力とを入
力とするものとする。

【００１３】また、請求項５の発明では、前記請求項１
の発振回路における位相結合回路は、その位相結合強度
が可変に構成されているものとする。

【００１４】そして、請求項６の発明では、前記請求項
５の発振回路における位相結合回路は、それぞれ、第１
および第２の端子と、制御端子と、前記制御端子から電
流量を制御可能に構成された電流源と、ソースが前記電
流源に接続された一の導電型の第１および第２のトラン
ジスタとを備え、前記第１の端子に対して前記第１のト
ランジスタのドレインおよび前記第２のトランジスタの
ゲートが接続され、かつ、前記第２の端子とに対して前
記第１のトランジスタのゲートおよび前記第２のトラン
ジスタのドレインが接続されてなり、前記第１の端子は
当該位相結合回路に対応する２個の遅延素子の出力の一
方に接続されており、かつ、前記第２の端子は他方の遅
延素子に接続されているものとする。

【００１５】また、請求項７の発明では、前記請求項５
の発振回路における位相結合回路は、それぞれ、第１お
よび第２の端子と、制御端子と、ソースが電源に接続さ
れた一の導電型の第１および第２のトランジスタと、前
記制御端子にゲートが接続され、かつ、ソースが前記第
１のトランジスタのドレインに接続された一の導電型の
第３のトランジスタと、前記制御端子にゲートが接続さ
れ、かつ、ソースが前記第２のトランジスタのドレイン
に接続された一の導電型の第４のトランジスタとを備
え、前記第１の端子に対して前記第３のトランジスタの
ドレインおよび前記第２のトランジスタのゲートが接続
され、かつ、前記第２の端子に対して前記第１のトラン
ジスタのゲートおよび前記第４のトランジスタのドレイ
ンが接続されてなり、前記第１の端子は当該位相結合回
路に対応する２個の遅延素子の出力の一方に接続されて
おり、かつ、前記第２の端子は他方の遅延素子に接続さ
れているものとする。

【００１６】また、請求項８の発明では、前記請求項５
の発振回路は、第１および第２の位相制御端子、並びに
周波数制御端子を備え、前記第２のリング発振器の第ｉ
段の遅延素子の出力と前記第１のリング発振器の第ｉ段
の遅延素子の出力との間に設けられた位相結合回路から
なる第１の位相結合回路群は、その位相結合強度が前記
第１の位相制御端子から制御可能に構成されており、前
記第２のリング発振器の第ｉ段の遅延素子の出力と前記
第１のリング発振器の第（ｉ＋１）段の遅延素子の出力
との間に設けられた位相結合回路からなる第２の位相結
合回路群は、その位相結合強度が前記第２の位相制御端
子から制御可能に構成されており、かつ、各遅延素子
は、その遅延時間が前記周波数制御端子から制御可能に
構成されているものとする。

【００１７】また、請求項９の発明は、位相比較器と、
この位相比較器の出力に応じて発振状態を変化させる発
振回路とを有する位相同期回路として、前記発振回路
は、前記請求項８の発振回路であって、前記第１または
第２のリング発振器の一の遅延素子の出力をその出力と
するものであり、前記周波数制御端子からその発振周波
数が制御され、かつ、前記第１および第２の位相制御端
子からその出力位相が制御されるものである。

【００１８】また請求項１０の発明が講じた解決手段
は、発振回路として、（ｎは２以上の整数）個の遅延素
子がリング状に接続されてなるｍ（ｍは２以上の整数）
個のリング発振器と、前記第ｋ（ｋは整数：１≦ｋ≦
（ｍ−１））のリング発振器における第ｉ（ｉは整数：
１≦ｉ≦ｎ）段の遅延素子の出力と第（ｋ＋１）のリン
グ発振器の第ｉの遅延素子の出力との間、および前記第
ｍのリング発振器の第ｉの遅延素子の出力と前記第１の
リング発振器の第（ｉ＋１）（ただしｉ＝ｎのときは
１）段の遅延素子の出力との間にそれぞれ設けられ、対
応する２個の遅延素子の出力信号の位相関係を安定させ
る複数の位相結合回路とを備えたものである。

【００１９】請求項１０の発明によると、第ｋのリング
発振器の第ｉ段の遅延素子の出力信号は、位相結合回路
によって、第（ｋ＋１）のリング発振器の第ｉ段の遅延
素子の出力信号との間の位相関係が安定し、かつ第（ｋ
−１）のリング発振器の第ｉ段の遅延素子の出力信号と
の間の位相関係が安定するように、制御される。このた
め、各位相結合回路の位相結合強度がほぼ均一であると
すると、第ｋのリング発振器の第ｉ段の遅延素子の出力
信号は、第（ｋ＋１）のリング発振器の第ｉ段および第
（ｋ−１）のリング発振器の第ｉ段の遅延素子の出力信
号の中間の位相を有する。これにより、第ｋのリング発
振器の位相状態は、第（ｋ−１）のリング発振器の位相
状態と、各遅延素子の遅延時間の１／ｍだけ時間的にず
れることになる。この結果、発振中における位相状態の
時間刻みは、遅延素子の遅延時間のほぼ１／ｍにまで細
かくなる。したがって、発振回路の位相状態の分解能を
各遅延素子の遅延時間で決まる限界のほぼｍ倍まで高め
ることが可能になる。

【００２０】また請求項１１の発明が講じた解決手段
は、位相補間回路として、ｎ（ｎは２以上の整数）個の
遅延素子が直列に接続されてなる第１および第２の信号
遅延回路と、前記第２の信号遅延回路の第ｉ（ｉは整
数：１≦ｉ≦（ｎ−１））段の遅延素子の出力と前記第
１の信号遅延回路の第ｉ段の遅延素子の出力との間、前
記第２の信号遅延回路の第ｉ段の遅延素子の出力と前記
第１の信号遅延回路の第（ｉ＋１）段の遅延素子の出力
との間、および前記第２の信号遅延回路の第ｎ段の遅延
素子の出力と前記第１の信号遅延回路の第ｎ段の遅延素
子の出力との間にそれぞれ設けられ、対応する２個の遅
延素子の出力信号の位相関係を安定させる複数の位相結
合回路とを備えたものである。

【００２１】請求項１１の発明は、請求項１の発明を発
振回路以外の回路に適用したものである。すなわち、第
２の信号遅延回路の第ｉ段の遅延素子の出力信号は、位
相結合回路によって、第１の信号遅延回路の第ｉ段の遅
延素子の出力信号との間の位相関係が安定し、かつ第１
の信号遅延回路の第（ｉ＋１）段の遅延素子の出力信号
との間の位相関係が安定するように、制御される。この
ため、各位相結合回路の位相結合強度がほぼ均一である
とすると、第２の信号遅延回路の第ｉ段の遅延素子の出
力信号は、第１の信号遅延回路の第ｉ段および第（ｉ＋
１）段の遅延素子の出力信号の中間の位相を有する。こ
れにより、第２の信号遅延回路の位相状態は、第１の信
号遅延回路の位相状態と、遅延素子の遅延時間のほぼ１
／２だけ時間的にずれることになる。この結果、信号伝
搬中における位相状態の時間刻みは、遅延素子の遅延時
間のほぼ１／２にまで細かくすることができる。

【００２２】また、請求項１２の発明が講じた解決手段
は、位相調整回路として、信号が伝搬する回路に設けら
れた第１，第２，第３の遅延素子と、前記第１の遅延素
子の出力と前記第２の遅延素子の出力との間に設けら
れ、この第１および第２の遅延素子の出力信号の位相関
係を安定させる第１の位相結合回路と、前記第１の遅延
素子の出力と前記第３の遅延素子の出力との間に設けら
れ、この第１および第３の遅延素子の出力信号の位相関
係を安定させる第２の位相結合回路とを備えたものであ
る。

【００２３】請求項１２の発明は、請求項１，１０の発
振回路および請求項１１の位相補間回路の構成の一部を
位相調整回路としてとらえたものである。すなわち、請
求項１２の位相調整回路によると、第１の遅延素子の出
力信号は、第１の位相結合回路によって、第２の遅延素
子の出力信号との位相関係が安定するように制御される
とともに、第２の位相結合回路によって、第３の遅延素
子の出力信号との位相関係が安定するように制御され
る。このため、第１および第２の位相結合回路の位相結
合強度がほぼ均一であるとすると、第１の遅延素子の出
力信号を、第２および第３の遅延素子の出力信号の中間
の位相を有するように制御することができる。また、第
１および第２の位相結合回路の位相結合強度を変えるこ
とによって、第１の遅延素子の出力信号の位相を、第２
および第３の遅延素子の出力信号を基にして任意に調整
することができる。

【００２４】そして、請求項１３の発明では、前記請求
項１２の位相調整回路において、前記第１の遅延素子は
リング発振器を構成しており、前記第２および第３の遅
延素子は他のリング発振器を構成しているものとする。

【００２５】さらに、請求項１４の発明では、前記請求
項１３の位相調整回路における第２および第３の遅延素
子は同一のリング発振器を構成しているものとする。

【００２６】また、請求項１５の発明では、前記請求項
１２の位相調整回路において、前記第１の遅延素子は信
号遅延回路を構成しており、前記第２および第３の遅延
素子は他の信号遅延回路を構成しているものとする。

【００２７】さらに、請求項１６の発明では、前記請求
項１５の位相調整回路における第２および第３の遅延素
子は同一の信号遅延回路を構成しているものとする。

【００２８】また請求項１７の発明が講じた解決手段
は、位相結合回路として、第１および第２の端子と、一
の導電型の第１および第２のトランジスタとを備え、前
記第１の端子に対して前記第１のトランジスタのドレイ
ンおよび前記第２のトランジスタのゲートが接続され、
かつ、前記第２の端子に対して前記第１のトランジスタ
のゲートおよび前記第２のトランジスタのドレインが接
続されてなり、前記第１および第２の端子における信号
の位相関係を安定させるものである。

【００２９】そして、請求項１８の発明では、前記請求
項１７の位相結合回路は、制御端子と、前記制御端子か
ら電流量を制御可能に構成された電流源とを備え、前記
第１および第２のトランジスタのソースは電源の代わり
に前記電流源に接続されているものとする。

【００３０】また、請求項１９の発明では、前記請求項
１７の位相結合回路は、制御端子と、前記制御端子にゲ
ートが接続された一の導電型の第３および第４のトラン
ジスタとを備え、前記第１のトランジスタのドレインは
前記第１の端子の代わりに前記第３のトランジスタのソ
ースに接続され、かつ、前記第３のトランジスタのドレ
インが前記第１の端子と接続され、前記第２のトランジ
スタのドレインは前記第２の端子の代わりに前記第４の
トランジスタのソースに接続され、かつ、前記第４のト
ランジスタのドレインが前記第２の端子と接続されてな
るものとする。

【００３１】

【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係る発振回路の構成を示す回路図で
ある。図１において、第１のリング発振器１１は３個の
遅延素子１１ａ〜１１ｃがリング状に接続されてなり、
第２のリング発振器１２は３個の遅延素子１２ａ〜１２
ｃがリング状に接続されてなる。位相結合回路１３ａ〜
１３ｆは、それぞれ、対応する２個の遅延素子の出力信
号の位相関係を安定させる機能を有し、第１および第２
のリング発振器１１，１２の位相を互いに結合させてい
る。

【００３２】すなわち、第２のリング発振器１２の第１
段の遅延素子１２ａの出力は、第１のリング発振器１１
の第１段の遅延素子１１ａの出力に位相結合回路１３ａ
を介して接続されるとともに、第１のリング発振器１１
の第２段の遅延素子１１ｂの出力に位相結合回路１３ｂ
を介して接続されている。同様に、第２のリング発振器
１２の第２段の遅延素子１２ｂの出力は、第１のリング
発振器１１の第２段の遅延素子１１ｂの出力に位相結合
回路１３ｃを介して接続されるとともに、第１のリング
発振器１１の第３段の遅延素子１１ｃの出力に位相結合
回路１３ｄを介して接続されている。また第２のリング
発振器１２の第３段の遅延素子１２ｃの出力は、第１の
リング発振器１１の第３段の遅延素子１１ｃの出力に位
相結合回路１３ｅを介して接続されるとともに、第１の
リング発振器１１の第１段の遅延素子１１ａの出力に位
相結合回路１３ｆを介して接続されている。

【００３３】図１の発振回路の動作について、説明す
る。

【００３４】図２（ａ）〜（ｆ）はインバータ３段から
なるリング発振器の発振時における位相状態を示す図で
ある。発振器の場合、位相状態としてとり得る状態のう
ちエネルギーが最も低い状態間を遷移しながら、発振が
維持される。図２に示すインバータ３段のリング発振器
の場合、インバータの出力は“Ｈ”と“Ｌ”の２種類で
あるので、２³ 通りの位相状態がある。ところがそのう
ち全インバータ出力が“Ｈ”の状態と全インバータ出力
が“Ｌ”の状態とは、他の６状態に比べてエネルギーが
高い不安定状態であるので、発振時の位相状態にはなり
得ない。したがって、インバータ３段のリング発振器
は、図２に示すように、残りの６種類の位相状態が順次
遷移しながら発振を維持する。このように６種類の位相
状態を持つ場合、一周期３６０度の位相に対して位相分
解能は６０度であるという。

【００３５】ところで図１の発振回路において、位相結
合回路１３ａ，１３ｂの特性すなわち位相結合強度がほ
ぼ同等であるとすると、図３に示すように、第２のリン
グ発振器１２の遅延素子１２ａの出力信号は第１のリン
グ発振器１１の遅延素子１１ａ，１１ｂの出力信号の中
間の位相を有する。同様に第２のリング発振器１２の遅
延素子１２ｂの出力信号は第１のリング発振器１１の遅
延素子１１ｂ，１１ｃの出力信号の中間の位相を有し、
遅延素子１２ｃの出力信号は遅延素子１１ｃ，１１ａの
出力信号の中間の位相を有する。これにより、第１およ
び第２のリング発振器１１，１２は、その位相状態が、
各遅延素子１１ａ〜１１ｃ，１２ａ〜１２ｃの遅延時間
のほぼ１／２だけ時間的にずれた状態で発振を維持す
る。言い換えると、一周期３６０度の位相に対して１２
種類の位相状態を持つことになるので位相分解能は３０
度になる。この結果、発振回路の位相状態の分解能を、
第１および第２のリング発振器１１，１２を構成する遅
延素子１１ａ〜１１ｃ，１２ａ〜１２ｃの遅延時間で決
まる限界のほぼ２倍まで高めることが可能になり、各遅
延素子１１ａ〜１１ｃ，１２ａ〜１２ｃの遅延時間の１
／２の時間が遅延分解能として実現される。

【００３６】このように、遅延素子の出力同士を位相結
合回路を用いて接続することによって、リング発振器の
位相を簡単に補間することができる。例えば、第１のリ
ング発振器１１の遅延素子１１ａ，１１ｂおよび第２の
リング発振器１２の遅延素子１２ａ、並びに位相結合回
路１３ａ，１３ｂによって、本発明に係る位相調整回路
が構成されているといえる。

【００３７】もちろんこの場合、位相結合回路の位相結
合強度を変えて設定することによって、種々の位相状態
を容易につくり出すことができる。例えば位相結合回路
１３ａ，１３ｂの位相結合強度の比を２対１にすると、
第２のリング発振器１２の遅延素子１２ａの出力信号は
第１のリング発振器１１の遅延素子１１ａ，１１ｂの出
力信号の位相を１対２で補間する位相を有することにな
る。すなわち、遅延素子１２ａの出力信号は、遅延素子
１１ａの出力信号から２０度位相遅れで、遅延素子１１
ｂの出力信号から４０度位相進みになる。

【００３８】図４は図１の発振回路における位相結合回
路および遅延素子の構成例を示す図である。同図中、
（ａ）は位相結合回路、（ｂ）は差動回路構成の遅延素
子である。図４（ａ）に示すように、位相結合回路は第
１のトランジスタとしてのＮＭＯＳトランジスタ４１ａ
と第２のトランジスタとしてのＮＭＯＳトランジスタ４
１ｂによって構成された正帰還回路からなる。正帰還回
路では、２つの出力位相は必ず逆相になるように制御さ
れる。したがって、第１および第２の端子４２ａ，４２
ｂにおける信号の位相は互いに逆相になるように結合さ
れる。第１の端子４２ａはこの位相結合回路に対応する
２個の遅延素子の出力の一方に接続され、他方の遅延素
子は第２の端子４２ｂに接続される。

【００３９】また図４（ｂ）に示すような差動回路構成
の遅延素子は、信号を正相でも逆相でも取り出せるので
リング発振器を構成するのに適している。４４ａ，４４
ｂは入力端子、４５ａ，４５ｂは出力端子である。出力
端子４５ａ，４５ｂはＮＭＯＳトランジスタ４３ａ，４
３ｂからなる正帰還回路によって結合されている。この
ため、出力端子４５ａ，４５ｂの出力位相は必ず逆相に
なる。

【００４０】図５は図１の発振回路を図４の位相結合回
路および遅延素子を用いて構成した場合の具体的な構成
例を示す図である。図５において、第１のリング発振器
１１を構成する３個の遅延素子１１ａ，１１ｂ，１１ｃ
および第２のリング発振器１２を構成する３個の遅延素
子１２ａ，１２ｂ，１２ｃはそれぞれ図４（ｂ）の構成
からなる。また位相結合回路１３ａ〜１３ｆはそれぞれ
図４（ａ）の構成からなる。

【００４１】なお図５では、図１の構成要素に加えて、
図４（ａ）の構成からなる位相結合回路１４ａ〜１４ｆ
をさらに設けている。すなわち、各遅延素子１１ａ〜１
１ｃ，１２ａ〜１２ｃの２個の差動出力に対してそれぞ
れ位相結合回路１３ａ〜１３ｆ，１４ａ〜１４ｆを設け
ている。位相結合回路１４ａ〜１４ｆは、第１のリング
発振器１１の端子Ｂ，Ｃ，Ｄおよび第２のリング発振器
１２の端子Ｅ，Ｆ，Ｇに、その接続関係が位相結合回路
１３ａ〜１３ｆによる接続関係と同様になるように設け
られている。ただし、第１および第２のリング発振器１
１，１２の位相関係は、各遅延素子１１ａ〜１１ｃ，１
２ａ〜１２ｃの２個の差動出力のいずれか一方を位相結
合回路によって接続すれば維持されるので、位相結合回
路１４ａ〜１４ｆはあえて設けなくても本実施形態の効
果は得ることができる。

【００４２】本実施形態に係る発振回路の動作は次のよ
うにも説明することができる。図４（ａ）の位相結合回
路は、エネルギーが高い不安定状態すなわち第１および
第２の端子４２ａ，４２ｂの電位がともに“Ｈ”または
ともに“Ｌ”である状態と、エネルギーが低い安定状態
すなわち第１および第２の端子４２ａ，４２ｂの電位の
一方が“Ｈ”であり他方が“Ｌ”である状態との、２種
類の状態をとり得る。発振回路はできるだけエネルギー
の低い安定状態で発振を維持しようとするので、２個の
リング発振器１１，１２は、各位相結合回路１３ａ〜１
３ｆが安定状態になる位相状態のままで発振を続けるわ
けである。

【００４３】図６は図５の発振回路のシミュレーション
結果を示す図であり、各遅延素子出力の時間変化を示す
グラフである。同図中、（ａ）は第１のリング発振器１
１のみの遅延素子出力の時間変化、（ｂ）は第１および
第２のリング発振器１１，１２の両方の遅延素子出力の
時間変化を示している。図６（ｂ）を図６（ａ）と比較
すると、本実施形態に係る発振回路では、第１および第
２のリング発振器１１，１２の出力位相が互いに補間さ
れているのが分かる。この場合の位相状態は１２状態と
なる。したがって、本実施形態によって遅延素子におけ
る遅延時間の１／２の遅延分解能が実現される。

【００４４】図１の発振回路は２個のリング発振器を用
いて構成したが、本実施形態は、３個以上のリング発振
器を位相結合させた構成に容易に拡張することができ
る。

【００４５】図７は本実施形態に係る発振回路の他の構
成例であり、３個のリング発振器を位相結合させたもの
を示す図である。図７において、第１のリング発振器２
１は３個の遅延素子２１ａ〜２１ｃがリング状に接続さ
れてなり、第２のリング発振器２２は３個の遅延素子２
２ａ〜２２ｃがリング状に接続されてなり、第３のリン
グ発振器２３は３個の遅延素子２３ａ〜２３ｃがリング
状に接続されてなる。位相結合回路２４ａ〜２４ｃ，２
５ａ〜２５ｃ，２６ａ〜２６ｃは、第１〜第３のリング
発振器２１，２２，２３の位相を互いに結合させてい
る。

【００４６】例えば第２のリング発振器２２の第１段の
遅延素子２２ａの出力は、第１のリング発振器２１の第
１段の遅延素子２１ａの出力に位相結合回路２４ａを介
して接続されるとともに、第３のリング発振器２３の第
１段の遅延素子２３ａの出力に位相結合回路２５ａを介
して接続されている。第３のリング発振器２３の第１段
の遅延素子２３ａの出力は、第１のリング発振器２１の
第２段の遅延素子２１ｂの出力（図のＤ）にも位相結合
回路２６ａを介して接続されている。

【００４７】すなわち、第１のリング発振器２１の遅延
素子２１ａ，２１ｂ間の位相は、位相結合回路２４ａ，
２５ａ，２６ａによって３個に分割されて補間される。
同様に、遅延素子２１ｂ，２１ｃ間の位相も位相結合回
路２４ｂ，２５ｂ，２６ｂによって分割されて補間さ
れ、遅延素子２１ｃ，２１ａ間の位相も位相結合回路２
４ｃ，２５ｃ，２６ｃによって分割されて補間される。
この結果、第１〜第３のリング発振器２１，２２，２３
はそれぞれ位相が２０度ずつずれた状態で結合されるこ
とになり、この位相関係を保ったまま、発振を続ける。
したがって、発振回路の位相状態の分解能を、第１〜第
３のリング発振器２１〜２３を構成する遅延素子２１ａ
〜２１ｃ，２２ａ〜２２ｃ，２３ａ〜２３ｃの遅延時間
で決まる限界のほぼ３倍まで高めることが可能になり、
各遅延素子２１ａ〜２１ｃ，２２ａ〜２２ｃ，２３ａ〜
２３ｃの遅延時間のほぼ１／３の時間が遅延分解能とし
て実現される。

【００４８】同様の構成をｍ個のリング発振器を用いて
実現した場合には、各遅延素子の遅延時間のほぼ１／ｍ
の時間が遅延分解能として実現される。

【００４９】なお本実施形態では各リング発振器は３段
の遅延素子によって構成されるものとしたが、本発明は
これに限られるものではなく、発振が維持されればいか
なる段数の遅延素子からなるリング発振器を用いても本
発明は実現可能である。

【００５０】（第２の実施形態）第１の実施形態に係る
発振回路で用いたリング発振器は信号が巡回する回路で
あるが、これは遅延素子が無限に接続された信号遅延回
路とみなすことができる。言い換えると、膨大な個数の
遅延素子が結合された信号遅延回路を信号が伝搬する状
態は、広い意味での発振状態であると考えられる。した
がって、相当数の遅延素子からなる２個の信号遅延回路
を第１の実施形態で示した位相結合回路を用いて位相結
合させれば、入力信号の位相が補間された信号をその出
力から取り出すことができるはずである。このように構
成された回路を、本願明細書では位相補間回路と呼ぶ。

【００５１】図８は本発明の第２の実施形態に係る位相
補間回路の構成を示す図である。図８において、３０は
本実施形態に係る位相補間回路の単位ブロックであり、
この単位ブロック３０を必要に応じた段数だけ縦続接続
することによって、本実施形態に係る位相補間回路が構
成される。

【００５２】図９は単位ブロック３０の内部構成を示す
図である。図９において、３１ａ，３１ｂは端子ａから
入力された信号を遅延させて端子ｄに出力する遅延素
子、３２ａ，３２ｂは端子ｃから入力された信号を遅延
させて端子ｆに出力する遅延素子、３３ａ〜３３ｄは位
相結合回路である。各単位ブロック３０の遅延素子３１
ａ，３１ｂによって第１の信号遅延回路が構成されてお
り、各単位ブロック３０の遅延素子３２ａ，３２ｂによ
って第２の信号遅延回路が構成されている。

【００５３】第２の信号遅延回路の第ｉ（ｉは正の整
数）段の遅延素子に相当する遅延素子３２ａの出力は、
第１の信号遅延回路の第ｉ段の遅延素子に相当する遅延
素子３１ａの出力に位相結合回路３３ａを介して接続さ
れるとともに、第１の信号遅延回路の第（ｉ＋１）段の
遅延素子３１ｂの出力に位相結合回路３３ｂを介して接
続されている。また第２の信号遅延回路の第（ｉ＋１）
段の遅延素子に相当する遅延素子３２ｂの出力は、遅延
素子３１ｂの出力に位相結合回路３３ｃを介して接続さ
れるとともに、この単位ブロック３０の後段の単位ブロ
ック３０の、第１の信号遅延回路の第（ｉ＋２）段の遅
延素子に相当する遅延素子３１ａの出力に位相結合回路
３３ｄを介して接続されている。

【００５４】このような構成によって、遅延素子３２ａ
の出力は、位相結合回路３３ａ，３３ｂによって、遅延
素子３１ａ，３１ｂの出力位相を補間するようにその位
相状態が保たれる。同様に遅延素子３２ｂの出力は、位
相結合回路３３ｃ，３３ｄによって、遅延素子３１ｂお
よびこの単位ブロックの後段に接続される単位ブロック
の遅延素子３１ａの出力位相を補間するようにその位相
状態が保たれる。この結果、端子ｄと端子ｆの出力信号
は各遅延素子３１ａ，３１ｂの遅延時間の１／２だけ時
間的に位相がずれることになる。したがって、各遅延素
子３１ａ，３１ｂの遅延時間の１／２の遅延分解能を実
現することができる。

【００５５】このように、遅延素子の出力同士を位相結
合回路を用いて接続することによって、信号遅延回路の
位相を簡単に補間することができる。例えば、第１の信
号遅延回路の遅延素子３１ａ，３１ｂおよび第２の信号
遅延回路の遅延素子３２ａ並びに位相結合回路３３ａ，
３３ｂによって、本発明に係る位相調整回路が構成され
ているといえる。

【００５６】図１０は図８，９の位相補間回路における
遅延素子の構成例であって、シングルエンド回路構成の
遅延素子を示す図である。図１０において、５２ａは入
力端子、５２ｂは出力端子である。図１０に示すよう
に、シングルエンドの信号を扱う場合には、信号が正相
でとりだせるようにＮＭＯＳインバータ５１ａ，５１ｂ
を２段接続する必要がある。

【００５７】（第３の実施形態）第１の実施形態に係る
発振回路を基にして、リング発振器の発振周波数よりも
周波数の高い高周波信号を容易に生成することができ
る。

【００５８】リング発振器の発振周波数よりも周波数の
高い高周波信号を得る方法としては、図１１に示すよう
に、位相が直交する２個の信号をリング発振器８１から
取り出し、この２個の信号の排他的論理和をとる方法が
知られていた。図１１の構成では、リング発振器８１の
発振周波数の２倍の周波数の信号が排他的論理和回路８
５から出力される。しかしながらこの構成では、リング
発振器８１から直交位相を取り出すために最低４段の遅
延素子８１ａ〜８１ｄによってリング発振器８１を構成
する必要があった。

【００５９】図１２は本発明の第３の実施形態に係る発
振回路であって、リング発振器の発振周波数の２倍の周
波数の信号を出力可能なものの構成を示す図である。図
１２の発振回路の基本構成は図１の発振回路と同様であ
り、図１と共通の構成要素には同一の符号を付してい
る。図１と異なるのは、第１のリング発振器１１の遅延
素子１１ａの出力と第２のリング発振器１２の遅延素子
１２ｂの出力とを入力とする排他的論理和回路１５を備
えている点である。

【００６０】第１の実施形態で説明したように、第１お
よび第２のリング発振器１１，１２はその位相が３０度
ずれた状態で発振を維持する。このため第１および第２
のリング発振器１１，１２から、位相が直交する信号を
容易に取り出すことができる。例えば図１２に示すよう
に、位相が直交する２個の信号として第１のリング発振
器１１の第１段の遅延素子１１ａの出力信号と第２のリ
ング発振器１２の第２段の遅延素子１２ｂの出力信号と
を選択し、この２個の信号を排他的論理和回路１５の入
力とする。これにより、排他的論理和回路１５から、第
１および第２のリング発振器１１，１２の発振周波数の
２倍の周波数の信号が出力される。

【００６１】ここで本実施形態に係る図１２の構成と従
来の図１１の構成とを比較すると、各遅延素子の遅延時
間が例えば限界まで短縮されているとすると、当然のこ
とながら、図１２に示す３段のリング発振器１１，１２
の方が図１１に示す４段のリング発振器８１よりもその
発振周波数は高くなる。このため、出力信号の周波数も
また図１２の構成の方がより高くなる。逆に図１１の構
成において図１２と同等の周波数の信号を生成するため
には、各遅延素子の駆動電力をより高めてその遅延時間
をより小さくする必要がある。したがって、本実施形態
によると、従来よりも高い周波数の信号を生成すること
ができ、また、従来と同等の周波数の信号を消費電力が
より低い状態で生成することができる。

【００６２】（第４の実施形態）第１〜第３の実施形態
では、リング発振器や信号遅延回路において、位相結合
回路を用いてより分解能の高い細かな位相状態の生成を
実現した。この位相結合回路の位相結合強度を外部から
制御できれば、リング発振器や信号遅延回路の位相状態
を直接制御できるはずである。

【００６３】位相状態を直接制御できる発振器や信号遅
延回路は、様々な用途への応用が考えられる。例えば位
相同期回路にこのような発振器を用いると、従来では電
圧によって発振器の発振周波数を制御し、これにより間
接的に発振器の位相状態を制御していたのに対して、発
振器の位相状態が直接制御可能になるので、応答性の高
い位相同期回路を容易に実現することができる。

【００６４】図１３（ａ），（ｂ）は位相結合強度が可
変の位相結合回路の構成を示す図である。図１３（ａ）
において、６１ａは第１のトランジスタとしてのＮＭＯ
Ｓトランジスタ、６１ｂは第２のトランジスタとしての
ＮＭＯＳトランジスタ、６２は電流源、６３ａ，６３ｂ
は第１および第２の端子、６４は電流源６２の電流量を
制御するための制御端子である。また図１３（ｂ）にお
いて、６５ａは第３のトランジスタとしてのＮＭＯＳト
ランジスタ、６５ｂは第４のトランジスタとしてのＮＭ
ＯＳトランジスタ、６６ａは第１のトランジスタとして
のＮＭＯＳトランジスタ、６６ｂは第２のトランジスタ
としてのＮＭＯＳトランジスタ、６７ａ，６７ｂは第１
および第２の端子、６８はＮＭＯＳトランジスタ６５
ａ，６５ｂのゲート電位を制御するための制御端子であ
る。

【００６５】まず図１３（ａ）の回路では、電流源６２
の電流量を制御端子６４から制御することによって、Ｎ
ＭＯＳトランジスタ６１ａ，６１ｂの電流利得を制御
し、第１および第２の端子６３ａ，６３ｂにおける信号
の位相結合強度を可変にすることができる。また図１３
（ｂ）の回路では、ＮＭＯＳトランジスタ６５ａ，６５
ｂが、制御端子６８からのゲート電位の制御により非飽
和領域において抵抗として動作することによって、ＮＭ
ＯＳトランジスタ６６ａ，６６ｂのドレイン電位を制御
し、第１および第２の端子６７ａ，６７ｂにおける信号
の位相結合強度を可変にすることができる。すなわち、
ＮＭＯＳトランジスタ６５ａ，６５ｂのＭＯＳ抵抗値が
大きい方がＮＭＯＳトランジスタ６６ａ，６６ｂのドレ
イン・ソース間電圧が小さくなるため、正帰還の強度が
弱くなり、位相結合強度も弱くなる。

【００６６】図１４は本発明の第４の実施形態に係る発
振回路の構成を示す図である。図１４において、７１は
３個の遅延素子７１ａ，７１ｂ，７１ｃがリング状に接
続されてなる第１のリング発振器、７２は３個の遅延素
子７２ａ，７２ｂ，７２ｃがリング状に接続されてなる
第２のリング発振器、７３ａ〜７３ｆは図１３（ａ）ま
たは（ｂ）に示すような位相結合強度が可変の位相結合
回路である。位相結合回路７３ａ〜７３ｆの制御端子６
４または６８は第１または第２の位相制御端子７４ａ，
７４ｂに接続される。第１の位相結合回路群をなす位相
結合回路７３ａ，７３ｃ，７３ｅはその位相結合強度が
第１の位相制御端子７４ａに入力される信号によって制
御され、第２の位相結合回路群をなす位相結合回路７３
ｂ，７３ｄ，７３ｆはその位相結合強度が第２の位相制
御端子７４ｂに入力される信号によって制御される。７
５ａは周波数制御端子であり、各遅延素子７１ａ〜７１
ｃ，７２ａ〜７２ｃはその遅延時間が周波数制御端子７
５ａから制御可能に構成されている。

【００６７】第１の位相制御端子７４ａの電圧が相対的
に高くなり、第２の位相制御端子７４ｂの電圧が相対的
に低くなると、位相結合回路７３ａ，７３ｃ，７３ｅの
位相結合状態は強くなる一方、位相結合回路７３ｂ，７
３ｄ，７３ｆの位相結合状態は弱くなる。したがって、
第１および第２のリング発振器７１，７２の位相状態
は、遅延素子７１ａと遅延素子７２ａの出力位相がほぼ
同位相になるようになる。一方、第２の位相制御端子７
４ｂの電圧が相対的に高くなり、第１の位相制御端子７
４ａの電圧が相対的に低くなると、第１および第２のリ
ング発振器７１，７２の位相状態は、遅延素子７１ｂと
遅延素子７２ａの出力位相がほぼ同位相になるようにな
る。

【００６８】このように、位相結合回路７３ａ〜７３ｆ
の位相結合強度を第１および第２の位相制御端子７４
ａ，７４ｂから制御することによって、第１および第２
のリング発振器７１，７２の位相状態を直接制御するこ
とが可能になる。

【００６９】図１５は図１４の発振回路を用いた位相同
期回路の構成を示す図である。図１５において、７０は
図１４に示す発振回路、７６は位相比較器、７７ａは第
１の低域通過フィルタ、７７ｂは第２の低域通過フィル
タ、７８は分周器、７９ａは第１の差動増幅回路、７９
ｂは第２の差動増幅回路である。発振回路７０の第１の
位相制御端子７４ａには第１の差動増幅回路７９ａの出
力が入力され、第２の位相制御端子７４ｂには第２の差
動増幅回路７９ｂの出力が入力される。第１および第２
の位相制御端子７４ａ，７４ｂに入力される信号は、そ
れぞれ第１または第２の差動増幅回路７９ａ，７９ｂを
経由することによって、互いに逆相の信号になる。

【００７０】図１５に示す位相同期回路の動作について
説明する。

【００７１】位相比較器７６の出力は、２種類の経路を
経て発振回路７０に入力される。１つは従来例と同様
に、第１の低域通過フィルタ７７ａを通って発振回路７
０の周波数制御端子７５ａに入力される経路であり、こ
の経路を通過した信号は発振回路７０の出力端子７５ｂ
に出力され、分周器７８を経由して位相比較器７６にフ
ィードバックされる。この経路は従来例と同様の信号経
路であるので、従来の位相比較器と同じ応答特性を示
す。

【００７２】図１５の位相同期回路において特徴的なの
は、第２の低域通過フィルタ７７ｂを経由し、第１また
は第２の差動増幅回路７９ａ，７９ｂを通って発振回路
７０の第１および第２の位相制御端子７４ａ，７４ｂに
入力される経路である。

【００７３】図１６は比較例としての従来の一般的な位
相同期回路の構成を示すブロック図である。位相比較器
９１は入力端子９５に入力されたクロック信号と分周器
９４の出力信号とを位相比較し、その位相差に応じた位
相誤差信号を低域通過フィルタ９２に出力する。低域通
過フィルタ９２は位相誤差信号の高域ノイズ成分を除去
する。低域通過フィルタ９２を通過した位相誤差信号は
電圧制御発振器９３によって位相成分に変換され、分周
器９４を介して位相比較器９１にフィードバックされ
る。最終的には位相比較器９１の入力となる２個の信号
の位相および周波数が一致し、位相同期回路の動作は安
定する。

【００７４】従来の位相同期回路では、電圧制御によっ
て電圧制御発振器９３の位相を間接的に制御している。
すなわち、電圧→発振周波数→発振位相というように変
換が行われる。このため、発振周波数から発振位相への
変換の際に信号が積分されてしまう。信号が積分される
ということは信号が遅延されることを意味する。したが
って、従来の位相同期回路は、低域通過フィルタＬＰＦ
９２の積分特性と電圧制御発振器９３の積分特性とが直
列接続されるために２次の積分特性を示す応答特性を有
することになり、結果として高速な応答特性を得ること
ができなかった。

【００７５】そこで本願発明者は、位相状態を直接制御
可能な本実施形態に係る発振回路を用いることによっ
て、１次の積分特性をもつ位相同期回路を実現し、従来
に比べて高速応答を可能にした。

【００７６】すなわち図１５の構成では、位相同期回路
のフィードバックループにおいて、従来例のような電圧
→周波数→位相という変換ではなく、電圧→位相という
直接的な変換が行われる。すなわち、発振回路７０の内
部で積分特性が付加されないので、第１および第２の低
域通過フィルタ７７ａ，７７ｂのみが積分要素となる１
次ループ位相同期回路が構成される。１次ループ位相同
期回路は積分要素が１個のみであるので、その応答特性
は帯域によらず常に一定である。したがって、高帯域の
位相同期回路を構成しても応答特性にリンギングを起こ
さないため、位相誤差を小さく抑えることが可能にな
る。このように、本実施形態に係る発振回路を用いるこ
とによって、従来よりも位相誤差が小さくかつ応答性の
よい位相同期回路を実現できる。

【００７７】

【発明の効果】以上のように本発明によると、発振回路
の発振中における位相状態の時間刻みを、遅延素子の遅
延時間よりも細かくすることができる。これにより、発
振回路の位相状態の分解能を、各リング発振器を構成す
る遅延素子の遅延時間で決まる限界を超えて高めること
が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る発振回路の構成
を示す回路図である。

【図２】（ａ）〜（ｆ）はインバータ３段からなるリン
グ発振器の発振時における位相状態を示す図である。

【図３】図１の発振回路の位相状態を示す図である。

【図４】（ａ）は図１の発振回路における位相結合回路
の構成例を示す図、（ｂ）は図１の発振回路における遅
延素子の構成例を示す図である。

【図５】図１の発振回路の具体的な構成例を示す図であ
る。

【図６】本発明の第１の実施形態に係る発振回路のシミ
ュレーション結果を示す図であり、（ａ）は単独のリン
グ発振器の遅延素子出力の時間変化を示すグラフ、
（ｂ）は本実施形態に係る発振回路の遅延素子出力の時
間変化を示すグラフである。

【図７】本発明の第１の実施形態に係る発振回路の他の
構成例を示すグラフである。

【図８】本発明の第２の実施形態に係る位相補間回路の
構成を示す図である。

【図９】図８の位相補間回路における単位ブロックの内
部構成を示す図である。

【図１０】図８，９の位相補間回路における遅延素子の
構成例を示す図である。

【図１１】従来の、リング発振器の発振周波数の２倍の
周波数の信号を出力可能な発振回路の構成を示す図であ
る。

【図１２】本発明の第３の実施形態に係る発振回路の構
成を示す図である。

【図１３】（ａ），（ｂ）は位相結合強度が可変の位相
結合回路の構成を示す図である。

【図１４】本発明の第４の実施形態に係る発振回路の構
成を示す図である。

【図１５】図１４の発振回路を用いた位相同期回路の構
成を示す図である。

【図１６】従来の一般的な位相同期回路の構成を示すブ
ロック図である。

【図１７】従来の発振回路としてのリング発振器の構成
を示す図である。

【図１８】（ａ），（ｂ）は遅延素子の遅延時間と駆動
電力との関係を示す図である。

【符号の説明】

１１ 第１のリング発振器 １１ａ〜１１ｃ 遅延素子 １２ 第２のリング発振器 １２ａ〜１２ｃ 遅延素子 １３ａ〜１３ｆ 位相結合回路 １５ 排他的論理和回路 ２１ 第１のリング発振器 ２１ａ〜２１ｃ 遅延素子 ２２ 第２のリング発振器 ２２ａ〜２２ｃ 遅延素子 ２３ 第３のリング発振器 ２３ａ〜２３ｃ 遅延素子 ２４ａ〜２４ｃ，２５ａ〜２５ｃ，２６ａ〜２６ｃ 位
相結合回路 ３１ａ，３１ｂ，３２ａ，３２ｂ 遅延素子 ３３ａ〜３３ｄ 位相結合回路 ４１ａ ＮＭＯＳトランジスタ（第１のトランジスタ） ４１ｂ ＮＭＯＳトランジスタ（第２のトランジスタ） ４２ａ 第１の端子 ４２ｂ 第２の端子 ６１ａ ＮＭＯＳトランジスタ（第１のトランジスタ） ６１ｂ ＮＭＯＳトランジスタ（第２のトランジスタ） ６２ 電流源 ６３ａ 第１の端子 ６３ｂ 第２の端子 ６４ 制御端子 ６５ａ ＮＭＯＳトランジスタ（第３のトランジスタ） ６５ｂ ＮＭＯＳトランジスタ（第４のトランジスタ） ６６ａ ＮＭＯＳトランジスタ（第１のトランジスタ） ６６ｂ ＮＭＯＳトランジスタ（第２のトランジスタ） ６７ａ 第１の端子 ６７ｂ 第２の端子 ６８ 制御端子 ７０ 発振回路 ７１ 第１のリング発振器 ７１ａ〜７１ｃ 遅延素子 ７２ 第２のリング発振器 ７２ａ〜７２ｃ 遅延素子 ７３ａ〜７３ｆ 位相結合回路 ７４ａ 第１の位相制御端子 ７４ｂ 第２の位相制御端子 ７５ａ 周波数制御端子 ７６ 位相比較器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/099 Ｈ０３Ｌ 7/08 Ｆ Ｈ０４Ｌ 7/033 Ｈ０４Ｌ 7/02 Ｂ (72)発明者 藤山 博邦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B079 BA20 BB10 DD02 DD06 DD20 5J001 AA04 BB12 BB13 BB14 BB20 BB24 BB25 DD04 5J043 AA04 AA21 AA25 FF03 GG02 LL01 5J106 AA01 AA04 BB01 CC03 CC06 CC20 CC21 CC38 CC41 CC52 CC58 FF09 GG01 HH02 JJ01 KK05 LL01 5K047 AA03 GG09 GG11 GG27 MM36 MM49 MM50 MM63

Claims (19)

【特許請求の範囲】
1. 【請求項１】 ｎ（ｎは２以上の整数）個の遅延素子が
   リング状に接続されてなる第１および第２のリング発振
   器と、 前記第２のリング発振器の第ｉ（ｉは整数：１≦ｉ≦
   ｎ）段の遅延素子の出力と前記第１のリング発振器の第
   ｉ段の遅延素子の出力との間、および前記第２のリング
   発振器の第ｉ段の遅延素子の出力と前記第１のリング発
   振器の第（ｉ＋１）（ただしｉ＝ｎのときは１）段の遅
   延素子の出力との間にそれぞれ設けられ、対応する２個
   の遅延素子の出力信号の位相関係を安定させる複数の位
   相結合回路とを備えた発振回路。
2. 【請求項２】 請求項１記載の発振回路において、 前記位相結合回路は、それぞれ、 第１および第２の端子と、 ソースが電源に接続された一の導電型の第１および第２
   のトランジスタとを備え、 前記第１の端子に対して前記第１のトランジスタのドレ
   インおよび前記第２のトランジスタのゲートが接続さ
   れ、かつ、前記第２の端子に対して前記第１のトランジ
   スタのゲートおよび前記第２のトランジスタのドレイン
   が接続されてなり、 前記第１の端子は当該位相結合回路に対応する２個の遅
   延素子の出力の一方に接続されており、かつ、前記第２
   の端子は他方の遅延素子に接続されていることを特徴と
   する発振回路。
3. 【請求項３】 請求項１記載の発振回路において、 前記第１のリング発振器の一の遅延素子の出力と、前記
   第２のリング発振器の，この一の遅延素子の出力信号と
   位相が直交する信号が出力される遅延素子の出力とを入
   力とする排他的論理和回路を備えたことを特徴とする発
   振回路。
4. 【請求項４】 請求項３記載の発振回路において、 前記ｎは３であり、 前記排他的論理和回路は、前記第１のリング発振器の第
   ｉ段の遅延素子の出力と、前記第２のリング発振器の第
   （ｉ＋１）（ただしｉ＝ｎのときは１）段の遅延素子の
   出力とを入力とすることを特徴とする発振回路。
5. 【請求項５】 請求項１記載の発振回路において、 前記位相結合回路は、その位相結合強度が可変に構成さ
   れていることを特徴とする発振回路。
6. 【請求項６】 請求項５記載の発振回路において、 前記位相結合回路は、それぞれ、 第１および第２の端子と、制御端子と、 前記制御端子から電流量を制御可能に構成された電流源
   と、 ソースが前記電流源に接続された一の導電型の第１およ
   び第２のトランジスタとを備え、 前記第１の端子に対して前記第１のトランジスタのドレ
   インおよび前記第２のトランジスタのゲートが接続さ
   れ、かつ、前記第２の端子に対して前記第１のトランジ
   スタのゲートおよび前記第２のトランジスタのドレイン
   が接続されてなり、 前記第１の端子は当該位相結合回路に対応する２個の遅
   延素子の出力の一方に接続されており、かつ、前記第２
   の端子は他方の遅延素子に接続されていることを特徴と
   する発振回路。
7. 【請求項７】 請求項５記載の発振回路において、 前記位相結合回路は、それぞれ、 第１および第２の端子と、制御端子と、 ソースが電源に接続された一の導電型の第１および第２
   のトランジスタと、 前記制御端子にゲートが接続され、かつ、ソースが前記
   第１のトランジスタのドレインに接続された一の導電型
   の第３のトランジスタと、 前記制御端子にゲートが接続され、かつ、ソースが前記
   第２のトランジスタのドレインに接続された一の導電型
   の第４のトランジスタとを備え、 前記第１の端子に対して前記第３のトランジスタのドレ
   インおよび前記第２のトランジスタのゲートが接続さ
   れ、かつ、前記第２の端子に対して前記第１のトランジ
   スタのゲートおよび前記第４のトランジスタのドレイン
   が接続されてなり、 前記第１の端子は当該位相結合回路に対応する２個の遅
   延素子の出力の一方に接続されており、かつ、前記第２
   の端子は他方の遅延素子に接続されていることを特徴と
   する発振回路。
8. 【請求項８】 請求項５記載の発振回路において、 第１および第２の位相制御端子、並びに周波数制御端子
   を備え、 前記第２のリング発振器の第ｉ段の遅延素子の出力と前
   記第１のリング発振器の第ｉ段の遅延素子の出力との間
   に設けられた位相結合回路からなる第１の位相結合回路
   群は、その位相結合強度が前記第１の位相制御端子から
   制御可能に構成されており、 前記第２のリング発振器の第ｉ段の遅延素子の出力と前
   記第１のリング発振器の第（ｉ＋１）段の遅延素子の出
   力との間に設けられた位相結合回路からなる第２の位相
   結合回路群は、その位相結合強度が前記第２の位相制御
   端子から制御可能に構成されており、かつ、 各遅延素子は、その遅延時間が前記周波数制御端子から
   制御可能に構成されていることを特徴とする発振回路。
9. 【請求項９】 位相比較器と、この位相比較器の出力に
   応じて発振状態を変化させる発振回路とを有する位相同
   期回路であって、 前記発振回路は、 請求項８記載の発振回路であって、前記第１または第２
   のリング発振器の一の遅延素子の出力をその出力とする
   ものであり、前記周波数制御端子からその発振周波数が
   制御され、かつ、前記第１および第２の位相制御端子か
   らその出力位相が制御される位相同期回路。
10. 【請求項１０】 ｎ（ｎは２以上の整数）個の遅延素子
    がリング状に接続されてなるｍ（ｍは２以上の整数）個
    のリング発振器と、 前記第ｋ（ｋは整数：１≦ｋ≦（ｍ−１））のリング発
    振器における第ｉ（ｉは整数：１≦ｉ≦ｎ）段の遅延素
    子の出力と第（ｋ＋１）のリング発振器の第ｉの遅延素
    子の出力との間、および前記第ｍのリング発振器の第ｉ
    の遅延素子の出力と前記第１のリング発振器の第（ｉ＋
    １）（ただしｉ＝ｎのときは１）段の遅延素子の出力と
    の間にそれぞれ設けられ、対応する２個の遅延素子の出
    力信号の位相関係を安定させる複数の位相結合回路とを
    備えた発振回路。
11. 【請求項１１】 ｎ（ｎは２以上の整数）個の遅延素子
    が直列に接続されてなる第１および第２の信号遅延回路
    と、 前記第２の信号遅延回路の第ｉ（ｉは整数：１≦ｉ≦
    （ｎ−１））段の遅延素子の出力と前記第１の信号遅延
    回路の第ｉ段の遅延素子の出力との間、前記第２の信号
    遅延回路の第ｉ段の遅延素子の出力と前記第１の信号遅
    延回路の第（ｉ＋１）段の遅延素子の出力との間、およ
    び前記第２の信号遅延回路の第ｎ段の遅延素子の出力と
    前記第１の信号遅延回路の第ｎ段の遅延素子の出力との
    間にそれぞれ設けられ、対応する２個の遅延素子の出力
    信号の位相関係を安定させる複数の位相結合回路とを備
    えた位相補間回路。
12. 【請求項１２】 信号が伝搬する回路に設けられた第
    １，第２，第３の遅延素子と、 前記第１の遅延素子の出力と前記第２の遅延素子の出力
    との間に設けられ、この第１および第２の遅延素子の出
    力信号の位相関係を安定させる第１の位相結合回路と、 前記第１の遅延素子の出力と前記第３の遅延素子の出力
    との間に設けられ、この第１および第３の遅延素子の出
    力信号の位相関係を安定させる第２の位相結合回路とを
    備えた位相調整回路。
13. 【請求項１３】 請求項１２記載の位相調整回路におい
    て、 前記第１の遅延素子は、リング発振器を構成しており、 前記第２および第３の遅延素子は、他のリング発振器を
    構成していることを特徴とする位相調整回路。
14. 【請求項１４】 請求項１３記載の位相調整回路におい
    て、 前記第２および第３の遅延素子は、同一のリング発振器
    を構成していることを特徴とする位相調整回路。
15. 【請求項１５】 請求項１２記載の位相調整回路におい
    て、 前記第１の遅延素子は、信号遅延回路を構成しており、 前記第２および第３の遅延素子は、他の信号遅延回路を
    構成していることを特徴とする位相調整回路。
16. 【請求項１６】 請求項１５記載の位相調整回路におい
    て、 前記第２および第３の遅延素子は、同一の信号遅延回路
    を構成していることを特徴とする位相調整回路。
17. 【請求項１７】 第１および第２の端子と、 一の導電型の第１および第２のトランジスタとを備え、 前記第１の端子に対して前記第１のトランジスタのドレ
    インおよび前記第２のトランジスタのゲートが接続さ
    れ、かつ、前記第２の端子に対して前記第１のトランジ
    スタのゲートおよび前記第２のトランジスタのドレイン
    が接続されてなり、 前記第１および第２の端子における信号の位相関係を安
    定させる位相結合回路。
18. 【請求項１８】 請求項１７記載の位相結合回路におい
    て、 制御端子と、 前記制御端子から電流量を制御可能に構成された電流源
    とを備え、 前記第１および第２のトランジスタのソースは、電源の
    代わりに前記電流源に接続されていることを特徴とする
    位相結合回路。
19. 【請求項１９】 請求項１７記載の位相結合回路におい
    て、 制御端子と、 前記制御端子にゲートが接続された一の導電型の第３お
    よび第４のトランジスタとを備え、 前記第１のトランジスタのドレインは前記第１の端子の
    代わりに前記第３のトランジスタのソースに接続され、
    かつ、前記第３のトランジスタのドレインが前記第１の
    端子と接続され、 前記第２のトランジスタのドレインは前記第２の端子の
    代わりに前記第４のトランジスタのソースに接続され、
    かつ、前記第４のトランジスタのドレインが前記第２の
    端子と接続されてなることを特徴とする位相結合回路。