JP4856458B2 - 高速動的周波数分周器 - Google Patents

Description

本発明は、動的周波数分周器の構成に関する。

周波数分周器（FD; Frequency Divider)は、フェーズロックトループ（ＰＬＬ）、クロック逓倍ユニット（ＣＭＵ）、クロック生成器（ＣｋＧｅｎ）を含む、論理システム及び伝送システムにおいて広く使用されている重要な構成要素である。マスタ−スレーブトグルフリップフロップ（ＴＦＦ）構成は、動的及び静的周波数分周器の両方に使用されるもっとも良くある種類のものの１つである。しかし、ＴＦＦの論理ゲート及びスイッチの伝搬遅延は、最大動作周波数を制限する。特に、ＣＭＯＳ及びＢｉＣＯＭＳプロセスにおいては、４０Ｇｂｐｓ伝送システムのような高データレートへの応用のための十分に高い動作周波数範囲を有していない。

図１〜図４は、従来の周波数分周器を示す。
従来のＦＤ（conv. FD1）は、マスタ−スレーブバッファ素子を使用するが、最高動作周波数は限定されている。他の従来のＦＤ（conv. FD2）は、アナログミキサ（あるいは、アナログ乗算器）を使用するが、回路構成は、標準のＣＭＯＳプロセスを使った場合、高速に動作することができない。

図１に示された回路は、入力クロック信号（ＣＫ）によって交互に制御される、２つのスイッチｓｗ１とｓｗ２を有する従来の周波数分周器（ＦＤ１）である。いくつかの論文においては、この周波数分周器は、エッジトリガトマスタ／スレーブトグルフリップフロップ（ＴＦＦ）と呼ばれている。同じクロックが両方のレベルトリガトＴＦＦを反対の論理で駆動するのに使用される。

ＦＤ１の動作は、他のバッファが前のＣＫ周期の電圧レベルを保持しているときに、主に、ＣＫ信号の電圧レベルをシャッフルし、一時期に１つのみのバッファ１０あるいは１１をオンすることによって決定される。インバータ１２によって反転された出力は、入力ポート「ｏｕｔｂ」にフィードバックされる。（換言すると、インバータ１２は、「ｏｕｔ」が、次の周期においてその値をかえるように、「ｏｕｔ」値を反転する。）第１のバッファ１０は、通常マスタバッファと呼ばれ、第２のもの１１は、通常、スレーブバッファと呼ばれる。マスタバッファ１０あるいはスレーブバッファ１１は、各半周期でオンされ、同時に、両方のバッファがその出力を変えないようにされる（これらの間のスイッチによって）。図２に示されるように、［ｏｕｔ」は、ＣＫが１から０に変化する間に、その値を一回変える。換言すると、出力クロック信号「ｏｕｔ」は、「ＣＫ」の半分の周波数である。

図２のタイミング図に示されるように、Ｔ（ＣＫ＝１）は、（ｔ＿ｓｗ＋ｔ＿ｂｕｆ）よりも大きく、Ｔ（ＣＫ＝０）は、（ｔ＿ｓｗ＋ｔ＿ｂｕｆ＋ｔ＿ｉｎｖ）よりも大きくなくてはならないという時間的制限が上記の回路にはある。ここで、ｔ＿ｓｗは、スイッチｓｗ１とｓｗ２の遅延時間であり、ｔ＿ｂｕｆは、バッファ１０と１１の遅延時間であり、ｔ＿ｉｎｖは、インバータ１２の遅延時間である。結果として、最高周波数は、１／(２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ）＋ｔ＿ｉｎｖ）より小さくなくてはならない。入力クロック周波数は、この値より高くすることはできない。さもなければ、出力（ｋ’とｏｕｔ）は、反転するのに十分な時間が得られず、出力は、初期値あるいは、前のＣＫ周期の値にとどまってしまう。

図３は、ミキサ／乗算器１５、ローパスフィルタ（ＬＰＦ）１６及び増幅器（ＡＭＰ）１７を含む他の従来のＦＤ、従来のＦＤ２を示す図である。入力ＣＫ信号、ミキサ／乗算器１５の出力、ＬＰＦ１６の出力、従来のＦＤ２の出力の周波数値は、それぞれ、ｆｃ、ｆｃ±ｆｏ、ｆｃ−ｆｏ及びｆｏとあらわしている。この回路では、アナログミキサあるいは乗算器１５は、ミキサの出力がｆｃ＋ｆｏとｆｃ−ｆｏの周波数高周波を含むように、入力ＣＫを出力で偏重するのに用いられる。ＬＰＦ１６を用いることによって、低いほうの高周波（ｆｃ−ｆｏ）のみが、信号を増幅して出力とするＡＭＰ１７に渡される。この回路の安定条件（ロック条件）は、ｆｃを入力ＣＫの周波数、ｆｏをＦＤの出力の周波数とすると、
ｆｏ＝ｆｃ−ｆｏ・・・・・式（１）
であらわされる。

上記式は、
ｆｏ＝ｆｃ／２・・・・・・式（２）
を示し、周波数分周器の機能を示している（上記回路は、ある論文では、「ミラー分周器」と呼ばれる）。

ＧａＡｓバイポーラトランジスタを使った、この回路の実装例を図４に示す。内部ノードを含むすべての信号経路は、差分モードであり、ｆｃｂをｆｃの論理反転、ｆｏｂをｆｏの論理反転とした場合、クロック入力に｛ｆｃ、ｆｃｂ｝があり、出力に｛ｆｏ、ｆｏｂ｝がある。まず、差分入力｛ｆｃ、ｆｃｂ｝は、ＤＣバイアス回路の一部である、２つの抵抗器２０と２１に接続される。このバイアス回路は、高速ミキサ（あるいは「Gilbert」乗算器）２２へのちょうどいいレベルに、｛ｆｃ、ｆｃｂ｝の電圧を調整する。このＦＤは、「Gilbert」型乗算器２２の高性能のおかげで、高周波数動作を達成することができる。ノード「ｘ」と「ｙ」の寄生容量（Ｑ３〜Ｑ６のコレクタノードとＱ７〜Ｑ８のベースノードから発生する）と負荷抵抗器（ＲｘとＲｙ）は、ローパスフィルタを形成する。３つのカスケード接続されたエミッタフォロワ２３は、更に、増幅と、波形整形を行う。「ｆｏ」と「ｆｏｂ」は、それぞれ、トランジスタＱ１とＱ２にフィードバックされる。このＦＤの高速動作は、高速ミキサ及び高ゲイン増幅器によるものであって、バイポーラトランジスタを使えば、この回路が高周波数「入力ＣＫ」で動作可能なように、容易に実装することができる。標準的なＣＭＯＳプロセスを使用した場合は、そのような構成を設計するのは難しく、高速動作が実現できない。

「入力」における入力周波数は、Ｃｘをノード「ｘ」の全寄生容量とし、ＲｘをＲＸの抵抗値とした場合、ｆ＿ｍｉｌｌｅｒ＝１／（Ｒｘ＊Ｃｘ）ぐらいに高くすることができる。典型的なバイポーラ回路では、ＣｘとＲｘの典型的な値は、それぞれ、０．５０ｐＦと５０ｏｈｍである。したがって、バイポーラ実装のｆ＿ｍｉｌｌｅｒ値は、４０ＧＨｚである。しかし、典型的なＣＭＯＳ回路では、ＣｘとＲｘの典型的な値は、それぞれ、１．００ｐＦと２００ｏｈｍである。（「Gilbert」乗算器の十分なゲインを確保するには、Ｒｘの値が大きくなくてはならない。）したがって、ＣＭＯＳ実装のｆ＿ｍｉｌｌｅｒ値は、５ＧＨｚである。

小型の伝送システムあるいは携帯端末への応用の場合、電力消費は、重要な問題であり、しばしば、ＣＭＯＳ ＬＳＩが好まれる。４０Ｇｂｐｓ伝送システムのような高データレートへの応用の場合には、２０ＧＨｚで動作するＦＤが要求される。ＦＤが標準的なＣＭＯＳプロセスで実装される場合には、電力消費と製造コストの両方を下げることができる。

従来のマスタ−スレーブ型周波数分周器（ＦＤ）においては、全内部伝搬遅延が大きく、最高動作周波数が限定される。他方、高速周波数分周器は、バイポーラトランジスタで実装された場合には、電力消費が大きく、標準的なＣＭＯＳプロセスを使用した場合には、高周波数を達成するのは難しい。

本発明の課題は、より高速に、低消費電力で、動作する高速動的周波数分周器を提供することである。

本発明の周波数分周器は、２つのフィードバック経路の１つの選択された信号がバッファユニットに主として入力されるように、所定の条件を満たす周波数を持つクロック信号に同期して、信号を選択する機能セレクタユニットと、該機能セレクタユニットから入力される信号をバッファリングし、バッファリングされた信号を出力するバッファユニットと、該バッファユニットの出力信号を該バッファユニットの入力にフィードバックする２つのフィードバック経路と、信号値を反転する、２つのフィードバック経路の１つに設けられたインバータユニットとを備えることを特徴とする周波数分周器である。

本発明のＦＤは、全内部伝搬遅延を短くし、最大入力クロック周波数を大きくする。本発明のＦＤ回路は、高速動作、ＣＭＯＳ構成の応用、小さな回路サイズという利点を有している。また、将来、４０Ｇｂｐｓ伝送システムあるいは携帯端末などの小型の高データレートへの応用が約束されるものである。

本発明のＦＤは、集積回路に搭載し、あるいは、ディスクリートな素子で構成することができる。本発明のＦＤは、また、周期クロック及び／あるいは信号が入力データあるいは内部データを同期させる（リタイムする）のに使われる、クロックデータリカバリ（ＣＤＲ）システム、論理システム（リップルカウンタあるいはリングカウンタ）、及び／あるいは、トランシーバに応用可能である。本発明の周波数分周器においては、入力クロック信号（ＣＫ）が論理「ｈｉｇｈ」であるとき、スイッチの１つが閉じ、回路は、リングオシレータとして動作する（１回振動する、あるいは、フリップする）。ある時間の後、出力値は、トグルをはじめ、前の「出力」値の論理的否定である値に完全に変化する。入力クロック信号（ＣＫ）が論理「ｌｏｗ」であるときは、対応するスイッチは、オフされ、更新された出力値が保持される。しかし、ＣＫ信号は、回路が１回より多く振動する、あるいは、一回より多くフリップする前に、スイッチをオフするためにＣＫ信号は変化しなければならないので、「ｌｏｗ」ＣＫの周期は、本発明のＦＤにおける全伝搬遅延より小さくなくてはならないという制限がある。他言すると、ＣＫの最小周波数は、本発明のＦＤの本来の振動周波数の半分より大きくなくてはならない。

今述べた本来の振動周波数を調整して、全体の動作周波数レンジを広げるためにモニタ回路も提案する。
本発明のＦＤ回路は、出力値の有効性を確保するため、連続的なＣＫ信号が入力されなければならない動的周波数分周器であるが、「スタンバイ」モード中に出力値をモニタし、制御する論理回路が実装されれば、電力節約「スタンバイ」モードも可能である。

本発明のＦＤは、回路中のバッファとインバータを有する信号経路を切り替える機能セレクタの概念を使用する。（機能セレクタは、両方向に信号を切り替えることも可能である。）
図５（ａ）及び５（ｂ）は、（ｉ）１つだけバッファ３０を使っており、（ｉｉ）機能セレクタ（スイッチあるいはＭＯＳＦＥＴトランジスタ）３１が、バッファへの入力（図５（ａ）の「ｍ」、図５（ｂ）の「ｊ」）のための信号経路を変えるために使用される本発明の実施形態の周波数分周器（新ＦＤ１及び新ＦＤ２）を示す。

図６（ａ）〜６（ｄ）は、機能セレクタの４つの構成例を示す。図６（ａ）の例１は、ＣＫ信号で制御される２つのスイッチ、「ｓｗ１」と「ｓｗ２」を使っている。ＣＫが論理的に「ｈｉｇｈ」（あるいは、ＣＫ＝１）のとき、「ｓｗ１」は、閉じ（オン）「ｓｗ２」は、開く（オフ）。ＣＫが論理的に「ｌｏｗ」（あるいはＣＫ＝０）のとき、「ｓｗ１」は、開き（オフ）、「ｓｗ２」は、閉じる（オン）。この例では、一度に１つのスイッチのみが閉じられる。

例１の機能セレクタを用いて、図５（ａ）に示される回路の動作を説明する。ＣＫが「ｈｉｇｈ」のとき、ｓｗ１は閉じられ、ｓｗ２が開かれる。機能セレクタ３１は、入力ｊ、出力ｍ、及びバッファ３０からなる経路を選択する。この経路はインバータを含んでいないので、バッファ３０の値がロックされる。ＣＫが「ｌｏｗ」になると、機能セレクタ３１は、インバータ３２、入力ｋ、出力ｍ、及び、バッファ３０からなる経路を選択する。この経路はインバータ３２を含んでいるので、バッファ３０の出力「ｏｕｔ」は、インバータ３２により反転され、「ｏｕｔｂ」となる。このｏｕｔｂは、バッファ３０に入力される。この動作は、バッファ３０の値を反転させる。ＣＫがバッファ３０の値が再び反転される前に、「ｈｉｇｈ」に戻ると、機能セレクタ３１は、インバータを含まない経路を選択するように変化する。これは、バッファ３０の一回反転された値がロックされることを意味する。上記説明から明らかなように、ＣＫの１周期で、バッファ３０の値は、「ｈｉｇｈ」から「ｌｏｗ」へ、あるいは、「ｌｏｗ」から「ｈｉｇｈ」へ１回変化する。したがって、ＣＫの２周期で、バッファ３０の値は、１回いったりきたりする。これは、図５（ａ）の回路が、ＣＫの周波数を２で割る周波数分周器であることを意味する。図６（ａ）の機能セレクタを有する図５（ｂ）の回路の動作も同様である。

例２は、ＣＫ＝０のとき開き、ＣＫ＝１のとき閉じる１つのスイッチ「ｓｗ１」を用いている。「ｓｗ１」が開かれると、信号経路は、「ｋ」から「ｍ」であり、図５のＦＤは、振動子として動作する。「ｓｗ１」が閉じられると、「ｍ」の電圧レベルは、略「ｊ」のものと同じになり、ＦＤはバッファとして動作する。インバータの入力電圧レベルが、「ｊ」のものと同じ間、その出力電圧レベルは、「ｍ」のそれと同じである。

図６（ｃ）及び６（ｄ）は、図６（ａ）及び６（ｂ）のスイッチとしてＣＭＯＳトランジスタを用いる機能セレクタの２つの構成例を示している。例３では、ＣＫ＝１のとき、「ｓｗ１」はオンされ、「ｓｗ２」は、オフされる。ＣＫ＝０のときは、逆である。例４では、ＣＫ＝１のとき、「ｓｗ１」は、オンされ、ＣＫ＝０のとき、「ｓｗ１」は、オフされる。この例では、「ｊ」と「ｍ」の間の電圧差は、ＣＫ＝１のときの「ｓｗ１」のＭＯＳＦＥＴ閾値電圧に略等しい。他方、ＣＫ＝０のとき、電圧差は、回路の供給電圧Ｖｄｄと同じぐらいである。

図７及び８は、例１の機能セレクタを有する本発明の実施形態の周波数分周器の動作を示す。ＣＫが論理「０」であるとき、スイッチｓｗ２は、閉じ、回路は、リングオシレータとして動作する。（ｔ＿ｉｎｖ＋ｔ＿ｓｗ）の時間後、出力値（ｏｕｔ）は、トグルをはじめ、（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）の時間後、「ｏｕｔ」は、完全に、前の「ｏｕｔ」の値の反転論理の値になる。ＣＫ信号は、信号「ｍ」がその値を再び変える前に、ｓｗ２をオフしなければならない。結果として、Ｔ（ＣＫ＝０）をＣＫが論理「０」の間の時間とすると、Ｔ（ＣＫ＝０）は、（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）より小さくなければならないという制約がある。

ＣＫが論理「１」のとき、ｓｗ１は、オンされ、回路は、安定化されたループとして動作する。信号「ｍ」の値は、「ｏｕｔ」にそのまま出され、「ｏｕｔ」の新しい値は、更に、「ｍ」を安定化させる。適切な動作のための条件は、Ｔ（ＣＫ＝１）をＣＫが論理「１」の間の時間とすると、Ｔ（ＣＫ＝１）が（ｔ＿ｉｎｖ＋ｔ＿ｓｗ）より大きくなければならないというものである。

数学的には、
（ｔ＿ｉｎｖ＋ｔ＿ｓｗ）＜Ｔ（ＣＫ＝０）＜（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）・・・・式（３）
ここで、ｔ＿ｉｎｖ＝インバータの伝搬遅延
ｔ＿ｓｗ＝スイッチの伝搬遅延
ｔ＿ｂｕｆ＝バッファの伝搬遅延
である。

１／（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）の値は、ＦＤの本質的振動周波数ということができる。入力クロック信号は、５０％のデューティサイクルを有しており、ＣＫの最小周波数は、適切な動作を補償するためには、本発明の実施形態のＦＤの本質的振動周波数の半分より大きくなくてはならない。

数学的には、
１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））＜ｆ＜１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ））・・・・式（４）
ここで、ｆ＝クロック信号ＣＫの周波数
である。

上記例では、ｔ＿ｂｕｆは、略、ｔ＿ｉｎｖの２倍に略等しい。入力クロック信号が５０％のデューティサイクルを持っているとすると、動作周波数は、約１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ））から１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））の範囲がある。この周波数レンジは、ｔ＿ｓｗとｔ＿ｉｎｖの値が略等しい場合、従来のマスタ−スレーブＴＦＦ周波数分周器の約２倍である。

ｔ＿ｓｗは、スイッチの遅延時間であるが、機能セレクタは主にスイッチで構成されているので、ｔ＿ｓｗは、また、機能セレクタの遅延時間であると考えられることに注意されたい。

図９及び１０は、例２の機能セレクタを有する本発明の一実施形態の周波数分周器（ＦＤ１）の動作を示す。図７と同様に、回路は、振動子とバッファの機能を繰り返す。ＣＫ＝０のとき、ｓｗ１は、開かれ、回路の状態は、図７と同じである。

ＣＫ＝１のとき、ｓｗ１は閉じられる。このとき、インバータの入力と出力は、閉ループを構成するが、ｓｗ１の両端子｛ｊ、ｍ｝における電圧差Ｖｓｗ１により、「ｏｕｔ」と「ｍ」間に電圧差が存在する。ノード「ｍ」の電圧レベルは、
Ｖｍ＝Ｖｏｕｔ＋Ｖｓｗ１・・・式（５）
で与えられ、これは、
Ｖｏｕｔ＝Ｖｍ−Ｖｓｗ１・・・式（６）
を示す。ここで、
Ｖｍは、ノード「ｍ」での電圧
Ｖｏｕｔ＝ノード「ｏｕｔ」での電圧
Ｖｓｗ１＝ｓｗ１の両端子における電圧差
である。

ＦＤ１の典型的なＤＣ特性曲線を図１０に示す。ｘ軸は、ノード「ｍ」における電圧レベルを、ｙ軸は、ノード「ｏｕｔ」における電圧レベルを示す。「バッファ」の特性曲線は、太線でプロットされており、Ｖｔｈ（ｂｕｆ）は、バッファの閾値電圧である。Ｖｍは、Ｖｔｈ（ｂｕｆ）より小さいとき、Ｖｏｕｔは、電圧「０」である。ＶｍがＶｔｈ（ｂｕｆ）より大きいとき、Ｖｏｕｔは、電圧「Ｖｄｄ」である。

「ｓｗ１」が開いており、式（３）は満たされているとき、インバータは、制限なしに、Ｖｍが、「０」か「Ｖｄｄ」のいずれかの電圧レベルであるように動作する。したがって、ＦＤ１の解の点は、「Ａ」あるいは「Ｂ」である。式（３）が満たされる限り、インバータは、「Ｖｏｕｔ」の論理的反転（反転）である「Ｖｍ」値を生成する。

他方、「ｓｗ１」が閉じているときは、インバータは、ノード「ｍ」に反転値を生成しない。むしろ、「ｍ」の電圧は、図９で議論したように、式（５）あるいは式（６）で与えられる。式（６）を、図１０（ｂ）の線としてプロットすると、ＤＣ特性曲線との３つの交点が現われる。第１の点は、「Ａ」であり、Ｖｍ＝Ｖｓｗ１及びＶｏｕｔ＝０を示す。第２の点は、「Ｂ」であり、Ｖｍ＝Ｖｄｄ−Ｖｓｗ１及びＶｏｕｔ＝Ｖｄｄを示す。第３の点は、「Ｃ］であり、Ｖｍ＝Ｖｔｈ（ｂｕｆ）及びＶｏｕｔ＝Ｖｄｄ／２を示す。

機能的には、点「Ａ」、あるいは、「Ｂ」のいずれの点における動作も「ｓｗ１」が開いているときと同様である。しかし、点「Ｃ」における動作は、ＦＤ１の入力「ｍ」と出力「ｏｕｔ」が、一瞬に、Ｖｔｈ（ｂｕｆ）及びＶｄｄ／２にそれぞれ安定化されることを示している。（この現象は、ある論文では、「メタスタビリティ」と呼ばれている。）このような安定状態が、Ｔに比べて無視できない時間継続するなら、「ｏｕｔ」値は、決まることができず、エラーが発生する。

いわゆる「メタスタビリティ」現象を避けるために、バッファのゲイン（駆動力とも呼ばれる）は、インバータのそれより大きく設計しなければならず、これにより、「ｏｕｔ」の電圧値は、「Ｖｍ」の値にわずかな変化があったとしても、「０」あるいは「Ｖｄｄ」のいずれかになる。換言すれば、バッファのゲインが十分大きければ、ＦＤ１回路は、解の点「Ａ」あるいは「Ｂ」のみで動作する。

例４の機能セレクタの動作機構及びＤＣ特性は、例２の機能セレクタのものと同様である。しかし、例４の機能セレクタを使用するなら、Ｖｓｗ１の値は、電界効果型トランジスタ「ｓｗ１」のドレイン−ソース間電圧の飽和値（オンの時の値）に略等しくなる。

図１１は、従来の周波数分周器と本発明の実施形態でのクロック周期（遅延）を比較した様子を示す。

を仮定すると、従来のマスタ−スレーブＦＤの遅延は、略（５＊ｔ＿ｉｎｖ）であり、提案しているＦＤのそれは、約（３＊ｔ＿ｉｎｖ）である。図１において、２つのバッファ、２つのスイッチ、１つのインバータがあるので、従来のマスタ−スレーブＦＤの遅延は、５＊ｔ＿ｉｎｖである。更に、図５に示される本発明の実施形態においては、１つのバッファ、１つのインバータ及び１つのスイッチのみがあるので、遅延は、３＊ｔ＿ｉｎｖである。クロック周期の４０％の圧縮が可能であることを示し、これは、最大動作周波数の速度の１．７倍の増加に等しい。

図１２は、本発明の一実施形態の動作レンジを示す。
図１２（ａ）は、本発明の実施形態の周波数分周器（新ＦＤ）と、従来のマスタ−スレーブ周波数分周器（Ｍ−Ｓ ＦＤ）の、Ｔ（ＣＫ＝０）＝Ｔ（ＣＫ＝１）＝２／ｆの条件の下での理論的動作範囲の比較を示したものである。ｘ軸は、電力供給電圧（Ｖｄｄ）を示し、ｙ軸は、入力クロック周波数（ｆ）を示す。Ｖｔｈは、インバータの閾値電圧を示している。両タイプの回路は、供給電圧がＶｔｈより大きい場合にのみ動作する。しかし、インバータの遅延は、ＶｄｄがちょっとＶｔｈより大きい場合には、比較的大きい。通常、インバータは、ＶｄｄがＶｔｈの約２倍より大きい時に、より速い速度で動作を開始する。

従来のＭ−Ｓ ＦＤは、下限値はないが、上限値１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））の制限の下のクロック周波数でのみ動作する。
数学的には、ｆ（Ｍ−Ｓ ＦＤ）、Ｍ−Ｓ ＦＤの動作周波数範囲、が、
０＜ｆ（Ｍ−Ｓ ＦＤ）＜１／（２＊（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））・・・式（７）
他方、本発明のＦＤ回路の動作範囲には、上限と下限があるものの、全体の周波数は、従来のＭ−Ｓ ＦＤ回路より高い。

図１２（ｂ）は、図６（ｃ）に示される例３の機能セレクタを有する図５（ａ）の周波数分周器のシミュレーション結果を示す。各軸は、図１２（ａ）と同じものを示す。このグラフの値は、カリフォルニア大学バークレー校の、Berkeley Predictive Technology Model(BPTM)のＳＰＩＣＥ ＢＳＩＭ４パラメータのような、標準の９０ｎｍＣＭＯＳパラメータを用いた典型的なトランジスタ遅延を用いて計算した。Ｖｄｄが１．５Ｖより大きいとき、動作周波数は、２２ＧＨｚより高い。４０Ｇｂｐｓ伝送システムのクロック周波数は、約２０ＧＨｚであるので、本発明の回路は、次世代通信システムに広く応用できる。

図１３は、標準９０ｎｍＣＭＯＳプロセスパラメータを使った、Ｓｐｉｃｅ Ｂｓｉｍ４シミュレーションを示す。Ｖｄｄ＝１．２Ｖにおける本発明の回路（図７）の瞬間的な（時間領域の）波形を示す。回路は、１６ＧＨｚで動作し、ＣＫの振幅は、Ｖｐｐ（ＣＫ）＝０．９５Ｖｐｐである。入力信号のふり幅が小さいことにより、より多くの電力を節約できるので、回路の電力消費をさらに削減することができる。「内部ｖ」は、図７の「ｍ」に等しく、ピークツーピークの電圧のふり幅は、約Ｖｐｐ（ＣＫ）／４である。

本発明のＦＤの周波数範囲には、下限が存在するが、図１４の回路は、動作範囲を拡大することができる。
図１４は、本発明の他の実施形態に従った周波数分周器の構成を示す。

この回路は、ＤＣレベルモニタ３５と調整ユニット３６を含む。ＤＣレベルモニタ３５は、「ｏｕｔ」のＤＣ電圧を検出し、このＤＣレベルにしたがって、調整ユニット３６は、可調整インバータ３３の遅延値「ｔ＿ｉｎｖ」を調整するか否かを決定する。

図１５は、可調整遅延器を有するＣＭＯＳインバータの２つの例を示す。
図１５（ａ）の可調整インバータにおいては、可変抵抗器４０が、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴトランジスタ４１と４２の間に挿入されており、インバータの伝搬遅延を調整する。図１５（ｂ）の可調整インバータにおいては、可変抵抗器４０はその伝搬遅延を調整するためのｎＭＯＳインバータのアクティブロードとして使用される。

図１６は、可調整遅延器を有するインバータのタイミング図を示す。
「ＶＨ」と「ＶＬ」は、それぞれ、「ｈｉｇｈ」レベル、「ｌｏｗ」レベル電圧を示すものとする。式（３）が満たされていると、全遅延は、動作範囲に入っており、正常な周波数分周が実行される。出力「ｏｕｔ」が、５０％デューディサイクルであり、ＤＣ電圧が略「ＶＨ／２」、論理的「ｈｉｇｈ」レベル電圧の半分、に等しい。調整ユニットは、正常な動作が続くように、Ｖ＿ａｄｊの値を維持する。

全遅延（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）がＴ（ＣＫ＝０）より小さい場合には、「ｏｕｔ」は、２回トグルし、（ＣＫ＝０）の期間に元の値に戻る。ＤＣレベルモニタ３５で検出される結果のＤＣ電圧は、「ＶＨ／２」でなくなる。Ｖ＿ａｄｊを可変することにより、調整ユニット３６は、正常動作が達成されるまで、可調整インバータの遅延を増加することができる。

他方、（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）が、（ＣＫ＝０）期間にトグルが起こらないほどに大きすぎる場合には、「ｏｕｔ」は、「ＶＨ」あるいは「ＶＬ」にとどまってしまうだろう。これらの電圧は、ＤＣレベルモニタ３５によって容易に検出できる。Ｖ＿ａｄｊを使って、可調整インバータの遅延を短くすることにより、動作は最後には、正常状態に戻る。

図１７は、インバータに可調整遅延器を有する本発明の実施形態の拘束条件を説明する図である。
図１７のタイミング図に示されるように、Ｔ（ＣＫ＝０）は、以下の式によって拘束される。
ｔ＿ｓｗ＋ｔ＿ｂｕｆ＜Ｔ（ＣＫ＝０）＜ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ・・・式（８）
ここで、ｔ＿ｉｎｖ２＝可調整インバータの伝搬遅延
ｔ＿ｓｗ＝スイッチの伝搬遅延
ｔ＿ｂｕｆ＝バッファの伝搬遅延
である。

５０％のデューティサイクルのＣＫを用いている場合、Ｔ（Ｃ＝０）＝Ｔ（ＣＫ＝１）したがって、ｆ＝１／（２＊Ｔ（ＣＫ＝０））である。以下の式が導かれる。
１／［２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）］＜ｆ＜１／［２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ）］・・・式（９）
他方、可調整インバータの遅延「ｔ＿ｉｎｖ２」が大きいとき、（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）の全伝搬遅延が、クロック周期Ｔよりも大きい可能性がある。したがって、Ｔ＝Ｔ（ＣＫ＝０）＋Ｔ（ＣＫ＝１）のとき、回路は、以下の式によって拘束される。
ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ＜Ｔ（ＣＫ＝０）＋Ｔ（ＣＫ＝１）＜２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）・・・式（１０）
周波数ｆであらわすと、
１／［２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）］＜ｆ＜１／（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）・・・式（１１）
式（９）と式（１１）を組み合わせると、
１／（２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））＜ｆ＜ＵＢ、・・・式（１２）
ここで、ＵＢ＝ｍｉｎ｛１／（２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ））、１／（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）｝。

ｔ＿ｉｎｖが、より大きな値「ｔ＿ｉｎｖ２」に増加されると、上限値は、図１８に示されるように、正常な動作を確保するためのより厳密な条件の下の値である、ＵＢに変更されなくてはならない。

結果として、ＤＣレベルモニタ３５と調整ユニット３６を実装することにより、ＦＤ回路の全体の動作周波数範囲は、以下のように、式（５）と式（１２）をあわせたものに広げることができる。
１／（２＊（ｔ＿ｉｎｖ２＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ））＜ｆ＜１／（２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ））・・・式（１３）
図１８は、本発明の実施形態に従ったＤＣレベルモニタを有する周波数分周器の理論的動作範囲を示す図である。

図１２（ａ）及び（ｂ）と同様に、ｘ軸は、Ｖｄｄを、ｙ軸は、ｆをあらわす。この図では、ｔ＿ｉｎｖ２とｔ＿ｉｎｖは、それぞれ、可調整インバータの最大及び最小伝搬遅延を表す。直線で網掛けされた領域は、可調整インバータが「ｔ＿ｉｎｖ」の遅延値を有する場合の、透過範囲を示す。点線で網掛けされた領域は、遅延が「ｔ＿ｉｎｖ２」である場合の透過範囲を示す。遅延値は、ＤＣレベルモニタと調整ユニットのループによって自動的に調整されるので、本発明の実施形態のＦＤは、網掛けの部分の全領域にわたって動作することができる。定量的には、ＦＤ回路は、式（１３）であらわされる「全動作範囲」において機能し、全動作範囲は、図７あるいは９に示されるＦＤのものよりも広い。

ＬＳＩ技術においては、これらの動作条件は、Ｖｄｄ、温度、プロセスパラメータなどによって影響を受ける。ＤＣレベルモニタを用いると、ＦＤ回路は、素子（スイッチ、バッファ、インバータ）がよい動作条件にあるか否かにかかわらず正常に動作する。良い動作条件は、（通常の条件の「通常ケース」及び、悪条件の「最悪ケース」に対して）「最良ケース」あるいは、「高速ケース」と呼ぶこともできる。短いゲート長（たとえば、約０．５ｕｍよりゲート長が短い）場合のＣＭＯＳプロセスのように、本質的パラメータ変位を起こす製造プロセスで回路が製造された場合に、広い動作範囲は、特に有効である。

図１９は、（図６（ａ）の例１の機能セレクタを用いた）図７の周波数分周器のスタンバイ（スリープ）モードを有する構成を示す。この構成では、ＤＣレベルモニタ３５と調整ユニット３６を設けることは任意である。この２つの任意のユニットは、より広い動作周波数範囲が望まれるときには、付け加える必要がある。図２０は、図１９の構成に使用される可調整インバータを示す。

ゲートが「スリープ」信号に接続されたｎＭＯＳトランジスタ「ＦＥＴ１」３７がＦＤ回路に加えられている。ＤＣレベルモニタと調整ユニットの両者は、任意である。「スリープ」信号が「ｈｉｇｈ」電圧レベルにある場合、Ｖ＿ａｄｊは、略０Ｖである。Ｖ＿ａｄｊが可調整インバータ３３に接続されると、たとえば、図２０（ａ）及び２０（ｂ）に示されるように、「ＦＥＴ２」３８（あるいは、「ＦＥＴ３」３９）のドレイン−ソース間抵抗が非常に大きくなり、リーク電流はほぼ「０」になる。

更に、スタンバイモードの間、ＣＫ＝１であるように、ＣＤの値を制御する論理回路を使用することにより、出力「ｏｕｔ」は、安定に保たれ、非常に少ない電力しか消費しない。換言すると、本発明のＦＤ回路は、半静的周波数分周器にアップグレードすることができる。（ここで、「静的」周波数分周器は、入力クロック信号が長い時間、特に、スタンバイモードの間、変化しなくても、出力値が変化しないような周波数分周器を指している。）
本発明の実施形態によれば、以下の特徴が得られる。
（１）提案する周波数分周器（新ＦＤ１及び新ＦＤ２）では、１ステージのみのバッファが用いられてる。
（２）信号経路を切り替えるのに、機能セレクタ（スイッチの組み合わせ）を使っている。
（３）短いスイッチング周期、これは、高い動作周波数を示す。
（４）ＦＤ回路により少ない素子しか使っていない。
（５）小型。高い動作周波数範囲を有している一方、実施形態の回路は、従来の周波数分周器より小型である。
（６）より少ない数の論理ゲートしか使っていないので、実施形態の回路は、電力消費が少ない。
（７）ＤＣレベルモニタと調整ユニットが本発明のＦＤに実装されれば、より広い動作周波数範囲が実現できる。
（８）ＦＥＴトランジスタと「スタンバイ」モード制御信号が追加されると、リーク電流を小さくすることができる。
（９）「スタンバイ」モードの間に出力値をモニタし、制御するように論理回路を実装すれば、電力を節約する「スタンバイ」モードが可能である。換言すると、ＦＤは、半静的周波数分周器（図１９において記載したように）にアップグレード可能である。

以下に、本発明の応用例を説明する。
図２１は、３つのマルチプレクサ（５１、５２、５３）、１つの１／２周波数分周器「Ｄｉｖ／２」４３、及び、１つの１／ｎ周波数分周器「Ｄｉｖ／ｎ」４４（ここで、ｎは整数）を含む、高速マルチプレキシング（ＭＵＸ）システムを示す。２ｎ個の「低データレート」の、「高データレート」信号に多重されるために、３つの連なったマルチプレクサ（ＭＵＸ１（５１）、ＭＵＸ２（５２）、ＭＵＸ３（５３））を介してマルチプレクサＭＵＸ１に入力される入力信号がある（ここで、２ｎは、偶数である）。ＭＵＸ１、ＭＵＸ２、ＭＵＸ３へのクロック信号は、それぞれ、Ｃｋ（ｆ／２ｎ）、Ｃｋ（ｆ／２）、及び、Ｃｋ（ｆ）であり、Ｃｋ（ｆ）は、ＶＣＯあるいはクロック生成器（ＣｋＧｅｎ）あるいは、基準クロック（ＣｋＲｅｆ）であり、最大の周波数ｆを有している。Ｃｋ（ｆ／２）は、１／２クロック信号であり、周波数は、ｆ／２である。Ｃｋ（ｆ／２ｎ）は、１／２ｎクロック信号であり、周波数は、ｆ／２ｎである。「Ｄｉｖ／２」及び「Ｄｉｖ／ｎ」周波数分周器が、それぞれ、Ｃｋ（ｆ／２）及びＣｋ（ｆ／２ｎ）を生成するのに使用される。本発明の周波数分周器は、Ｃｋ（ｆ／２）を生成するのに利用でき、また、ほとんどの場合、ｎは、２のべき乗であるので、周波数分周器を直列に接続することにより、Ｃｋ（ｆ／２）からＣｋ（ｆ／２ｎ）を生成するのにも利用できる。

Ｃｋ（ｆ／２ｎ）は、また、周波数検出器あるいはＰＬＬのための信号として使用することもできる。「Ｄｉｖ／２」、「Ｄｉｖ／ｎ」、ＶＣＯ、及び、ＰＬＬの組み合わせは、いくつかの論文では、クロック逓倍ユニット（ＣＭＵ）と呼ばれる。Ｃｋ（ｆ）信号は、もっとも高速の周波数を持っているので、高速の「Ｄｉｖ／２」周波数分周器が通常必要となる。電力消費が問題となる場合には、低消費電力の「Ｄｉｖ／２」及び「Ｄｉｖ／ｎ」周波数分周器が必要となるが、本発明は、この条件を満たすことができる。

図２２は、ｎ＝４のときの図２１のＭＵＸ及びＰＬＬシステムのタイミング図を示している。ＴはＣｋ（ｆ）のクロック周期である。図に示されているように、Ｃｋ（ｆ／２）のクロック周期は、２Ｔに等しく、Ｃｋ（ｆ／２ｎ）のそれは、８Ｔである。ここで、ｎ＝４である。

図２３は、２つの周波数分周器、位相検出器（ＰＤ）６０、チャージポンプ（ＣＰ）あるいは、ローパスフィルタ（ＬＰＳ）あるいは両方であるブロック６１、及び、ＶＣＯ６２を含む、高速フェーズロックトロープ（ＰＬＬ）を示す。このＰＬＬでは、「Ｄｉｖ／２」及び「Ｄｉｖ／ｎ」周波数分周器は、それぞれ、Ｃｋ（ｆ／２）及びＣｋ（ｆ／２ｎ）を生成するために使用される。上記例と同様に、Ｃｋ（ｆ）信号は、最大の周波数を有しているので、高速「Ｄｉｖ／２」周波数分周器が通常要求される。「Ｄｉｖ／２」４３と「Ｄｉｖ／ｎ」４４周波数分周器の組み合わせは、しばしは、いくつかの論文において、プレスカラーと呼ばれる。この回路及び、その変形は、有線及び無線の通信回路に広く使われる。

電力消費が問題となる場合には、低消費電力の「Ｄｉｖ／２」及び「Ｄｉｖ／ｎ」周波数分周器が必要であるが、本発明は、これを満たすことができる。
再び、図２２は、ｎ＝４のときの、図２３のＰＬＬシステムのタイミング図を示している。説明は、図２１の時と同様であるので、省略する。

図２４は、高速２−位相クロック生成器への実施形態の応用例を示す。
図２４（ａ）において、クロック生成器は、１つのインバータ６５と、２つの「Ｄｉｖ／２」周波数分周器６３及び６４を有している。Ｉはインフェーズクロック、Ｑは、直交クロックであり、両クロック信号は、ＰＬＬ、プロセッサ、データリタイマ（いくつかの論文では、合成器あるいはＣＤＲと呼ばれる）などに使用することができる。この例では、ＩとＱの位相差は、９０度である。

図２４（ｃ）は、図２４（ａ）における高速クロック生成器のタイミング図を示している。
Ｃｋｂは、Ｃｋ（ｆ）の反転クロックである。つまり、Ｃｋ（ｆ）とＣｋｂの位相差は、１８０度であることを示している。Ｃｋ（ｆ）とＣｋｂの周波数を２で分周すると、ＩとＱクロックが、それぞれ生成され、ＩとＱのクロックの位相差は、９０度、１８０度の半分となる。この回路とその変形は、有線及び無線の通信回路に広く使われる。

図２４（ｂ）は、高速２−位相クロック生成器の他の実装例を示す図である。
基本構成は、上記例のものと同様である。しかし、インバータの変わりに、この例では、「位相シフタ」６６が使われている。「位相シフタ」は、Ｃｋ（ｆ）を１８０度シフトし、「Ｃｋｂ」信号を生成する。この「位相シフタ」は、遅延ユニットあるいは、位相補間器でよい。２つの「Ｄｉｖ／２」ＦＤ及び信号｛Ｉ、Ｑ｝の説明は、図２４（ａ）のものと同様であり、したがって、省略する。

再び、図２４（ｃ）は、図２４（ｂ）の高速クロック生成器のタイミング図を示している。この回路及びその変形は、有線及び無線の通信回路に広く使われている。説明は、図２４（ａ）の場合と同様であるので、省略する。

図２５は、１つの位相シフタ、２つの「Ｄｉｖ／２」周波数分周器及び、２つの位相補間器（phase interpol）が４位相クロックを生成するために使用される高速多位相クロック生成器を示す。図２５（ｂ）は、ＣＫ１〜ＣＫ４間の位相シフトが４５度であるクロック生成器３のタイミング図を示している。

図２５（ａ）において、高速クロックＣｋ（ｆ）は、Ｃｋ１を生成するためにＣｋ（ｆ）を２で分周する「Ｄｉｖ／２」４５へ入力される。高速クロックＣｋ（ｆ）は、Ｃｋ（ｆ）の位相を１８０度シフトし、Ｃｋｂとして出力する位相シフタ４７にも入力され、Ｃｋｂは、「Ｄｉｖ／２」４６によって２で分周されてＣｋ３を生成する。Ｃｋ３の位相は、Ｃｋ１に対して９０度シフトされている。位相補間器４９は、Ｃｋ１とＣｋ３を受信し、Ｃｋ１とＣｋ３の位相差の半分、４５度だけ、Ｃｋ１に対して位相がシフトしているＣｋ２を生成する。位相補間器５０は、反転されたＣｋ１とＣｋ３を受信し、Ｃｋ１とＣｋ３の位相差の半分、４５度だけＣｋ３に対して、位相がシフトされたＣｋ４を生成する。これは、Ｃｋ４は、非反転Ｃｋ１に対して、１３５度の位相を持っていることを意味する。

ＰＬＬあるいは位相補間器の組み合わせで、提案のＦＤは２位相クロック生成器および多位相クロック生成器のずべてにおいて、正確なクロック信号を生成するのに使用できる。

図２６は、多位相クロック生成器への本発明の他の応用を示す。
図２６（ａ）は、１つの位相シフタ、２つの「Ｄｉｖ／２」周波数分周器、２つのインバータが４位相クロックを生成するのに使用される他の高速多位相クロック生成器を示す。図２６（ａ）において、位相シフタ５９は、Ｃｋ（ｆ）の位相を１８０度シフトし、Ｃｋｂを生成する。Ｃｋ（ｆ）は、「Ｄｉｖ／２」５６によって、２で分周され、Ｃｋ１を生成する。Ｃｋ１は、インバータ５７に入力され、Ｃｋ１に対して、位相が１８０度シフトしたＣｋ３を生成する。Ｃｋｂは、「Ｄｉｖ／２」５５によって２で分周されＣｋ１に対し、位相が９０度シフトしたＣｋ２を生成する。Ｃｋ２は、インバータ５８に入力され、Ｃｋ１に対し、位相が２７０度シフトしたＣｋ４を生成する。

図２６（ｂ）は、各ＣＫ１〜ＣＫ４間の位相シフトが９０度である、クロック生成器４のタイミング図を示す。ＰＬＬあるいは位相補間器の組み合わせにより、本発明のＦＤは、すべての２位相クロック生成器及び多位相クロック生成器において、正確なクロック信号を生成するのに利用可能である。

図２７は、本発明の応用として、１／２ｍ周波数分周器を説明する図である。
図２７は、１／２ｍ周波数分周器の構成を示している。通常使われる１／ｎ分周期においては、ｎは、ｍを整数として、２ｍに等しい。換言すると、図２１、２３の「Ｄｉｖ／ｎ」ブロックは、「２ｍ分周」あるいは、「１／２ｍ」周波数分周器とも呼ばれる。「１／２ｍ」周波数分周器は、図２７（ａ）に示されるように、「２分周」（Ｄｉｖ／２）周波数分周器を数個カスケード接続することにより、構成される。「１／２ｍ」周波数分周器への入力は、通常、最大周波数を有しているので、第１の「Ｄｉｖ／２」ブロック６８は、本発明の周波数分周器であるべきである。最初の周波数分周の後、Ｃｋ（ｆ／２）のクロック周波数は、半分になる。「Ｄｉｖ／２」ブロック６９による２番目の周波数分周の後、Ｃｋ（ｆ／４）のクロック周波数は、４分の１、などである。ある応用においては、従来のマスタ−スレーブ周波数分周器は、分周されたクロック信号を扱うことができる。回路設計者は、速度と電力消費の条件にしたがって、従来と、提案している周波数分周器から選択することができる。換言すると、「Ｄｉｖ／２」ブロック６９、７０、７１は、提案の、あるいは、従来の分周器とすることができる。

図２７（ｂ）に、「２ｍ分周」周波数分周器の典型的なタイミング図が示されている。図２７（ｂ）に明らかに示されているように、Ｃｋ（ｆ／２）は、Ｃｋ（ｆ）の１／２の周波数を持っており、Ｃｋ（ｆ／４）は、Ｃｋ（ｆ／２）の１／２の周波数を持っており、これは、Ｃｋ（ｆ）の１／４を意味し、Ｃｋ（ｆ／２ｍ）は、Ｃｋ（ｆ）の１／２ｍの周波数を持っている。

本発明の提案している周波数分周器は、クロックデータリカバリ（ＣＤＲ）システム、高速トランシーバ、有線及び無線通信システムに応用可能である。周波数分周器は、大規模集積回路（ＬＳＩ）あるいは、プリント回路ボード（ＰＣＢ）あるいは、これらの組み合わせのいずれの形でも実装可能である。これは、ＭＵＸシステム、ＰＬＬシステムに応用が可能である。図２４〜２６の高速クロック生成器の例で記載したような、多位相クロック生成器及び、図２７に示された「２ｍ分周」周波数分周器を構成するのに使用可能である。

（付記１）
２つのフィードバック経路の１つの選択された信号がバッファユニットに主として入力されるように、所定の条件を満たす周波数を持つクロック信号に同期して、信号を選択する機能セレクタユニットと、
該機能セレクタユニットから入力される信号をバッファリングし、バッファリングされた信号を出力するバッファユニットと、
該バッファユニットの出力信号を該バッファユニットの入力にフィードバックする２つのフィードバック経路と、
信号値を反転する、２つのフィードバック経路の１つに設けられたインバータユニットと、
を備えることを特徴とする周波数分周器。

（付記２）
前記機能セレクタは、
２つのフィードバック経路の１つに設けられ、２つのフィードバック経路の１つを開いたり閉じたりするために、前記クロック信号に同期して、オン、オフする第１のスイッチユニットと、
２つのフィードバック経路の他方に設けられ、２つのフィードバック経路の他方を開いたり閉じたりするために、第１のスイッチユニットとは反対のタイミングでオン、オフする第２のスイッチユニットと、
を備えることを特徴とする付記１に記載の周波数分周器。

（付記３）
前記機能セレクタは、
前記クロック信号に同期してオン、オフするスイッチユニットを備え、
前記２つのフィードバック経路の１つがスイッチユニットによって開閉され、前記２つのフィードバック経路のインバータユニットを含む他方は、常に閉じられていることを特徴とする付記１に記載の周波数分周器。

（付記４）
第１のスイッチユニット、第２のスイッチユニット及びスイッチユニットは、トランジスタで構成されていることを特徴とする付記２または３に記載の周波数分周器。

（付記５）
前記インバータユニットの動作遅延は、調整可能であることを特徴とする付記１に記載の周波数分周器。

（付記６）
前記インバータユニットは、可変抵抗器を備え、該インバータユニットの動作遅延は、該可変抵抗器の抵抗値を帰ることにより調整することを特徴とする付記５に記載の周波数分周器。

（付記７）
前記周波数分周器が動作していないときには、前記インバータユニットをオフにするオフユニットを更に備えることを特徴とする付記１に記載の周波数分周器。

（付記８）
前記所定の条件は、
ｔ＿ｉｎｖを前記インバータユニットの遅延時間とし、ｔ＿ｓｗを前記機能セレクタユニットの遅延時間と子、ｔ＿ｂｕｆを前記バッファユニットの遅延時間とし、ｍｉｎ｛Ａ、Ｂ｝がＡとＢの小さいほうを意味するとしたとき、
１／｛２＊(ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）｝＜クロック信号の周波数＜ｍｉｎ｛１／｛２＊（ｔ＿ｓｗ＋ｔ＿ｂｕｆ）｝、１／（ｔ＿ｉｎｖ＋ｔ＿ｓｗ＋ｔ＿ｂｕｆ）｝
と表されることを特徴とする付記１に記載の周波数分周器。

（付記９）
付記１に記載の周波数分周器を使ったマルチプレキシングシステム。
（付記１０）
付記１に記載の周波数分周器を使ったフェーズロックトループシステム。

（付記１１）
付記１に記載の周波数分周器を使ったクロック生成器。

従来の周波数分周器を説明する図（その１）である。 従来の周波数分周器を説明する図（その２）である。 従来の周波数分周器を説明する図（その３）である。 従来の周波数分周器を説明する図（その４）である。 本発明の実施形態の周波数分周器を示す図である。 機能セレクタの４つの構成例を示す図である。 例１の機能セレクタを備えた本発明の実施形態の周波数分周器の動作を示す図（その１）である。 例１の機能セレクタを備えた本発明の実施形態の周波数分周器の動作を示す図（その２）である。 例２の機能セレクタを備えた本発明の実施形態の周波数分周器（ＦＤ１）の動作を示す図（その１）である。 例２の機能セレクタを備えた本発明の実施形態の周波数分周器（ＦＤ１）の動作を示す図（その２）である。 従来の周波数分周器と本発明の実施形態のクロック周期（遅延）の比較を示す図である。 本発明の実施形態の動作範囲を示す図である。 標準９０ｎｍＣＭＯＳプロセスパラメータを使った、Ｓｐｉｃｅ Ｂｓｉｍ４シミュレーション結果を示す図である。 本発明の他の実施形態に従った周波数分周器の構成を示す図である。 可調整遅延器を備えるＣＭＯＳインバータの２つの例を示す図である。 可調整遅延器を備えるインバータのタイミング図を示す図である。 インバータに可調整遅延器を備える、本発明の実施形態の制約を説明する図である。 本発明の実施形態に従ったＤＣレベルモニタを有する周波数分周器の理論的動作範囲を示す図である。 （図６（ａ）の例１の機能セレクタを備える）図７の周波数分周器のスタンバイ（スリープ）モードを有する構成を示す図である。 図１９の構成に使用される可調整インバータを示す図である。 本発明の応用としての、高速マルチプレキシング（ＭＵＸ）システムを示す図である。 ＭＵＸとＰＬＬシステムのタイミング図である。 本発明の応用としての、高速フェーズロックトループ（ＰＬＬ）システムを示す図である。 高速２位相クロック生成器への実施形態の応用例を示す図である。 多位相クロック生成器への本発明の応用を説明する図である。 多位相クロック生成器への本発明の他の応用を示す図である。 本発明の応用としての、「２ｍ分周」周波数分周器を説明する図である。

符号の説明

１０、１１、３０ バッファ
１２、３２、４８、５７、５８、６５ インバータ
１５ ミキサ／乗算器
１６ ローパスフィルタ
１７、２３ 増幅器
２０、２１ 抵抗器
２２ Gilbert乗算器
３１ 機能セレクタ
３３ 可調整インバータ
３５ ＤＣレベルモニタ
３６ 調整ユニット
３７、３８、３９ 電界効果型トランジスタ（ＦＥＴ）
４０ 可変抵抗器
４１ ｐ型電界効果型トランジスタ（ＦＥＴ）
４２ ｎ型電界効果型トランジスタ（ＦＥＴ）
４３、４５、４６、５５、５６、６３、６４ 「２分周」周波数分周器
４４ 「ｎ分周」周波数分周器
４７、５９、６６ 位相シフタ
４９、５０ 位相補間器
５１ ２ｎビットツー４ビットマルチプレクサ
５２ ４ビットツー２ビットマルチプレクサ
５３ ２ビットツー１ビットマルチプレクサ
５４ クロック逓倍ユニット（ＣＭＵ）
６０ 位相検出器
６１ チャージポンプあるいは、ローパスフィルタあるいは、両方
６２ 電圧制御振動子（ＶＣＯ）
６８、６９、７０、７１ 「２分周｝周波数分周器
７２ 「２ｍ分周」周波数分周器

Claims (7)

1. ２つのフィードバック経路の１つの選択された信号がバッファユニットに主として入力されるように、所定の条件を満たす周波数を持つクロック信号に同期して、信号を選択する機能セレクタユニットと、
   該機能セレクタユニットから入力される信号をバッファリングし、バッファリングされた信号を出力するバッファユニットと、
   該バッファユニットの出力信号を該バッファユニットの入力にフィードバックする２つのフィードバック経路と、
   信号値を反転する、２つのフィードバック経路の１つに設けられたインバータユニットと、
   を備えることを特徴とする周波数分周器。
2. 前記機能セレクタは、
   ２つのフィードバック経路の１つに設けられ、２つのフィードバック経路の１つを開いたり閉じたりするために、前記クロック信号に同期して、オン、オフする第１のスイッチユニットと、
   ２つのフィードバック経路の他方に設けられ、２つのフィードバック経路の他方を開いたり閉じたりするために、第１のスイッチユニットとは反対のタイミングでオン、オフする第２のスイッチユニットと、
   を備えることを特徴とする請求項１に記載の周波数分周器。
3. 前記機能セレクタは、
   前記クロック信号に同期してオン、オフするスイッチユニットを備え、
   前記２つのフィードバック経路の１つがスイッチユニットによって開閉され、前記２つのフィードバック経路のインバータユニットを含む他方は、常に閉じられていることを特徴とする請求項１に記載の周波数分周器。
4. 前記インバータユニットの動作遅延は、調整可能であることを特徴とする請求項１に記載の周波数分周器。
5. 前記周波数分周器が動作していないときには、前記インバータユニットをオフにするオフユニットを更に備えることを特徴とする請求項１に記載の周波数分周器。
6. 前記周波数分周器の出力の電圧レベルを検出するＤＣレベルモニタと、
   前記可調整インバータの遅延を制御する調整ユニットと、
   を更に備えることを特徴とする請求項４に記載の周波数分周器。
7. 前記周波数分周器の出力の電圧レベルを検出するＤＣレベルモニタと、
   前記可調整インバータの遅延を制御する調整ユニットと、
   を更に備えることを特徴とする請求項５に記載の周波数分周器。

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