JPH01303928A - ダイナミック型分周器 - Google Patents
ダイナミック型分周器Info
- Publication number
- JPH01303928A JPH01303928A JP13589888A JP13589888A JPH01303928A JP H01303928 A JPH01303928 A JP H01303928A JP 13589888 A JP13589888 A JP 13589888A JP 13589888 A JP13589888 A JP 13589888A JP H01303928 A JPH01303928 A JP H01303928A
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- JP
- Japan
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- transfer gate
- frequency
- frequency divider
- inverter
- input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000903 blocking effect Effects 0.000 claims abstract description 16
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 6
- 238000005513 bias potential Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910020647 Co-O Inorganic materials 0.000 description 1
- 229910020704 Co—O Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数分周器に関し、特にマイクロ波帯に使用
されるＧａＡｓ ＩＣ周波数分周器に関する。
されるＧａＡｓ ＩＣ周波数分周器に関する。
マイクロ波帯、特にＣバンド以上で動作する周波数分周
器は従来の技術としてＭ、ＲＯＣＣＨＩ他”ＧａＡｓＤ
ｉｇｉｔａｌ Ｄｙｎａｍｉｃ ＩＣ’ｓ ｆｏｒ Ａ
ｐｐｌｉｃａｔｉｏｎｓ ｕｐ ｔｏ １０ＧＨｚ”、
Ｉ−ＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−８Ｔ
ＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬＳＣ−１８，ｐｐ３
６９−３７６、Ｎα３．ＪＵＮＥ １９８３に見られる
ダイナミック分周器ＩＣがある。これはＧａＡｓＭＥＳ
ＦＥＴを基本素子として第３図に示されるようなインバ
ータ１とトランスファーゲート３とバッファ２とトラン
スファーゲート４とで帰還ループを構成し、第１のクロ
ック信号を発生するクロック信号源２０と第１のクロッ
ク信号とは逆位相の第２のクロック信号を発生するクロ
ック信号源２１からの第１および第２のクロック信号を
入力端子１８．１９に受け、それらの信号によるトラン
スファーゲート３とトランスファーゲート４とのスイッ
チング時の電荷保持作用により第１および第２のクロッ
ク信号の周波数を１／２分周を行い出力端子６に分周さ
れた信号を得るものである。
器は従来の技術としてＭ、ＲＯＣＣＨＩ他”ＧａＡｓＤ
ｉｇｉｔａｌ Ｄｙｎａｍｉｃ ＩＣ’ｓ ｆｏｒ Ａ
ｐｐｌｉｃａｔｉｏｎｓ ｕｐ ｔｏ １０ＧＨｚ”、
Ｉ−ＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−８Ｔ
ＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬＳＣ−１８，ｐｐ３
６９−３７６、Ｎα３．ＪＵＮＥ １９８３に見られる
ダイナミック分周器ＩＣがある。これはＧａＡｓＭＥＳ
ＦＥＴを基本素子として第３図に示されるようなインバ
ータ１とトランスファーゲート３とバッファ２とトラン
スファーゲート４とで帰還ループを構成し、第１のクロ
ック信号を発生するクロック信号源２０と第１のクロッ
ク信号とは逆位相の第２のクロック信号を発生するクロ
ック信号源２１からの第１および第２のクロック信号を
入力端子１８．１９に受け、それらの信号によるトラン
スファーゲート３とトランスファーゲート４とのスイッ
チング時の電荷保持作用により第１および第２のクロッ
ク信号の周波数を１／２分周を行い出力端子６に分周さ
れた信号を得るものである。
上述した従来の周波数分周器は、正１反両相の入力クロ
ック信号が必要であり、単相入力で動作させることがで
きないという欠点がある。
ック信号が必要であり、単相入力で動作させることがで
きないという欠点がある。
また、分周器ＩＣ内部にインバータを内蔵して両相信号
を発生し従来のダイナミック型分周器を駆動する手段が
あるが、次に述べる理由のため実現は困難であった。ダ
イナミック型分周器における最大動作周波数は、第３図
従来のダイナミック分周器の構成図中で示されるトラン
スファーゲートバイアス電位Ｖ。、２２に非常に敏感に
影響される。実際の例として第４図にＧａＡｓＩＣダイ
ナミック型１／２分周器の入力感度特性を示す。同図か
らトランスファーゲートバイアス電位■。０が０．４ｖ
変化するだけで最大分周周波数がＩＧＨｚ以上大きく変
化することがわかる。また同図によりゲートバイアス電
位Ｖ。０の最適バイアス電位が存在することがわかる。
を発生し従来のダイナミック型分周器を駆動する手段が
あるが、次に述べる理由のため実現は困難であった。ダ
イナミック型分周器における最大動作周波数は、第３図
従来のダイナミック分周器の構成図中で示されるトラン
スファーゲートバイアス電位Ｖ。、２２に非常に敏感に
影響される。実際の例として第４図にＧａＡｓＩＣダイ
ナミック型１／２分周器の入力感度特性を示す。同図か
らトランスファーゲートバイアス電位■。０が０．４ｖ
変化するだけで最大分周周波数がＩＧＨｚ以上大きく変
化することがわかる。また同図によりゲートバイアス電
位Ｖ。０の最適バイアス電位が存在することがわかる。
今、説明したように従来のダイナミック型分周器の両相
クロック入力の一方のクロック入力にインバータを、も
う一方のクロック入力に入力信号をそのまま入力して単
相駆動化しようとすると、インバータ出力とクロック入
力端であるトランスファーゲートのゲート間、及び入力
端電位ともう一方のクロック入力であるもう一方のトラ
ンスファーゲートのゲート間の最適動作電位のレベル合
わせが十分に行なえないため（通常ダイオードによるレ
ベルシフタを使うため約０．７ｖの精度でビかレベル合
わせができない。）トランスファーゲートの動作電圧が
最適でなくなり動作がきわめて難しくなる。
クロック入力の一方のクロック入力にインバータを、も
う一方のクロック入力に入力信号をそのまま入力して単
相駆動化しようとすると、インバータ出力とクロック入
力端であるトランスファーゲートのゲート間、及び入力
端電位ともう一方のクロック入力であるもう一方のトラ
ンスファーゲートのゲート間の最適動作電位のレベル合
わせが十分に行なえないため（通常ダイオードによるレ
ベルシフタを使うため約０．７ｖの精度でビかレベル合
わせができない。）トランスファーゲートの動作電圧が
最適でなくなり動作がきわめて難しくなる。
本発明のダイナミック型分周器は、インバーターと第１
のトランスファーゲートと第２のトランスファーゲート
とを少くとも含んで帰還ループ構成した分周部と、クロ
ック信号入力端と、このクロック信号入力端に接続され
てクロック信号を反転する位相反転部と、第１のトラン
スファーゲートの制御入力とクロック信号入力端との間
に接続された第１の直流阻止容量と、第２のトランスフ
ァーゲートの制御入力と位相反転部の出力との間に接続
された第２の直流阻止容量とを含んで構成されている。
のトランスファーゲートと第２のトランスファーゲート
とを少くとも含んで帰還ループ構成した分周部と、クロ
ック信号入力端と、このクロック信号入力端に接続され
てクロック信号を反転する位相反転部と、第１のトラン
スファーゲートの制御入力とクロック信号入力端との間
に接続された第１の直流阻止容量と、第２のトランスフ
ァーゲートの制御入力と位相反転部の出力との間に接続
された第２の直流阻止容量とを含んで構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。インバータ
１とトランスファーゲート３とバッファ２とトランスフ
ァーゲート４とで帰還ループを構成したダイナミック型
１／２分周器に、位相反転用のインバータ８及び最適な
分周周波数を得るための最適トランスファーゲートバイ
アス電圧（第３図ではトランスファーゲートバイアス電
位ｖ。０２２に相当）をトランスファーゲートのゲート
端子に与えるための高周波阻止抵抗９、直流阻止容量１
０、ゲートバイアス電位供給用抵抗１１、ゲートバイア
ス電圧供給用抵抗１２、電源１３、電源１４が付いてい
る構成となっている。尚、バッファ２は比反転増幅器で
ある。
１とトランスファーゲート３とバッファ２とトランスフ
ァーゲート４とで帰還ループを構成したダイナミック型
１／２分周器に、位相反転用のインバータ８及び最適な
分周周波数を得るための最適トランスファーゲートバイ
アス電圧（第３図ではトランスファーゲートバイアス電
位ｖ。０２２に相当）をトランスファーゲートのゲート
端子に与えるための高周波阻止抵抗９、直流阻止容量１
０、ゲートバイアス電位供給用抵抗１１、ゲートバイア
ス電圧供給用抵抗１２、電源１３、電源１４が付いてい
る構成となっている。尚、バッファ２は比反転増幅器で
ある。
次にその動作を説明する。入力クロック信号源７からの
クロック信号は、入力端５に加えられる。
クロック信号は、入力端５に加えられる。
入力端子５に加えられたクロック信号は、２つに分岐さ
れ、１つはそのままトランスファーゲート４に、もう１
つはインバータ８で位相反転されたのち、トランスファ
ーゲート３に、それぞれ直流阻止容量１０を介して加え
られる。第４図で示したデータのように、トランスファ
ーゲートに与えるゲートバイアス電位Ｖ。０はわずかな
変化でも最大分周周波数を大きく変える。そのため２つ
の入力信号のもっている直流分を直流阻止容量１０で阻
止し、改めてゲートバイアス供給回路１５により作り出
される最適ゲートバイアス電圧を、高周波阻止抵抗゛９
を介して加えている。
れ、１つはそのままトランスファーゲート４に、もう１
つはインバータ８で位相反転されたのち、トランスファ
ーゲート３に、それぞれ直流阻止容量１０を介して加え
られる。第４図で示したデータのように、トランスファ
ーゲートに与えるゲートバイアス電位Ｖ。０はわずかな
変化でも最大分周周波数を大きく変える。そのため２つ
の入力信号のもっている直流分を直流阻止容量１０で阻
止し、改めてゲートバイアス供給回路１５により作り出
される最適ゲートバイアス電圧を、高周波阻止抵抗゛９
を介して加えている。
第５図には、本発明により試作したＧａＡｓＭＥＳＦＥ
Ｔを基本素子としたＧａＡｓＩＣダイナミック型１／２
分周器の入力感度特性を示す。
Ｔを基本素子としたＧａＡｓＩＣダイナミック型１／２
分周器の入力感度特性を示す。
第２図は本発明の他の実施例の構成図を示す。
本実施例は、第１図の一実施例の構成を２つ従続接続し
て１／４分周器としたものである。バッファ１６及び信
号電圧増幅用インバータ１７は前段で１／２分周した信
号を増幅して後段を動作させるのに十分な信号電圧にす
るためのものである。
て１／４分周器としたものである。バッファ１６及び信
号電圧増幅用インバータ１７は前段で１／２分周した信
号を増幅して後段を動作させるのに十分な信号電圧にす
るためのものである。
本実施例のように本発明によれば単相でダイナミック型
分周器を駆動できるため２段ないしそれ以上の縦続接続
が可能であり、多段分周が容易に得られる。第６図には
、本発明によるＧａＡｓＭＥＳＦＥＴを基本素子とした
ＧａＡｓ ＩＣダイナミック型１／４分周器の入力感
度特性を示す。
分周器を駆動できるため２段ないしそれ以上の縦続接続
が可能であり、多段分周が容易に得られる。第６図には
、本発明によるＧａＡｓＭＥＳＦＥＴを基本素子とした
ＧａＡｓ ＩＣダイナミック型１／４分周器の入力感
度特性を示す。
以上説明したように、本発明は、従来のダイナミック分
局器に位相反転用インバータを付加して両相信号を作り
出し、さらに直流阻止容量と高周波阻止抵抗、バイアス
供給回路を用いてトランスファーゲートに最適動作バイ
アス電圧を加えることにより、単相入力動作でしかも安
定に最高分周周波数を得ることを可能にする効果がある
。ＩＣの製造面から考えると、常にトランスファーゲー
トに最適動作バイアス電圧を正確に与えているため、回
路素子定数のバラツキに強く、良品の高歩留りが得られ
るという効果がある。
局器に位相反転用インバータを付加して両相信号を作り
出し、さらに直流阻止容量と高周波阻止抵抗、バイアス
供給回路を用いてトランスファーゲートに最適動作バイ
アス電圧を加えることにより、単相入力動作でしかも安
定に最高分周周波数を得ることを可能にする効果がある
。ＩＣの製造面から考えると、常にトランスファーゲー
トに最適動作バイアス電圧を正確に与えているため、回
路素子定数のバラツキに強く、良品の高歩留りが得られ
るという効果がある。
第１図は本発明の一実施例による単相入力のダイナミッ
ク型分局器の回路ブロック図、第２図は本発明の他の実
施例による単相入力ダイナミック型分局器の回路ブロッ
ク図、第３図は従来のダイナミック型分局器の回路ブロ
ック図、第４図は従来のダイナミック型１／２分周器の
入力感度特性を示す図、第５図は本発明の一実施例によ
る単相入力ダイナミック型１／２分周器の入力感度特性
を示す図、第６図は本発明の他の実施例による単相入力
ダイナミック型１／４分周器の入力感度特性を示す図で
ある。 １・・・・・・インバータ、２・・団・バッファ、３・
旧・・トランスファーゲート、４・・・・・・トランス
ファーゲート、５・・・・・・入力端、６・・・・・・
出力端、７・・印・入力クロック信号、８・・・・・・
位相反転用インバータ、９・・・・・・高周波阻止用イ
ンバータ、１０・・・・・・直流阻止容量、１１・・・
・・・ゲートバイアス電圧供給用抵抗、１２・・・・・
・ゲートバイアス電圧供給用抵抗、１３・・川・電源、
１４・・・・・・電源、１５・・川・ゲートバイアス供
給回路、１６・・・・・・バッファ、１７・・・・・・
信号電圧増幅用インバータ、１８・・・・・・入力端、
１９・・団・入力端、２０・・・・・・クロック信号、
２１・・団・クロック信号、２２・・・・・・トランス
ファーゲートバイアス電位ｖＯｏ・ 代理人 弁理士 内 原 音 ／４ ／−−−イシバータ ／１−−−ケ！トバ
イアス習乞昼イ又第会円汐−−−Ｘカ鳩 ／
４−−一電〕原１−−−出力塙 ／３−−
−ケートバイアスイ共オ含庫］ｙ人７−−−λカグロ１
１．クイ上回 δ−−−イｉ＃１ｊ、に月１インバータ７−〜−高周扼
用オ氏力Ｌ ノア）−−−Ｗ−ロシｊガ仁−ｊで１＝止）二≦二Ｓ１
シ：Ｍ １ Ｅン］ ｇクーー−クロ１．７クイ已号 Ｚｆ−一一グロ１１．クイきジ ２２−Ｌりンス７アーケそドパｆｆｘ貧１ｊγ、ｖｆｑ
／δ−・Ｘ７７虞島 ／ｑ−一一人力Ｊ潮 、１５゛ ３ 回 イ々゛斃栄で
ク型分局器の回路ブロック図、第２図は本発明の他の実
施例による単相入力ダイナミック型分局器の回路ブロッ
ク図、第３図は従来のダイナミック型分局器の回路ブロ
ック図、第４図は従来のダイナミック型１／２分周器の
入力感度特性を示す図、第５図は本発明の一実施例によ
る単相入力ダイナミック型１／２分周器の入力感度特性
を示す図、第６図は本発明の他の実施例による単相入力
ダイナミック型１／４分周器の入力感度特性を示す図で
ある。 １・・・・・・インバータ、２・・団・バッファ、３・
旧・・トランスファーゲート、４・・・・・・トランス
ファーゲート、５・・・・・・入力端、６・・・・・・
出力端、７・・印・入力クロック信号、８・・・・・・
位相反転用インバータ、９・・・・・・高周波阻止用イ
ンバータ、１０・・・・・・直流阻止容量、１１・・・
・・・ゲートバイアス電圧供給用抵抗、１２・・・・・
・ゲートバイアス電圧供給用抵抗、１３・・川・電源、
１４・・・・・・電源、１５・・川・ゲートバイアス供
給回路、１６・・・・・・バッファ、１７・・・・・・
信号電圧増幅用インバータ、１８・・・・・・入力端、
１９・・団・入力端、２０・・・・・・クロック信号、
２１・・団・クロック信号、２２・・・・・・トランス
ファーゲートバイアス電位ｖＯｏ・ 代理人 弁理士 内 原 音 ／４ ／−−−イシバータ ／１−−−ケ！トバ
イアス習乞昼イ又第会円汐−−−Ｘカ鳩 ／
４−−一電〕原１−−−出力塙 ／３−−
−ケートバイアスイ共オ含庫］ｙ人７−−−λカグロ１
１．クイ上回 δ−−−イｉ＃１ｊ、に月１インバータ７−〜−高周扼
用オ氏力Ｌ ノア）−−−Ｗ−ロシｊガ仁−ｊで１＝止）二≦二Ｓ１
シ：Ｍ １ Ｅン］ ｇクーー−クロ１．７クイ已号 Ｚｆ−一一グロ１１．クイきジ ２２−Ｌりンス７アーケそドパｆｆｘ貧１ｊγ、ｖｆｑ
／δ−・Ｘ７７虞島 ／ｑ−一一人力Ｊ潮 、１５゛ ３ 回 イ々゛斃栄で
Claims (1)
- 【特許請求の範囲】 １、ＧａＡｓＭＥＳＦＥＴを基本素子としたダイナミッ
ク型分周器において、インバータと制御入力を有する第
１のトランスファーゲートと制御入力を有する第２のト
ランスファーゲートとを少くとも含んで帰還ループを構
成する分周部と、クロック信号を受ける入力端子と、該
入力端子に接続された位相反転部と、該入力端子と前記
第１のトランスファーゲートの制御入力との間に接続さ
れた第１の直流阻止容量と、前記位相反転部の出力部と
前記第２のトランスファーゲートの制御入力との間に接
続された第２の直流阻止容量とを有することを特徴とす
るダイナミック型分周器 ２、前記第１および第２のトランスファーゲートの各制
御入力間に接続された中間端子を有する抵抗と、該抵抗
の中間端子に前記第１および第２のトランスファーゲー
トのための動作バイアス電圧を与える手段とを更に有す
ることを特徴とする特許請求の範囲第１項記載のダイナ
ミック型分周器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13589888A JPH01303928A (ja) | 1988-06-01 | 1988-06-01 | ダイナミック型分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13589888A JPH01303928A (ja) | 1988-06-01 | 1988-06-01 | ダイナミック型分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303928A true JPH01303928A (ja) | 1989-12-07 |
Family
ID=15162399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13589888A Pending JPH01303928A (ja) | 1988-06-01 | 1988-06-01 | ダイナミック型分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303928A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03195214A (ja) * | 1989-12-25 | 1991-08-26 | Sharp Corp | ダイナミック分周器 |
| EP0635944A1 (en) * | 1993-07-23 | 1995-01-25 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider |
| US7595668B2 (en) * | 2006-03-28 | 2009-09-29 | Fujitsu Limited | High speed dynamic frequency divider |
| WO2010134257A1 (ja) * | 2009-05-21 | 2010-11-25 | パナソニック株式会社 | Ｃｍｏｓインバータ型分周器、及び当該分周器を備える携帯電話 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839121A (ja) * | 1981-09-01 | 1983-03-07 | Citizen Watch Co Ltd | ダイナミツク分周回路 |
| JPS60253309A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | マイクロ波ダイナミツク分周器 |
| JPS6335015A (ja) * | 1986-07-30 | 1988-02-15 | Nec Corp | ダイナミツク型分周器 |
-
1988
- 1988-06-01 JP JP13589888A patent/JPH01303928A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839121A (ja) * | 1981-09-01 | 1983-03-07 | Citizen Watch Co Ltd | ダイナミツク分周回路 |
| JPS60253309A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | マイクロ波ダイナミツク分周器 |
| JPS6335015A (ja) * | 1986-07-30 | 1988-02-15 | Nec Corp | ダイナミツク型分周器 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03195214A (ja) * | 1989-12-25 | 1991-08-26 | Sharp Corp | ダイナミック分周器 |
| EP0635944A1 (en) * | 1993-07-23 | 1995-01-25 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider |
| US5509040A (en) * | 1993-07-23 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider |
| US7595668B2 (en) * | 2006-03-28 | 2009-09-29 | Fujitsu Limited | High speed dynamic frequency divider |
| WO2010134257A1 (ja) * | 2009-05-21 | 2010-11-25 | パナソニック株式会社 | Ｃｍｏｓインバータ型分周器、及び当該分周器を備える携帯電話 |
| US8531213B2 (en) | 2009-05-21 | 2013-09-10 | Panasonic Corporation | CMOS-inverter-type frequency divider circuit, and mobile phone including the CMOS-inverter-type frequency divider circuit |
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