JP3118159B2 - リング発振回路 - Google Patents
リング発振回路Info
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Description
【０００１】
【産業上の利用分野】本発明は総括的に発振回路に関
し、詳細にいえば、デューティ・サイクルがほぼ一定の
５０％である出力信号をもたらすリング発振回路に関す
る。
し、詳細にいえば、デューティ・サイクルがほぼ一定の
５０％である出力信号をもたらすリング発振回路に関す
る。
【０００２】
【従来の技術】電圧制御発振器（ＶＣＯ）は通常、アナ
ログ電圧入力に基づく周波数出力を発生する。このよう
な発振器は集積回路製造分野で周知である。広く一般に
受け入れられている特定の実施形態の１つは、リング発
振器といわれるものである。たとえば、リング発振器は
米国特許第３９３１５８８号、同第４０７２９１０号お
よび同第４８９１６０９号に記載されている。
ログ電圧入力に基づく周波数出力を発生する。このよう
な発振器は集積回路製造分野で周知である。広く一般に
受け入れられている特定の実施形態の１つは、リング発
振器といわれるものである。たとえば、リング発振器は
米国特許第３９３１５８８号、同第４０７２９１０号お
よび同第４８９１６０９号に記載されている。
【０００３】リング発振器において、各段の電流出力は
有限の時間をかけて、後続段の入力キャパシタンスを閾
電圧まで充電または放電する。反転段の数は奇数であ
り、これらの段はループ状にカスケード接続されて、あ
る周波数において、ループの周囲を通過する信号に１８
０゜の位相シフトが付与されるようになっている。ルー
プのゲインが十分大きければ、信号は非線形となり、矩
形波の発振が生じる。このような発振は各種の用途に使
用できる。たとえば、リング発振器ベースのＶＣＯを位
相ロックループ（ＰＬＬ）回路に用いることができる。
周知のように、ＰＬＬ回路は入力基準信号とほぼ同一の
周波数および位相の出力信号をもたらす。
有限の時間をかけて、後続段の入力キャパシタンスを閾
電圧まで充電または放電する。反転段の数は奇数であ
り、これらの段はループ状にカスケード接続されて、あ
る周波数において、ループの周囲を通過する信号に１８
０゜の位相シフトが付与されるようになっている。ルー
プのゲインが十分大きければ、信号は非線形となり、矩
形波の発振が生じる。このような発振は各種の用途に使
用できる。たとえば、リング発振器ベースのＶＣＯを位
相ロックループ（ＰＬＬ）回路に用いることができる。
周知のように、ＰＬＬ回路は入力基準信号とほぼ同一の
周波数および位相の出力信号をもたらす。
【０００４】電圧制御発振器はＶＣＯの入力における印
加制御電圧に基づいた所定の周波数で作動するように設
計されており、従来はＶＣＯの作動周波数で５０％のデ
ューティ・サイクルがえられる。５０％のデューティ・
サイクル・クロックは通常ＶＣＯの作動周波数の半分に
等しく、ＶＣＯの出力信号を２つの論理ブロックによる
分圧器に通すことによって発生する。したがって、たと
えば、４０ＭＨｚで５０％のデューティ・サイクルをえ
るためには、ＶＣＯが８０ＭＨｚで作動しなければなら
ない。この従来の手法の実施形態は、作動周波数が高く
なればなるほど困難となる。さらに、この手法の場合、
ＶＣＯの周波数出力および周波数ゲイン係数がプロセス
および温度の変動の影響を受けやすいことに変わりはな
い。
加制御電圧に基づいた所定の周波数で作動するように設
計されており、従来はＶＣＯの作動周波数で５０％のデ
ューティ・サイクルがえられる。５０％のデューティ・
サイクル・クロックは通常ＶＣＯの作動周波数の半分に
等しく、ＶＣＯの出力信号を２つの論理ブロックによる
分圧器に通すことによって発生する。したがって、たと
えば、４０ＭＨｚで５０％のデューティ・サイクルをえ
るためには、ＶＣＯが８０ＭＨｚで作動しなければなら
ない。この従来の手法の実施形態は、作動周波数が高く
なればなるほど困難となる。さらに、この手法の場合、
ＶＣＯの周波数出力および周波数ゲイン係数がプロセス
および温度の変動の影響を受けやすいことに変わりはな
い。
【０００５】最近の技術におけるＣＭＯＳ電圧制御リン
グ発振器は発振リングの各遅延段で電流を個別に制御す
るように設計されている。ある段の出力がＣＭＯＳ論理
ゲートを駆動するが、この論理ゲートは通常、入力閾値
が電源電圧ＶDDの約半分に等しいインバータである。論
理ゲートへの電圧はこの電源電圧よりも実質的に低い振
幅を有している。信号は通常急峻なエッジを有しておら
ず、中心点がプロセス許容範囲、電源電圧および作動温
度にしたがって変動する。したがって、１つまたは複数
の直列論理ゲートの出力における波形は急峻なエッジを
有するが、そのデューティ・サイクルは変動する。
グ発振器は発振リングの各遅延段で電流を個別に制御す
るように設計されている。ある段の出力がＣＭＯＳ論理
ゲートを駆動するが、この論理ゲートは通常、入力閾値
が電源電圧ＶDDの約半分に等しいインバータである。論
理ゲートへの電圧はこの電源電圧よりも実質的に低い振
幅を有している。信号は通常急峻なエッジを有しておら
ず、中心点がプロセス許容範囲、電源電圧および作動温
度にしたがって変動する。したがって、１つまたは複数
の直列論理ゲートの出力における波形は急峻なエッジを
有するが、そのデューティ・サイクルは変動する。
【０００６】
【発明が解決しようとする課題】しばしば、リング発振
器の出力が一定で５０％のデューティ・サイクルと対称
的であることが望ましい。それ故、一定で５０％のデュ
ーティ・サイクルを有する高周波対称出力波形をもたら
す新規のリング発振回路が必要とされている。以下で説
明する発振回路はこの必要性を満たすものである。
器の出力が一定で５０％のデューティ・サイクルと対称
的であることが望ましい。それ故、一定で５０％のデュ
ーティ・サイクルを有する高周波対称出力波形をもたら
す新規のリング発振回路が必要とされている。以下で説
明する発振回路はこの必要性を満たすものである。
【０００７】
【課題を解決するための手段】簡単にいえば、一態様に
おいて、本発明は、複数のカスケード反転段（インバー
タ段）からなる反転段ループを含むリング発振回路に関
する。各反転段の一方の通電端子は第１回路ノードに共
通に接続され、各反転段の他方の通電端子は第２回路ノ
ードに共通に接続され、最後の反転段の出力が最初の反
転段の入力に接続され、最後の反転段が出力ノードに電
圧を与える。リング発振回路は、さらに、出力バッファ
と、クランプ手段と、第１および第２のコンデンサを含
む。出力バッファは、第１電圧源と第２電圧源との間に
接続され、前記出力ノードから入力を受け取る。クラン
プ手段は、第１電圧源と第２電圧源との間に接続され、
分圧点が前記出力ノードに接続された分圧器を含み、前
記出力ノードにおける電圧が出力バッファの閾電圧から
逸脱したとき、前記出力ノードにおける平均電圧を閾電
圧にクランプする電流を前記出力ノードに与える。第１
コンデンサは第１回路ノードと第１電圧源との間に接続
され、第２コンデンサは第２回路ノードと第２電圧源と
の間に接続される。
おいて、本発明は、複数のカスケード反転段（インバー
タ段）からなる反転段ループを含むリング発振回路に関
する。各反転段の一方の通電端子は第１回路ノードに共
通に接続され、各反転段の他方の通電端子は第２回路ノ
ードに共通に接続され、最後の反転段の出力が最初の反
転段の入力に接続され、最後の反転段が出力ノードに電
圧を与える。リング発振回路は、さらに、出力バッファ
と、クランプ手段と、第１および第２のコンデンサを含
む。出力バッファは、第１電圧源と第２電圧源との間に
接続され、前記出力ノードから入力を受け取る。クラン
プ手段は、第１電圧源と第２電圧源との間に接続され、
分圧点が前記出力ノードに接続された分圧器を含み、前
記出力ノードにおける電圧が出力バッファの閾電圧から
逸脱したとき、前記出力ノードにおける平均電圧を閾電
圧にクランプする電流を前記出力ノードに与える。第１
コンデンサは第１回路ノードと第１電圧源との間に接続
され、第２コンデンサは第２回路ノードと第２電圧源と
の間に接続される。
【０００８】
【０００９】
【００１０】本発明によるリング発振回路は出力信号
に、ほぼ一定で５０％のデューティ・サイクルをもたら
す。詳細にいえば、複数個のカスケード反転段に接続さ
れた出力バッファの閾電圧にほぼ等しく平均出力電圧を
維持することによって、バッファからの信号出力のデュ
ーティ・サイクルが希望する５０％になることが保証さ
れる。カスケード反転段の出力ノードに接続されたクラ
ンプ機構によって、プロセス許容度、あるいは電源電圧
または作動温度の変動に関わりなく、出力ノードにおけ
る平均電圧がバッファの閾電圧にクランプされたままと
なる。したがって、カスケード反転段を希望する周波数
の２倍の周波数で作動させることを必要とせずに、５０
％のデューティ・サイクルがえられる。
に、ほぼ一定で５０％のデューティ・サイクルをもたら
す。詳細にいえば、複数個のカスケード反転段に接続さ
れた出力バッファの閾電圧にほぼ等しく平均出力電圧を
維持することによって、バッファからの信号出力のデュ
ーティ・サイクルが希望する５０％になることが保証さ
れる。カスケード反転段の出力ノードに接続されたクラ
ンプ機構によって、プロセス許容度、あるいは電源電圧
または作動温度の変動に関わりなく、出力ノードにおけ
る平均電圧がバッファの閾電圧にクランプされたままと
なる。したがって、カスケード反転段を希望する周波数
の２倍の周波数で作動させることを必要とせずに、５０
％のデューティ・サイクルがえられる。
【００１１】
【実施例】同一の参照符号が同一または類似した構成要
素を示すためにさまざまな図全体にわたって使用されて
いる図面を参照する。添付の略図には、各々が図面にお
いて斜線が引かれた矩形で示されており、制御要素ない
しゲート電極が隣接して示されているＰチャネル電界効
果トランジスタ（ＰＦＥＴ）と、各々が斜線の引かれて
いない矩形で示されており、制御要素ないしゲート電極
が隣接して示されているＮチャネル電界効果トランジス
タ（ＮＦＥＴ）を備えた相補型金属酸化物半導体（ＣＭ
ＯＳ）が含まれている。
素を示すためにさまざまな図全体にわたって使用されて
いる図面を参照する。添付の略図には、各々が図面にお
いて斜線が引かれた矩形で示されており、制御要素ない
しゲート電極が隣接して示されているＰチャネル電界効
果トランジスタ（ＰＦＥＴ）と、各々が斜線の引かれて
いない矩形で示されており、制御要素ないしゲート電極
が隣接して示されているＮチャネル電界効果トランジス
タ（ＮＦＥＴ）を備えた相補型金属酸化物半導体（ＣＭ
ＯＳ）が含まれている。
【００１２】図１は従来の電圧制御発振（ＶＣＯ）回路
１０を示している。この回路の詳細は、米国特許第４０
７２９１０号に記載されている。簡単に説明すると、Ｖ
ＣＯ回路１０はリング発振器１２を形成するように相互
接続された３個の相補型インバータＱ１／Ｑ４、Ｑ２／
Ｑ５、およびＱ３／Ｑ６を含んでいる。ＰＦＥＴ Ｑ１
０が制御された電流源として機能するように接続されて
おり、またＮＦＥＴＱ８が制御された電流シンクとして
機能するように接続されている。
１０を示している。この回路の詳細は、米国特許第４０
７２９１０号に記載されている。簡単に説明すると、Ｖ
ＣＯ回路１０はリング発振器１２を形成するように相互
接続された３個の相補型インバータＱ１／Ｑ４、Ｑ２／
Ｑ５、およびＱ３／Ｑ６を含んでいる。ＰＦＥＴ Ｑ１
０が制御された電流源として機能するように接続されて
おり、またＮＦＥＴＱ８が制御された電流シンクとして
機能するように接続されている。
【００１３】また、電流源Ｑ１０から与えられ、電流シ
ンクＱ８に流れる電流を制御して、電流源と電流シンク
がある変動範囲にわたって互いに追跡（トラッキング）
するようにするための、端子１４における入力制御信号
に応答する回路も設けられている。この機能は共通ソー
ス増幅器として接続され、ドレイン負荷としてセルフ・
バイアスＰＦＥＴ Ｑ９を備えているＮＦＥＴ Ｑ７を
設け、そして、Ｑ７とＱ８ならびにＰＦＥＴ Ｑ９とＱ
１０を並列化することによってもたらされる。電流源と
電流シンクの電流が調節範囲にわたって維持されるよう
にこれらを追跡することは、ＶＣＯに一様な周波数対入
力制御信号特性を与えるのに重要である。
ンクＱ８に流れる電流を制御して、電流源と電流シンク
がある変動範囲にわたって互いに追跡（トラッキング）
するようにするための、端子１４における入力制御信号
に応答する回路も設けられている。この機能は共通ソー
ス増幅器として接続され、ドレイン負荷としてセルフ・
バイアスＰＦＥＴ Ｑ９を備えているＮＦＥＴ Ｑ７を
設け、そして、Ｑ７とＱ８ならびにＰＦＥＴ Ｑ９とＱ
１０を並列化することによってもたらされる。電流源と
電流シンクの電流が調節範囲にわたって維持されるよう
にこれらを追跡することは、ＶＣＯに一様な周波数対入
力制御信号特性を与えるのに重要である。
【００１４】リング発振器１２の３つの相補型インバー
タは各インバータの入力および出力におけるキャパシタ
ンス、インバータ両端の電位（ＶA−ＶB）、反転段を通
って流れる電流（段の電流がノード・キャパシタンスを
充電および放電できる速度を決定する）、オープン・ル
ープ・ゲイン、およびインバータを形成するトランジス
タの周波数応答によって決定される速度で発振する。リ
ング発振器の各段の静止電圧が電源電圧ＶDDと接地電圧
のほぼ中間である場合、信号の最大の振れが可能とな
り、発振器のいずれかのインバータの出力を、電源電圧
ＶDDと接地電圧（ＧＮＤ）の間で直接作動する出力バッ
ファ１６に直接接続することができるようになる。ＮＦ
ＥＴ Ｑ１１およびＰＦＥＴ Ｑ１２からなるバッファ
１６は端子１８でＶＣＯ回路出力をもたらす。
タは各インバータの入力および出力におけるキャパシタ
ンス、インバータ両端の電位（ＶA−ＶB）、反転段を通
って流れる電流（段の電流がノード・キャパシタンスを
充電および放電できる速度を決定する）、オープン・ル
ープ・ゲイン、およびインバータを形成するトランジス
タの周波数応答によって決定される速度で発振する。リ
ング発振器の各段の静止電圧が電源電圧ＶDDと接地電圧
のほぼ中間である場合、信号の最大の振れが可能とな
り、発振器のいずれかのインバータの出力を、電源電圧
ＶDDと接地電圧（ＧＮＤ）の間で直接作動する出力バッ
ファ１６に直接接続することができるようになる。ＮＦ
ＥＴ Ｑ１１およびＰＦＥＴ Ｑ１２からなるバッファ
１６は端子１８でＶＣＯ回路出力をもたらす。
【００１５】図１に関する詳細な検討については、米国
特許第４０７２９１０号を参照されたい。多くの従来の
リング発振回路と同様、図１の発振回路は出力バッファ
１６に対照的な駆動をもたらすために、同一の相補型イ
ンバータを選択することに依存している。しかしなが
ら、このリング発振回路からの出力信号が、プロセス許
容度により、また電源電圧および作動温度の変動によっ
て変動できることがわかろう。このことによって、可変
デューティ・サイクルの非対称波形がもたらされる。
特許第４０７２９１０号を参照されたい。多くの従来の
リング発振回路と同様、図１の発振回路は出力バッファ
１６に対照的な駆動をもたらすために、同一の相補型イ
ンバータを選択することに依存している。しかしなが
ら、このリング発振回路からの出力信号が、プロセス許
容度により、また電源電圧および作動温度の変動によっ
て変動できることがわかろう。このことによって、可変
デューティ・サイクルの非対称波形がもたらされる。
【００１６】図２はノードＡを介して出力バッファ論理
に接続されている最右端のリング発振器反転段であり、
ノードＢで出力信号をもたらす反転段を示す図１の部分
略図である。たとえば、図３は電圧源ＶDDのシフトによ
って生じるノードＢにおける出力信号を示す。この電圧
シフトはバッファに対する閾電圧ＶTの変化を生じる。
図２の発振回路の実施形態の場合、ノードＡにおける電
圧信号は実質的に変化しない。それ故、ノードＡにおけ
る電圧はバッファの閾電圧ＶTからずれる。このずれの
ため、ノードＢにおいてえられる電圧はもはや５０−５
０のデューティ・サイクルを維持しなくなる。
に接続されている最右端のリング発振器反転段であり、
ノードＢで出力信号をもたらす反転段を示す図１の部分
略図である。たとえば、図３は電圧源ＶDDのシフトによ
って生じるノードＢにおける出力信号を示す。この電圧
シフトはバッファに対する閾電圧ＶTの変化を生じる。
図２の発振回路の実施形態の場合、ノードＡにおける電
圧信号は実質的に変化しない。それ故、ノードＡにおけ
る電圧はバッファの閾電圧ＶTからずれる。このずれの
ため、ノードＢにおいてえられる電圧はもはや５０−５
０のデューティ・サイクルを維持しなくなる。
【００１７】本発明によると、ノードＡにおける平均電
圧ＶAはバッファの閾電圧ＶTにクランプされ、バッファ
の出力が必然的にその範囲の中心を中心として対称とな
るようにする。それ故、図４に示すように、閾電圧ＶT
のシフトはノードＡにおける平均電圧信号の比例したシ
フトをもたらす。バッファの閾電圧ＶTに対するノード
Ａにおける平均電圧のこのトラッキングによって、バッ
ファの出力が希望する５０％のデューティ・サイクルを
維持することとなる。
圧ＶAはバッファの閾電圧ＶTにクランプされ、バッファ
の出力が必然的にその範囲の中心を中心として対称とな
るようにする。それ故、図４に示すように、閾電圧ＶT
のシフトはノードＡにおける平均電圧信号の比例したシ
フトをもたらす。バッファの閾電圧ＶTに対するノード
Ａにおける平均電圧のこのトラッキングによって、バッ
ファの出力が希望する５０％のデューティ・サイクルを
維持することとなる。
【００１８】一般的にいうと、本発明は瞬間電圧がその
後の論理回路の閾電圧から逸脱したときに、電流を出力
ノードに与えるためにリング発振器の出力ノードに結合
された電圧クランプ回路を提供する。与えられる電流は
閾電圧の変化に関わりなく、平均電圧を閾電圧（ＶT）
にクランプするようなものである。
後の論理回路の閾電圧から逸脱したときに、電流を出力
ノードに与えるためにリング発振器の出力ノードに結合
された電圧クランプ回路を提供する。与えられる電流は
閾電圧の変化に関わりなく、平均電圧を閾電圧（ＶT）
にクランプするようなものである。
【００１９】図５は本発明によるリング発振回路の一実
施例を示すもので、電圧制御発振回路２０内に示されて
いる。電圧制御発振（ＶＣＯ）回路２０は６つの主要構
成要素、すなわち、電圧電流変換器２２、３段インバー
タ・ループ２４、ループ２４に印加される電力を変更
し、これによって動作周波数を変更する制御回路２６
（上と下の２つの回路部分からなる）、２つの論理段か
らなる出力バッファ２８、分圧器Ｑ１５およびＱ１６、
ならびにＱ１７およびＱ１８を備えたＡＣデカプラ３０
からなっている。
施例を示すもので、電圧制御発振回路２０内に示されて
いる。電圧制御発振（ＶＣＯ）回路２０は６つの主要構
成要素、すなわち、電圧電流変換器２２、３段インバー
タ・ループ２４、ループ２４に印加される電力を変更
し、これによって動作周波数を変更する制御回路２６
（上と下の２つの回路部分からなる）、２つの論理段か
らなる出力バッファ２８、分圧器Ｑ１５およびＱ１６、
ならびにＱ１７およびＱ１８を備えたＡＣデカプラ３０
からなっている。
【００２０】制御電圧ＶinをＶ／Ｉ変換器２２の入力と
して、端子２１で受け取る。制御電圧は制御電流に変換
され、制御回路２６のＰＦＥＴ Ｑ９、Ｑ１９およびＱ
１０のゲート電極に供給される。ＰＦＥＴ Ｑ９、Ｑ１
９およびＱ１０のソース電極は電源電圧ＶDDに結合され
ている。ＰＦＥＴ Ｑ９のドレイン電極はＮＦＥＴＱ
７'のドレイン電極に共通に接続されており、制御回路
２６のＮＦＥＴ Ｑ７'およびＱ８'に供給する。ＰＦＥ
Ｔ Ｑ１９のドレイン電極は制御電流Ｉinを受け取るよ
うに接続されている。ＮＦＥＴ Ｑ７'およびＱ８'のソ
ース電極は接地電位（ＧＮＤ）に結合されている。ＰＦ
ＥＴ Ｑ１０のドレイン電極およびＮＦＥＴ Ｑ８'の
ドレイン電極はともにリング発振器２４のインバータＱ
１／Ｑ４、Ｑ２／Ｑ５およびＱ３／Ｑ６の相補対の各々
に接続されている。
して、端子２１で受け取る。制御電圧は制御電流に変換
され、制御回路２６のＰＦＥＴ Ｑ９、Ｑ１９およびＱ
１０のゲート電極に供給される。ＰＦＥＴ Ｑ９、Ｑ１
９およびＱ１０のソース電極は電源電圧ＶDDに結合され
ている。ＰＦＥＴ Ｑ９のドレイン電極はＮＦＥＴＱ
７'のドレイン電極に共通に接続されており、制御回路
２６のＮＦＥＴ Ｑ７'およびＱ８'に供給する。ＰＦＥ
Ｔ Ｑ１９のドレイン電極は制御電流Ｉinを受け取るよ
うに接続されている。ＮＦＥＴ Ｑ７'およびＱ８'のソ
ース電極は接地電位（ＧＮＤ）に結合されている。ＰＦ
ＥＴ Ｑ１０のドレイン電極およびＮＦＥＴ Ｑ８'の
ドレイン電極はともにリング発振器２４のインバータＱ
１／Ｑ４、Ｑ２／Ｑ５およびＱ３／Ｑ６の相補対の各々
に接続されている。
【００２１】上述のように、発振器２４は米国特許第４
０７２９１０号に記載されているような３段インバータ
・ループを含んでいる。発振器２４に反転段を追加する
こともできるが、入力に対して１８０゜位相のずれた出
力を達成するためには、奇数の段が必要である。発振器
リング２４の出力はノード'Ｘ'でとられるが、このノー
ドは出力バッファ２８に対する入力ノードでもある。
０７２９１０号に記載されているような３段インバータ
・ループを含んでいる。発振器２４に反転段を追加する
こともできるが、入力に対して１８０゜位相のずれた出
力を達成するためには、奇数の段が必要である。発振器
リング２４の出力はノード'Ｘ'でとられるが、このノー
ドは出力バッファ２８に対する入力ノードでもある。
【００２２】本発明によれば、ノード'Ｘ'に接続された
分圧器は電圧クランプとして作動する。分圧器は電圧源
ＶDDと接地（ＧＮＤ）の間に接続されている。ＰＦＥＴ
Ｑ１６はダイオード構成で接続されており、そのソー
ス電極は電源電圧ＶDDに結合され、ゲートおよびドレン
電極はノード'Ｘ'に接続されている。これに対し、ＮＦ
ＥＴ Ｑ１５はダイオード構成で接続されており、その
ソース電極は接地電圧（ＧＮＤ）に接続され、ゲートお
よびドレン電極はノード'Ｘ'に接続されている。
分圧器は電圧クランプとして作動する。分圧器は電圧源
ＶDDと接地（ＧＮＤ）の間に接続されている。ＰＦＥＴ
Ｑ１６はダイオード構成で接続されており、そのソー
ス電極は電源電圧ＶDDに結合され、ゲートおよびドレン
電極はノード'Ｘ'に接続されている。これに対し、ＮＦ
ＥＴ Ｑ１５はダイオード構成で接続されており、その
ソース電極は接地電圧（ＧＮＤ）に接続され、ゲートお
よびドレン電極はノード'Ｘ'に接続されている。
【００２３】分圧器のトランジスタは出力バッファ２８
のトランジスタ、すなわち、ＮＦＥＴ Ｑ１１およびＱ
１３ならびにＰＦＥＴ Ｑ１２およびＱ１４のサイズと
ほぼ比例している。これらのダイオードは発振ループの
出力ノードにＡＣ負荷をもたらし、電源電圧ＶDDの約半
分である出力バッファの閾電圧ＶTに対する基準として
働く。これによって、制御端子におけるコンデンサが適
切に充電または放電されて、ノードがバッファの閾電圧
ＶTに戻る。その結果、クロック信号がＶTよりも高くな
っている時間が、信号がＶTよりも下になっている時間
と等しくなる。それ故、出力デューティ・サイクルは約
５０％のままとなる。代替実施例として、分圧器として
２個の大きさが同じＰＦＥＴダイオードを用いることも
できる。この場合も、分圧器のトランジスタはノード'
Ｘ'における出力電圧を出力バッファ２８の論理閾値ＶT
を中心として維持するために十分な電流をもたらすよう
な大きさでなければならない。
のトランジスタ、すなわち、ＮＦＥＴ Ｑ１１およびＱ
１３ならびにＰＦＥＴ Ｑ１２およびＱ１４のサイズと
ほぼ比例している。これらのダイオードは発振ループの
出力ノードにＡＣ負荷をもたらし、電源電圧ＶDDの約半
分である出力バッファの閾電圧ＶTに対する基準として
働く。これによって、制御端子におけるコンデンサが適
切に充電または放電されて、ノードがバッファの閾電圧
ＶTに戻る。その結果、クロック信号がＶTよりも高くな
っている時間が、信号がＶTよりも下になっている時間
と等しくなる。それ故、出力デューティ・サイクルは約
５０％のままとなる。代替実施例として、分圧器として
２個の大きさが同じＰＦＥＴダイオードを用いることも
できる。この場合も、分圧器のトランジスタはノード'
Ｘ'における出力電圧を出力バッファ２８の論理閾値ＶT
を中心として維持するために十分な電流をもたらすよう
な大きさでなければならない。
【００２４】分圧器のトランジスタをバッファのトラン
ジスタと同じ大きさとすることによって、分圧器はバッ
ファのトランジスタの寸法変化をトラッキングするよう
になる。したがって、出力バッファ２８の閾電圧が変化
したとき、分圧器は適切な電流を発生して、ノード'Ｘ'
における電圧が出力バッファの閾電圧を中心としたもの
のままになるように、ノード'Ｘ'における電圧を対応す
る量だけ変化させることになる。
ジスタと同じ大きさとすることによって、分圧器はバッ
ファのトランジスタの寸法変化をトラッキングするよう
になる。したがって、出力バッファ２８の閾電圧が変化
したとき、分圧器は適切な電流を発生して、ノード'Ｘ'
における電圧が出力バッファの閾電圧を中心としたもの
のままになるように、ノード'Ｘ'における電圧を対応す
る量だけ変化させることになる。
【００２５】インバータ・ループ２４のインバータの正
負の電力端子は共通であり、インバータはすべて同じ電
源電圧を有する。これによって、すべての段のインバー
タの遅延はほぼ等しいものに維持される。インバータの
電力端子は２個のコンデンサ構成トランジスタによって
ＡＣ減結合されて、発振器に静止電源電圧をもたらす。
図示の実施例において、ＡＣデカプラ３０はＰＦＥＴ
Ｑ１７およびＮＦＥＴＱ１８からなっており、これらの
各々のソースおよびドレン電極は共通に接続されてい
る。ＰＦＥＴ Ｑ１７のゲート電極はＮＦＥＴ Ｑ８'
のドレン電極に接続され、ＮＦＥＴ Ｑ１８のゲート電
極はＰＦＥＴ Ｑ１０のドレン電極に結合されている。
負の電力端子は共通であり、インバータはすべて同じ電
源電圧を有する。これによって、すべての段のインバー
タの遅延はほぼ等しいものに維持される。インバータの
電力端子は２個のコンデンサ構成トランジスタによって
ＡＣ減結合されて、発振器に静止電源電圧をもたらす。
図示の実施例において、ＡＣデカプラ３０はＰＦＥＴ
Ｑ１７およびＮＦＥＴＱ１８からなっており、これらの
各々のソースおよびドレン電極は共通に接続されてい
る。ＰＦＥＴ Ｑ１７のゲート電極はＮＦＥＴ Ｑ８'
のドレン電極に接続され、ＮＦＥＴ Ｑ１８のゲート電
極はＰＦＥＴ Ｑ１０のドレン電極に結合されている。
【００２６】
【発明の効果】上記したところから、本発明によるリン
グ発振回路がほぼ一定で５０％のデューティ・サイクル
を有する出力信号をもたらすことが理解されよう。詳細
にいえば、出力電圧を、複数のカスケード反転段に接続
された出力バッファの閾電圧ＶTにほぼ等しい電圧に維
持することによって、バッファからの信号出力が希望す
る５０％のデューティ・サイクルを有することが保証さ
れる。カスケード反転段の出力ノードに接続されたクラ
ンプ機構によって、プロセスの許容度、あるいは電源電
圧または作動温度の変動に関わりなく、出力ノードにお
ける平均電圧がバッファの閾電圧にクランプされたまま
となる。それ故、カスケード反転段を希望する周波数の
２倍の周波数で作動させずに、５０％のデューティ・サ
イクルがえられる。
グ発振回路がほぼ一定で５０％のデューティ・サイクル
を有する出力信号をもたらすことが理解されよう。詳細
にいえば、出力電圧を、複数のカスケード反転段に接続
された出力バッファの閾電圧ＶTにほぼ等しい電圧に維
持することによって、バッファからの信号出力が希望す
る５０％のデューティ・サイクルを有することが保証さ
れる。カスケード反転段の出力ノードに接続されたクラ
ンプ機構によって、プロセスの許容度、あるいは電源電
圧または作動温度の変動に関わりなく、出力ノードにお
ける平均電圧がバッファの閾電圧にクランプされたまま
となる。それ故、カスケード反転段を希望する周波数の
２倍の周波数で作動させずに、５０％のデューティ・サ
イクルがえられる。
【図１】従来のリング発振回路の略図である。
【図２】出力ノードを介して出力バッファ論理に接続さ
れたリング発振器の反転段を示す部分略図である。
れたリング発振器の反転段を示す部分略図である。
【図３】出力バッファ論理における閾電圧ＶTの変化に
関わりのないノードＡにおける一定の信号に対する図２
の回路の電圧と時間、ならびにノードＢにおいてえられ
る信号のグラフである。
関わりのないノードＡにおける一定の信号に対する図２
の回路の電圧と時間、ならびにノードＢにおいてえられ
る信号のグラフである。
【図４】出力バッファ論理における閾電圧ＶTの変化に
対応してシフトされたノードＡにおける信号に対する本
発明によるリング発振回路の電圧と時間、ならびにデュ
ーティ・サイクルが５０％のノードＢにおいてえられる
信号のグラフである。
対応してシフトされたノードＡにおける信号に対する本
発明によるリング発振回路の電圧と時間、ならびにデュ
ーティ・サイクルが５０％のノードＢにおいてえられる
信号のグラフである。
【図５】本発明によるリング発振回路の一実施例の略図
である。
である。
１０ 電圧制御（ＶＣ０）回路 １２ リング発振器 １６ 出力バッファ ２０ 電圧制御（ＶＣ０）回路 ２１ 端子 ２２ 電圧電流変換器 ２４ ３段インバータ・ループ ２６ 制御回路 ２８ 出力バッファ ３０ デカプラ Ｑ１／Ｑ４ 相補性インバータ Ｑ２／Ｑ５ 相補性インバータ Ｑ３／Ｑ６ 相補性インバータ Ｑ８' ＮＦＥＴ Ｑ１２ ＮＦＥＴ Ｑ９ ＰＦＥＴ Ｑ１０ ＰＦＥＴ Ｑ１１ ＰＦＥＴ Ｑ１５ 分圧器 Ｑ１６ 分圧器 Ｑ１９ ＰＦＥＴ
フロントページの続き (72)発明者 マサユキ・ハヤシ アメリカ合衆国05495 バーモント州ウ ィリストン ビレッジ・ツリー・グロー ブ １ (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/354 H03K 19/0948
Claims (3)
- 【請求項１】複数のカスケード反転段からなり、各前記
反転段の一方の通電端子が第１回路ノードに共通に接続
され、各前記反転段の他方の通電端子が第２回路ノード
に共通に接続され、最後の反転段の出力が最初の反転段
の入力に接続され、前記最後の反転段が出力ノードに電
圧を与える反転段ループと、 第１電圧源と第２電圧源との間に接続され、前記出力ノ
ードから入力を受け取る出力バッファと、 前記第１電圧源と第２電圧源との間に接続され、分圧点
が前記出力ノードに接続された分圧器を含み、前記出力
ノードにおける電圧が前記出力バッファの閾電圧から逸
脱したとき、前記出力ノードにおける平均電圧を前記閾
電圧にクランプする電流を前記出力ノードに与えるクラ
ンプ手段と、 前記第１回路ノードと前記第１電圧源との間に接続され
た第１コンデンサおよび前記第２回路ノードと前記第２
電圧源との間に接続された第２コンデンサとを含むこと
を特徴とするリング発振回路。 - 【請求項２】前記第１コンデンサが、前記第１回路ノー
ドに結合されたゲート電極、ならびに前記第１電圧源に
接続されたソース電極およびドレン電極を有するＮＦＥ
Ｔを含んでおり、前記第２コンデンサが、前記第２回路
ノードに接続されたゲート電極、ならびに前記第２電圧
源に接続されたソース電極およびドレン電極を有するＰ
ＦＥＴを含んでいることを特徴とする、請求項１に記載
のリング発振回路。 - 【請求項３】前記分圧器が、前記出力ノードと前記第１
電圧源との間に接続されたＮＦＥＴ、ならびに前記出力
ノードと前記第２電圧源との間に接続されたＰＦＥＴを
含んでいることを特徴とする、請求項１に記載のリング
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07075332A JP3118159B2 (ja) | 1995-03-31 | 1995-03-31 | リング発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07075332A JP3118159B2 (ja) | 1995-03-31 | 1995-03-31 | リング発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288799A JPH08288799A (ja) | 1996-11-01 |
| JP3118159B2 true JP3118159B2 (ja) | 2000-12-18 |
Family
ID=13573203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07075332A Expired - Fee Related JP3118159B2 (ja) | 1995-03-31 | 1995-03-31 | リング発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3118159B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4991193B2 (ja) * | 2006-07-04 | 2012-08-01 | 株式会社日立製作所 | 周波数可変発振器 |
-
1995
- 1995-03-31 JP JP07075332A patent/JP3118159B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288799A (ja) | 1996-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |