JPH07212224A - 対称的出力を有する電圧制御発振器(vco)と同発振器に用いる論理ゲート - Google Patents
対称的出力を有する電圧制御発振器(vco)と同発振器に用いる論理ゲートInfo
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Abstract
器42などの周期信号発生器30と、ラッチ43の出力
に接続され、ラッチ43からの出力信号の非対称性を調
整するためのNANDゲート31などの論理ゲートを有
する。ある実施例では、NANDゲート31にはラッチ
から第1および第2出力信号を受け取り、第1電源電圧
端子と出力ノード86との間に接続された2個のプルア
ップ・トランジスタを有する。それぞれ2個のトランジ
スタをもつ2個の切り換え分岐82,83および84,
85は、出力ノード86と第2電源電圧端子との間に接
続される。2個のトランジスタにより受け取られる入力
信号の順序が、2個の切り換え分岐の間で反転されて、
デューティ・サイクルの非対称性を補正する。分周器3
2は、NANDゲート31の出力を分割して、デューテ
ィ・サイクルの調整を完了する。
Description
し、さらに詳しくは電圧制御発振器(VCO:voltage
controlled oscilaltors)とVCOで用いる回路とに関
する。
タル論理回路には、組み合せ型と順次型という2つの基
本型がある。組み合せ論理回路は、少なくとも1つの入
力信号に応答して非同期的に出力信号を発生する。すな
わち、この回路は、入力信号が回路を伝播するやいなや
出力信号を提供する。一方、順次論理回路は、論理機能
を実行するためのクロックまたはタイミング情報を必要
とする。組み合せ論理回路は、集積回路設計において重
要な構造ブロックであるが、ほとんどすべてのデジタル
集積回路が少なくともいくつかの順次論理回路を用いて
いる。また、切り替えキャパシタ・フィルタを有する回
路などのアナログ集積回路にも、クロック情報を必要と
するものがある。
ます精密なクロック信号を持つことが必要になってい
る。通常、これらの集積回路は、デジタルクロック入力
信号を受け取り、それを内部回路に与える前にクロック
入力信号を弱める。クロック期間のある部分の間、クロ
ック信号は高論理電圧にあり、クロック期間の別の部分
の間はクロック信号は低論理電圧にある。クロック期間
の残りの部分は、高論理電圧と低論理電圧との間の移行
状態で構成される。
50/50デューティ・サイクル、すなわち各クロック
期間において低論理時間と等しい高論理時間を有するク
ロックを受け取ることが望ましい。しかし、集積回路が
高速になればなるほど、クロック・バッファ内の論理ゲ
ートを通る信号の伝播遅延は、クロック期間の大きな割
合を占めるようになる。このために、クロック信号を発
生する論理回路がある論理状態に対してバイアスすると
デューティ・サイクルが50/50から変わることがあ
る。
の大きな要因は、クロック発生器回路内でアナログ(連
続)波形から1または0値のいずれかのデジタル信号へ
の変換にある。アナログからデジタルへの変換は、比較
器とそれに続く交差結合された(cross-coupled )NA
NDゲートで頻繁に実行される。比較器は、振幅の小さ
いアナログ信号をほぼデジタルの値に増幅する。交差結
合されたNANDゲートが、完全なデジタル信号への変
換を行う。デジタル値を得るためのこの方法は満足の行
くものであるが、交差結合されたNANDゲートが体系
的なデューティ・サイクル・エラーを導く。このエラー
は、交差結合されたゲートのネットワークにゲート遅延
の数とは等しくない回数の立ち上がりおよび立ち下がり
があるために生まれる。この事実により、立ち上がり信
号と立ち下がり信号に関してゲート遅延の数の差に等し
い1つのゲート遅延のデューティ・サイクル・エラーが
導入される。周波数が高くなり、より低い電源電圧がゲ
ート遅延回数を大きくすると、このゲート遅延の非対称
性がクロック期間において重要な意味をもつ端数部分と
なる。
態で、第1,第2,第3および第4切り替え素子を有す
る論理ゲートを提供する。第1切り替え素子は、第1電
源電圧端子に結合された第1端子と、そこに論理ゲート
の出力信号を提供する出力ノードに結合された第2端子
と、第1入力信号を受け取る制御端子とを有する。第2
切り替え素子は、第1電源電圧端子に結合された第1端
子と、出力ノードに結合された第2端子と、第2入力信
号を受け取る制御端子とを有する。第3切り替え素子
は、出力ノードに結合された第1端子と、第2電源電圧
端子に結合された第2端子と、それぞれ第1および第2
入力信号を受け取る第1および第2制御端子とを有す
る。第3切り替え素子には、それぞれ第1および第2入
力信号に応答する出力ノードと第2電源電圧端子との間
にシリアルに結合された第1および第2切り替え副素子
(sublement )が含まれる。第4切り替え素子は、出力
ノードに結合された第1端子と、第2電源電圧端子に結
合された第2端子と、それぞれ第2および第1入力信号
を受け取る第1および第2制御端子とを有する。第4切
り替え素子には、それぞれ第2および第1入力信号に応
答する出力ノードと第2電源電圧端子との間にシリアル
に結合された第3および第4切り替え副素子が含まれ
る。
発生器と論理ゲートとを含む対称的な出力をもつ電圧制
御発振器(VCO)を提供する。周期信号発生器は、入
力電圧を受け取る入力端子と、周期的な差動出力信号の
正の信号と負の信号とをそれぞれ提供する正および負の
出力端子とを有する。論理ゲートには、第1,第2,第
3および第4切り替え素子が含まれる。第1切り替え素
子は、第1電源電圧端子に結合された第1端子と、そこ
にVCOの出力信号を提供する出力ノードに結合された
第2端子と、第1入力信号を受け取る制御端子とを有す
る。第2切り替え素子は、第1電源電圧端子に結合され
た第1端子と、出力ノードに結合された第2端子と、第
2入力信号を受け取る制御端子とを有する。第3切り替
え素子は、出力ノードに結合された第1端子と、第2電
源電圧端子に結合された第2端子と、それぞれ第1およ
び第2入力信号を受け取る第1および第2制御端子とを
有する。第3切り替え素子には、それぞれ第1および第
2入力信号に応答する出力ノードと第2電源電圧端子と
の間にシリアルに結合された第1および第2切り替え副
素子が含まれる。第4切り替え素子は、出力ノードに結
合された第1端子と、第2電源電圧端子に結合された第
2端子と、それぞれ第2および第1入力信号を受け取る
第1および第2制御端子とを有する。第4切り替え素子
には、それぞれ第2および第1入力信号に応答する出力
ノードと第2電源電圧端子との間にシリアルに結合され
た第3および第4切り替え副素子が含まれる。
器と差動ラッチと論理ゲートとを含む、対称的出力を有
する差動入力と非平衡終端出力との比較器(differenti
al input to single-ended output comparator)を提供
する。入力比較器は、周期的な差動入力信号の正と負の
入力信号をそれぞれ受け取る正および負の入力端子と、
正および負の出力端子とを有する。差動ラッチは、比較
器の正および負の出力端子にそれぞれ結合された正およ
び負の入力端子と、正および負の出力端子とを有する。
論理ゲートは、差動ラッチの正の出力端子に結合された
第1入力端子と、差動ラッチの負の出力端子に結合され
た第2入力端子と、比較器の出力信号を提供する出力端
子とを有する。
の詳細な説明ならびに添付の図面によりさらに明確に理
解されよう。
O)23を有する位相ロック・ループ(PLL:phase
locked loop )20のブロック図である。PLL20に
は、位相検出器21,ループ・フィルタ22,VCO2
3およびループ分周器24も含まれる。位相検出器21
は、「FREF 」と記された基準信号を受け取る第1入力
端子と、第2入力端子と、「PDOUT 」と記された信号
を提供する出力端子とを有する。FREF は、既知の基準
周波数を有するクロック信号で、通常は水晶発振器(図
示せず)により発生される。ループ・フィルタ22は、
信号PDOUTを受け取る入力端子と、「濾波信号(FILTE
RED SIGNAL )」と記された信号を提供する出力端子と
を有する。VCO23は、濾波信号を受け取る入力端子
と、「VOUT 」と記された信号を提供する出力端子とを
有する。ループ分周器24は、信号VOUT を受け取る入
力端子と、位相検出器21の第2入力端子に接続された
出力端子とを有する。
の周波数が、信号FREF の周波数のN倍になるように機
能する。ただしNはループ分周器比として定義された値
である。PLLの構造ブロックを分析すると、この性能
がより明確にわかる。位相検出器21は、FREF と分割
されたVOUT 信号の位相差を検知する。位相検出器21
は、信号PDOUT を提供し、この信号がVCO23の速
度を速め、遅くし、あるいは同じ周波数にとどめる働き
をする。ループ・フィルタ22は、信号PDOUT を条件
付けてPLL20のノイズに対する免疫性を増大するよ
うに働く。ループ・フィルタ22がないと、PLL20
は偽信号にあまりに迅速に応答して、結果として出力周
波数の偏差が大きくなる。VCO23は、濾波信号を入
力として取り込み、周波数が濾波信号にほぼ比例するデ
ジタルの周期波形を生成する。ループ分周器24は、デ
ジタルVOUT 波形の周波数を既知の定数だけ小さくする
デジタル論理ブロックである。これらのブロックはすべ
て、位相検出器21の出力の時間平均がゼロになる定常
状態に到達するように共働するので、VCO23は基準
周波数のN倍の所望の定周波数を発生する。
ックには、多くの変形が可能である。第1に、位相検出
器21は、現在デジタル位相検出器のほうが普及してい
るが、アナログ部品でもデジタル部品でも構築すること
ができる。さらに、デジタル位相検出器を位相と周波数
差の両方を感知するように設計して、VCO23をその
動作範囲全体において正確に制御することもできる。デ
ジタル位相検出器にはまた、通常、デジタルからアナロ
グに波形を変換するためのチャージ・ポンプを後に設け
て、信号をループ・フィルタにより容易に条件付けるこ
とができるようにすることもできる。この場合、位相検
出器21は、この両方の機能を行う。第2に、ループ・
フィルタ22は、受動部品(抵抗およびキャパシタ)
か、または受動部品と能動部品(トランジスタ)の組み
合せのいずれからでも作成することができる。どのルー
プ・フィルタを選択すれば適切であるかは、PLLの用
途によって決まる。第3に、VCO23は、多くのアー
キテクキャに設計することができる。一般的な方法に
は、リング発振器と緩衝発振器(relaxation oscillato
r )がある。リング発振器は、その発振速度が各インバ
ータ内で得られる電流により決まる奇数のインバータか
らなる閉ループとして構築される。緩衝発振器は、アナ
ログ副回路(subcircuit)の発振を制御するための非線
形の、多くの場合デジタルの回路に依存する。最後に、
ループ分周器24は、特定の周波数比でVCO23の出
力を分割する通常はデジタルの回路である。この分周器
比は、用途により固定にすることも可変することもでき
る。
サイクルは、VOUT をクロック信号として用いる回路の
性能にとって重大である。クロックされた回路(図1で
は図示せず)は、クロックのサイクルのそれぞれ1/2
のサイクルの間に必要な量の仕事を行うように設計され
る。この1/2のサイクルが短すぎると、仕事は終らな
い。また長すぎると、クロックの1/2の期間が終了す
るずっと前にすべての動作が終了するので時間が無駄に
なる。これらのデューティ・サイクル・エラーの大きな
要因を、VCO23を有するPLL20を用いることに
より修正することができる。この例では、追加のNAN
Dゲートと分周器とを用いて、前述のような方法で、比
較器の出力により起こるデューティ・サイクル・エラー
を修正する。このデューティ・サイクル・エラーは、比
較器の出力においてラッチを形成する交差結合ゲート内
を伝播するために立ち上がり信号または立ち下がり信号
を取り込むゲート遅延の数に差があるために起こる。こ
のような非対称性により、デューティ・サイクルが余分
なゲート遅延の量だけ50%からずれる。
ロック図に、一部分は論理図に、一部分は回路図に示
す。VCO23には、一般的に、周期信号発生器30,
NANDゲート31および分周器32が含まれる。周期
信号発生器30には、一般的に、差動電圧制御電流源4
0,キャパシタ41,比較器42およびラッチ43が含
まれる。
流源50とスイッチ51〜54とが含まれる。電圧制御
電流源50は、第1および第2端子と、濾波信号を受け
取る制御端子とを有する。スイッチ51は、電圧制御電
流源50の第1端子に接続された第1端子と、第2端子
と、制御端子とを有する。スイッチ52は、電圧制御電
流源50の第1端子に接続された第1端子と、第2端子
と、制御端子とを有する。スイッチ53は、電圧制御電
流源50の第2端子に接続された第1端子と、スイッチ
51の第2端子に接続された第2端子と、制御端子とを
有する。スイッチ54は、電圧制御電流源50の第2端
子に接続された第1端子と、スイッチ52の第2端子に
接続された第2端子と、制御端子とを有する。スイッチ
51〜54は、任意の従来の切り替え素子でよいが、V
CO23を相補型金属酸化膜半導体(CMOS)技術に
組み込む場合には、伝送ゲートを組み込むことが好まし
い。
第2端子に接続された第1端子と、スイッチ52,54
の第2端子に接続された第2端子とを有する。比較器4
2は、スイッチ51,53の第2端子に接続された正の
入力端子と、スイッチ52,54の第2端子に接続され
た負の入力端子と、正の出力端子と、負の出力端子とを
有する。
4が含まれる。NANDゲート60は、比較器42の正
の出力端子に接続された第1入力端子と、第2入力端子
と、出力端子とを有する。NANDゲート61は、比較
器42の負の出力端子に接続された第1入力端子と、N
ANDゲート60の出力端子に接続された第2入力端子
と、NANDゲート60の第2入力端子に接続された出
力端子とを有する。NANDゲート62は、ゲート60
の出力端子に接続された第1入力端子と、スイッチ5
1,53の制御端子に接続され「VOP2 」と記された信
号を提供する出力端子とを有する。NANDゲート63
は、NANDゲート61の出力端子に接続された第1入
力端子と、NANDゲート62の出力端子に接続された
第2入力端子と、NANDゲート62の第2入力端子お
よびスイッチ52,54の制御端子に接続され「V
ON2 」と記された信号を提供する出力端子とを有する。
2の出力端子に接続された第1入力端子と、NANDゲ
ート63の出力端子に接続された第2入力端子と、「V
C 」と記された信号を提供する出力端子とを有する。分
周器32には、D型フリップフロップ70とインバータ
71とが含まれる。フリップフロップ70は、「D]と
記されたデータ入力端子と、「CK」と記され信号VC
を受け取るクロック入力端子と、「Q」と記され信号V
OUT を提供する真の出力端子とを有する。インバータ7
1は、フリップフロップ70のQ出力端子に接続された
入力端子と、フリップフロップ70のD入力端子に接続
された出力端子とを有する。
をもつ電圧制御電流源50を用いて、比較器42への入
力においてキャパシタ41として現れる寄生容量の充電
および放電を行う。スイッチ51〜54は、比較器42
が切り替わり、デジタル帰還により電流の方向が反転す
ると、比較器42への入力における差動電圧が交替する
ように電流を操作する。その結果、比較器42の入力に
は差動的で周期性をもつ振幅の小さい波形が現れる。発
振周波数は、電流源の値にほぼ比例し、これはVCO2
3への電圧入力により制御される。このため、VCO2
3への入力における電圧が大きくなると、電流が増大
し、このために寄生キャパシタがより速く充電され、V
COの速度が速くなる。
御入力端子は真である。すなわち、制御入力が高論理に
あるとき、スイッチ51,52は閉じる。一方、スイッ
チ53,54の制御入力端子は相補的である。すなわ
ち、入力が低論理にあるとき、スイッチ53,54は閉
じる。このため、信号VOP2 が高論理にあり、信号V
ON2 が低論理にあるときは、スイッチ51,54は閉じ
て、電流源50はキャパシタ41の第1端子に電流を送
る。信号VOP2 が低論理にあり、信号VON2 が高論理に
あるときには、スイッチ52,53が閉じて、電流源5
0はキャパシタ41の第2端子に電流を送る。また、ス
イッチ対51,53と52,54との出力は、それぞれ
直列ダイオードを通じて並列分路スイッチ(図2には図
示せず)に接続される。信号VON2 が高論理にあると
き、第1分路スイッチはスイッチ53の第2端子とキャ
パシタ41の第1端子との間に接続された第1ダイオー
ドを迂回して、第2ダイオードがスイッチ52の第2端
子とキャパシタ41の第2端子との間に直列に接続され
る。同様に、信号VOP2 が高論理にあるときは、第2分
路スイッチはスイッチ54の第2端子とキャパシタ41
の第2端子との間に接続された第2ダイオードを迂回し
て、第1ダイオードはスイッチ52の第2端子とキャパ
シタ41の第2端子との間に直列に接続される。これら
のダイオードを交互に順方向バイアスし、迂回したため
に、キャパシタ41の両端に非線形の電圧降下が生まれ
るが、これは比較器42の出力が状態を変える前に等化
しなければならない。
の交差結合されたNANDゲートが含まれる。ラッチ4
3は、比較器42のほぼデジタルの出力を取り出し、完
全にデジタルの信号を生成する。これらのゲートの構造
によって、VCO23は発振が起こらないという望まし
くない状態に安定することがなくなる。交差結合された
ゲートの2つの出力は、1つの出力が低論理に移行する
前に他の出力が高論理に移行するので、両方が瞬間的に
高論理になる。NANDゲート31は、ラッチ43の出
力を取り出して、VOP2 ,VON2 の両方が高論理にある
この移行時に低論理を生成する。分周器32は、NAN
Dゲート31の周波数出力を半分にして、比較器42の
入力に見られる元の周波数を回復する。
と、VCOの出力はVOP2 またはVON2 のいずれかとし
て提供される。ラッチ43の出力のゲート遅延の非対称
性がVCO23の出力のデューティ・サイクルを変造す
る。前述のように、一方の出力が高論理に移行するまで
もう一方の出力は下がることができないので、ラッチ4
3は50%のデューティ・サイクル出力を提供しない。
この非対称性は、1ゲート遅延分に等しく、NANDゲ
ート31および分周器32により排除されて、ほぼ50
%のデューティ・サイクルを生成する。
は、いくつかの理由で利点をもつ。第1に、差動回路は
製造工程により影響を受けないので、回路性能は装置の
絶対的性能ではなく装置間の一致によって決まることに
なる。この工程に対する不感性によってVCO23の出
力におけるデューティ・サイクルの動作を制御する能力
が増大する。差動回路の別の大きな利点は、ノイズが共
通モードの成分として観測され、差動アーキテクチャに
よって減衰されることである。そのために、VCO23
に示される差動動作により、出力信号がノイズと工程の
変動に影響を受けなくなる。
取るNANDゲート31にも引き継がれる。NANDゲ
ート31もまた、ゲートの半分の部分に関して対称性を
持つので、非平衡終端変換工程を通じてVCO23の対
称性を維持する。そのために、VCO23は製造工程の
変動やノイズに影響を受けないデューティ・サイクルを
もつ出力信号を提供する。差動から非平衡終端への変換
は、完全に対称的なアーキテクチャで行われる。NAN
Dゲート31の出力を分割する分周器32は、デューテ
ィ・サイクルにわずかなエラーしか導入しない。これ
は、分周器32を非常に高速にして移行時間を最小限に
抑えることができるためである。これにより、装置強度
分周器32に無作為な不一致があっても、デューティ・
サイクルの不一致にはあまり貢献しない。そのため、差
動アーキテクチャと、対称差動から非平衡終端への変換
と、高速の分周器とがすべてデューティ・サイクル・エ
ラーを最小限に抑えることに貢献する。
図である。NANDゲート31には、Pチャネル金属酸
化膜半導体(MOS)トランジスタ80,81と、Nチ
ャネルMOSトランジスタ82〜85とが含まれる。ト
ランジスタ80は、「VDD」と記された電源電圧端子に
接続されたソースと、信号VOP2 を受け取るゲートと、
出力ノード86に接続されたドレインとを有する。VDD
は、約3ボルトの公称電圧を提供する正の値がより高い
電源電圧端子である。トランジスタ81は、VDDに接続
されたソースと、信号VON2 を受け取るゲートと、出力
ノード86に接続されたドレインとを有する。トランジ
スタ82は、ノード86に接続されたドレインと、信号
VON2 を受け取るゲートと、ソースとを有する。トラン
ジスタ83は、トランジスタ82のソースに接続された
ドレインと、信号VOP2 を受け取るゲートと、「VSS」
と記された電源電圧端子に接続されたソースとを有す
る。VSSは、約0ボルトの公称電圧を提供する負の値の
大きい、あるいは接地の電源電圧端子である。トランジ
スタ84は、ノード86に接続されたドレインと、信号
VOP2 を受け取るゲートと、ソースとを有する。トラン
ジスタ85は、トランジスタ84のソースに接続された
ドレインと、信号VON2 を受け取るゲートと、VSSに接
続されたソースとを有する。
を実行する。NANDゲート31もまた、各入力ごとに
「低速」または「高速」いずれかの切り替え装置を含む
2個のプルダウン・スタック(pulldown stacks )のた
めに、各入力について等しい伝播遅延を有する。詳しく
述べると、トランジスタ80は、ある入力に関してプル
アップを行い、トランジスタ81が他の入力に関してプ
ルアップを行う。これらの装置は等しい寸法で、各々の
入力に対して同じように応答する。トランジスタ82,
83は、プルダウン素子を形成し、トランジスタ82が
より高速のプルダウン,トランジスタ83がより低速の
プルダウンとなる。トランジスタ84,85は、第2の
プルダウン素子を形成し、トランジスタ84が高速のプ
ルダウン、トランジスタ85が低速のプルダウンとな
る。プルダウン・スタックが一体として動作すると、各
入力には別々のスタックに低速と高速の切り替え素子が
あるので、いずれの入力にも等しく応答する。NAND
ゲート31の図示された実施例ではCMOSトランジス
タを用いているが、この動作はトランジスタの種類とは
独立したものであり、デジタル論理設計に用いることの
できる任意のトランジスタ群に適用されることに留意さ
れたい。
・スタックを持つNANDゲートに比べて大きな性能上
の利点を示す。単独プルダウン・スタックのNANDゲ
ートは、各切り替え素子が放電しなければならない容量
が異なるために、低速および高速の入力をもつ。VSSに
接続された切り替え素子は、VSSに接続されていないプ
ルダウン・スタック内の切り替え素子よりも多くの容量
を放電しなければならない。この容量の差が、論理ゲー
ト内の伝播遅延の差を生み、VCOの出力のデューティ
・サイクル・エラーに直接関係する。二重プルダウン・
スタックは、このエラー源をなくして、その入力の両方
に対して等しい動作を有する差動から非平衡終端への変
換器を作成する。
3の対称構造を用いて、NORゲートを形成することが
できる。このNORゲートを図2のVCO23のNAN
Dゲート31に置き換えることができる。このようなN
ORゲートは、以前はVDDに接続されていたノードをV
SSに接続し、以前はVSSに接続されていたノードをVDD
に接続し、トランジスタの導電型を反転することにより
形成される。すなわち、トランジスタ80,81はNチ
ャネル・トランジスタになり、トランジスタ82〜85
がPチャネル・トランジスタになる。このNORゲート
をVCO23で用いるならば、分周器32の適切な改造
とNANDゲート60〜63をNORゲートに置き換え
ることも必要になる。
である。横軸が時間で、縦軸が電圧に対応し、必ずしも
同尺ではない。VIP,VIN,VOP1 ,VON1 ,VOP2 ,
VON2 ,VC ,VOUT を含む関係する異なる信号が、縦
軸に順に表される。図4は、ほぼデジタル値である、比
較器に対する小信号入力、信号VIP,VINと、増幅され
た出力、信号VOP1 ,VON1 とを図示する。図2のラッ
チ43の出力における信号VOP2 ,VON2 は、デューテ
ィ・サイクル・エラーを招く重複を示す。NANDゲー
ト31の出力の信号VC は、信号VOP2 ,VON2 が重複
する間に低論理へと移行する。分周器32は信号VC の
周波数を下げて、比較器42の入力において元の周波数
を回復する。
VIPを越えるときから、信号VON2が高論理に切り替わ
るまでの時間は、信号VIPが信号VINを越えるときか
ら、VOP2 が高論理に切り換わるまでの時間と等しいこ
とがわかる。言い換えれば、立ち上がり信号が比較器4
2とラッチ43内を伝播するのにかかる時間は、いずれ
の比較器入力についても等しい。デューティ・サイクル
・エラーは、これらのパスのそれぞれの中で立ち上がり
信号と立ち下がり信号の遅延が一致しないために起こ
る。立ち上がり遅延同士は等しく、立ち下がり遅延同士
も等しいが、立ち上がり信号の伝播遅延は立ち下がり信
号の伝播遅延と等しくない。NANDゲート31の出力
は、ラッチ43の第2出力が高論理になることに応答し
て低論理になる。そのためNANDゲート31は、立ち
上がり端に反応して、分周器32が分割するアクティブ
低パルスを生成する。ラッチ43の出力における重要な
タイミング端は立ち上がり端だけで、これらはクロック
期間の1/2だけ正確に時間がずれる。そのために、差
動対称性により、両信号の立ち上がり端から発生するデ
ューティ・サイクルはほぼ50%になる。
た入力端子と、VCO(23)の第2出力信号を提供す
る出力端子とを有する分周器(32)によってさらに構
成されることは、本発明の1つの側面である。
(70)とインバータ(71)によって構成されること
は、本発明の別の側面である。D型フリップフロップ
(70)は、論理ゲート(31)の出力ノード(86)
に結合されたクロック入力端子と、D入力端子と、VC
O(23)の第2出力信号を提供するQ出力端子とを有
する。インバータ(71)は、D型フリップフロップ
(70)のQ出力端子に結合された入力端子と、D型フ
リップフロップ(70)のD入力端子に結合された出力
端子とを有する。
電流源(40),キャパシタ(41),比較器(42)
および差動ラッチ(43)によって構成されることは、
本発明のさらに別の側面である。差動電圧制御電流源
(40)は、入力電圧を受け取る入力端子と、正の出力
端子と、負の出力端子とを有する。キャパシタ(41)
は、差動電圧制御電流源(40)の正の出力端子に結合
された第1端子と、差動電圧制御電流源(40)の負の
出力端子に結合された第2端子とを有する。比較器(4
2)は、差動電圧制御電流源(40)の正および負の出
力端子にそれぞれ結合された正および負の入力端子と、
正および負の出力端子とを有する。差動ラッチ(43)
は、比較器(42)の正および負の出力端子にそれぞれ
結合された正および負の入力端子と、周期信号発生器
(30)の正および負の信号を提供する正および負の出
力端子とを有する。
4)および第4(85)切り換え副素子が、それぞれ第
1,第2,第3および第4金属酸化膜半導体(MOS)
トランジスタによって構成されることは、本発明のさら
に別の側面である。
4)および第4(85)MOSトランジスタが、Nチャ
ネル・トランジスタであることを特徴とすることは、本
発明のさらに別の側面である。
素子が、それぞれ第1および第2金属酸化膜半導体(M
OS)トランジスタによって構成されることは、本発明
のさらに別の側面である。
ランジスタが、Pチャネル・トランジスタであることを
特徴とすることは、本発明のさらに別の側面である。
れてきたが、本発明は数多くの方法で改良することがで
き、上記に特定および説明されたものの他にも多くの実
施例が想定できることは、当業者には明白であろう。い
くつかの改良が明白である。たとえば、論理回路はNA
NDゲートに関して開示されているが、電源とトランジ
スタの導電型を反転させるとNORゲートになる。その
ため、NANDゲート31を対応するNORゲートに置
き換えて、NORゲートをラッチ43に用いても、VC
O23は同じ基本性能を有する。また、VCO23は、
リング発振器やその他の種類の緩衝発振器を含むいくつ
かの方法で設計することができる。また、機能を実現す
るためにMOS以外の別のトランジスタ群を用いること
もできる。従って、添付の請求項は、本発明の精神と範
囲に入るすべての改良を包含するものである。
る位相ロック・ループ(PLL)をブロック図に示す。
理図に、また一部分回路図に示す。
Claims (4)
- 【請求項1】 対称的な出力を持つ電圧制御発振器(V
CO)(23)であって:入力電圧を受け取る入力端子
と、周期的な差動出力信号の正の信号と負の信号をそれ
ぞれ提供する正および負の出力端子とを有する周期信号
発生器(30);および第1電源電圧端子に結合された
第1端子と、VCO(23)の出力信号をそこに提供す
る出力ノード(86)に結合された第2端子と、第1入
力信号を受け取る制御端子とを有する第1切り換え素子
(80);前記第1電源電圧端子に結合された第1端子
と、前記出力ノード(86)に結合された第2端子と、
第2入力信号を受け取る制御端子とを有する第2切り換
え素子(81);前記出力ノード(86)に結合された
第1端子と、第2電源電圧端子に結合された第2端子
と、前記第1および第2入力信号をそれぞれ受け取る第
1および第2制御端子とを有する第3切り換え素子(8
2,83)であって、前記第1および第2入力信号にそ
れぞれ応答する前記出力ノード(86)と前記第2電源
電圧端子との間にシリアルに結合された第1(82)お
よび第2(83)切り換え副素子を含む前記第3切り換
え素子(82,83);および前記出力ノード(86)
に結合された第1端子と、前記第2電源電圧端子に結合
された第2端子と、前記第2および第1入力信号をそれ
ぞれ受け取る第1および第2制御端子とを有する第4切
り換え素子(84,85)であって、前記第2および第
1入力信号にそれぞれ応答する前記出力ノードと前記第
2電源電圧端子との間にシリアルに結合された第3(8
4)および第4(85)切り換え副素子を含む前記第4
切り換え素子(84,85);によって構成される論理
ゲート(31);によって構成されることを特徴とする
電圧制御発振器(VCO)。 - 【請求項2】 第1電源電圧端子に結合された第1端子
と、論理ゲート(31)の出力信号をそこに提供する出
力ノード(86)に結合された第2端子と、第1入力信
号を受け取る制御端子とを有する第1切り換え素子(8
0);前記第1電源電圧端子に結合された第1端子と、
前記出力ノード(86)に結合された第2端子と、第2
入力信号を受け取る制御端子とを有する第2切り換え素
子(81);前記出力ノード(86)に結合された第1
端子と、第2電源電圧端子に結合された第2端子と、前
記第1および第2入力信号をそれぞれ受け取る第1およ
び第2制御端子とを有する第3切り換え素子(82,8
3)であって、前記第1および第2入力信号にそれぞれ
応答する前記出力ノード(86)と前記第2電源電圧端
子との間にシリアルに結合された第1(82)および第
2(83)切り換え副素子を含む前記第3切り換え素子
(82,83);および前記出力ノード(86)に結合
された第1端子と、前記第2電源電圧端子に結合された
第2端子と、前記第2および第1入力信号をそれぞれ受
け取る第1および第2制御端子とを有する第4切り換え
素子(84,85)であって、前記第2および第1入力
信号にそれぞれ応答する前記出力ノードと前記第2電源
電圧端子との間にシリアルに結合された第3(84)お
よび第4(85)切り換え副素子を含む前記第4切り換
え素子(84,85);によって構成されることを特徴
とする対称的な出力を持つ論理ゲート(31)。 - 【請求項3】 第1電源電圧端子に結合された第1電流
電極と、第1入力信号を受け取る制御電極と、論理ゲー
ト(31)の出力信号をそこに提供する出力ノード(8
6)に結合された第2電流電極とを有する第1トランジ
スタ(80);前記第1電源電圧端子に結合された第1
電流電極と、第2入力信号を受け取る制御電極と、前記
出力ノード(86)に結合された第2電流電極とを有す
る第2トランジスタ(81);前記出力ノード(86)
に結合された第1電流電極と、前記第1入力信号を受け
取る制御電極と、第2制御電流電極とを有する第3トラ
ンジスタ(82);前記第3トランジスタ(82)の前
記第2電流電極に結合された第1電流電極と、前記第2
入力信号を受け取る制御電極と、第2電源電圧端子に結
合された第2電流電極とを有する第4トランジスタ(8
3);前記出力ノード(86)に結合された第1電流電
極と、前記第2入力信号を受け取る制御電極と、第2電
流電極とを有する第5トランジスタ(84);および前
記第5トランジスタ(84)の前記第2電流電極に結合
された第1電流電極と、前記第1入力信号を受け取る制
御電極と、前記第2電源電圧端子に結合された第2電流
電極とを有する第6トランジスタ(85);によって構
成されることを特徴とする対称的な出力を持つ論理ゲー
ト(31)。 - 【請求項4】 対称的な出力を持つ差動入力と非平衡終
端出力の比較器(34)であって:周期差動入力信号の
正および負の入力信号をそれぞれ受け取る正および負の
入力端子と、正および負の出力端子とを有する入力比較
器(42);前記比較器(42)の前記の正および負の
出力端子にそれぞれ結合された正および負の入力端子
と、正および負の出力端子とを有する差動ラッチ(4
3);および前記差動ラッチ(43)の前記の正の出力
端子に結合された第1入力端子と、前記差動ラッチ(4
3)の前記の負の出力端子に結合された第2入力端子
と、比較器(34)の出力信号を提供する出力端子とを
有する論理ゲート(31);によって構成されることを
特徴とし、それによって比較器(34)の前記出力信号
が対称になる差動入力と非平衡終端出力の比較器(3
4)。
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