JP3465905B2 - 高速及び高精度の位相ロックループ - Google Patents

高速及び高精度の位相ロックループ

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JP3465905B2
JP3465905B2 JP53714397A JP53714397A JP3465905B2 JP 3465905 B2 JP3465905 B2 JP 3465905B2 JP 53714397 A JP53714397 A JP 53714397A JP 53714397 A JP53714397 A JP 53714397A JP 3465905 B2 JP3465905 B2 JP 3465905B2
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Description

【発明の詳細な説明】 発明の分野 本発明は、位相ロックループ回路に関し、特に、高速
及び高精度の位相周波数検出器に関する。
発明の背景 位相ロックループ（PLL）は、典型的には位相周波数
検出器（PFD）を備えており、該PFDは、基準クロックと
発振信号または電圧制御発振器（VCO）のVCOクロックと
の間の位相差を示す制御信号を提供する。該制御信号に
応じて電荷ポンプがVCOに電圧信号を提供する。該電圧
信号に応じてVCOが発振信号を提供する。
基準クロックの周波数が高くなると、位相ロックルー
プの性能要件が一層厳しいものとなる。高性能PLLは、
その動作周波数におけるクロックジッタが低いものであ
る。このPLLのジッタは、２つの大きな要因によって引
き起こされる。第１に、電源ノイズによってVCOの周波
数が突然に変更され、その結果としてPLLクロック出力
のジッタが生じることになる。このタイプのジッタは、
VCO回路の対ノイズ免疫性を高めることにより低減させ
ることができる。第２の主な要因は、位相周波数検出器
の精度である。低精度の位相周波数検出器は典型的に
は、最小の検出可能な位相差（または「デッドゾー
ン」）が大きなものであり、これはジッタを増大させる
ものとなる。低精度の位相周波数検出器により引き起こ
されるジッタは、位相周波数検出器の精度を高めること
により低減させることができる。従来の静的な論理ゲー
ト構造を含む位相周波数検出器は、多数の論理ゲートス
テージを介した伝搬遅延に起因する速度上の制限を有し
ている。この速度上の制限は、位相周波数検出器の高周
波数での動作時のデッドゾーンを増大させ、このため、
ジッタが増大することになる。
一層高い周波数において一層少ないジッタで動作する
PLLを実現することが所望されている。
発明の要約 本発明は、位相周波数検出器を介した伝搬遅延を低減
させるために、静的な論理回路の代わりに動的な論理回
路を備えた動的な位相周波数検出器を備えた、位相ロッ
クループ（PLL）を提供するものである。
該動的な位相周波数検出器は、一層高い精度で及び該
PLLの出力クロックにおけるジッタを一層低減させて該P
LLの最大動作周波数を高めるものとなる。該動的な位相
周波数検出器は一層単純なものである。効果的な実施例
の場合には、トランジスタの数及びその配置のための領
域が低減される。その結果、従来の静的な位相周波数検
出器は、PLLの高精度及び低ジッタでの動作のために、
動的な位相周波数検出器へと置換されることになる。
図面の簡単な説明 図１は、位相ロックループ回路を示すブロック図であ
る。
図２は、従来の静的な位相周波数検出器を示すブロッ
ク図である。
図3a〜3eは、VCOクロック信号が基準クロック信号よ
りも低速である場合における図２の従来の静的な位相周
波数検出器の動作を示すタイミングチャートである。
図4a〜4eは、VCOクロック信号が基準クロック信号よ
りも高速である場合における図２の従来の静的な位相周
波数検出器の動作を示すタイミングチャートである。
図５は、従来の静的な位相周波数検出器のクリティカ
ルタイミングパスを示す概略的な回路図である。
図６は、本発明による動的な位相周波数検出器の概要
を示す回路図である。
図7a〜7eは、VCOクロック信号が基準クロック信号よ
りも低速である場合における図６の動的な位相周波数検
出器の動作を示すタイミングチャートである。
図8a〜8eは、VCOクロック信号が基準クロック信号よ
りも高速である場合における図６の動的な位相周波数検
出器の動作を示すタイミングチャートである。
図９は、図６の動的な位相周波数検出器のクリティカ
ルタイミングパスを示す概略的な回路図である。
図10aは、理想的な位相周波数検出器の理想的な位相
差特性を示すグラフである。
図10bは、理想的な位相周波数検出器に関する基準ク
ロック信号とVCOクロック信号との間のタイミング関係
を示すタイミングチャートである。
図11aは、非理想的な位相周波数検出器の位相差特性
を示すグラフである。
図11bは、非理想的な位相周波数検出器に関する基準
クロック信号とVCOクロック信号との間のタイミング関
係を示すタイミングチャートである。
好適実施例の詳細な説明 図１を参照する。同図は、位相ロックループ（PLL）1
00を示すブロック図であり、該PLL100は、位相周波数検
出器102、電荷ポンプ104、ループフィルタ106、及び電
圧制御発振器（VCO）108を備えている。基準クロック信
号及びVCO108からのVCOクロック信号が、位相周波数検
出器102の入力端子にそれぞれ加えられる。該位相周波
数検出器102は、基準クロック信号とVCOクロック信号と
の位相を比較し、アップ信号及びダウン信号を電荷ポン
プ104の入力端子にそれぞれ提供する。該アップ信号及
びダウン信号は、VCO108に制御信号を与えて該VCO108か
らの発振信号またはVCOクロック信号の周波数を変化さ
せるための電荷ポンプ104に関する正又は負の電荷方向
をそれぞれ示すものである。
位相周波数検出器102は、アップ信号とダウン信号と
の間の位相差を、基準クロック信号とVCOクロック信号
との間の位相差と実質的に等しくなるように、生成す
る。詳細には、基準クロック信号とVCOクロック信号と
の間の位相差が複製され、アップ信号の期間とダウン信
号の期間との差によって実現される。VCOクロック信号
が基準クロック信号よりも低速である場合には、アップ
信号の期間がダウン信号の期間よりも長くなり、これに
よりVCOクロック信号の周波数が高くなる。また、VCOク
ロック信号が基準クロック信号よりも高速である場合に
は、ダウン信号の期間がアップ信号の期間よりも長くな
り、これによりVCOクロック信号の周波数が低くなる。
ここで図２を参照する。同図は、NANDゲート202,204,
206,208,210,212,214,216,218及びインバータ220,222を
備えた従来の静的な位相検出器200を示すブロック図で
ある。同図には、かかるNANDゲートの電解効果トランジ
スタ（FET）による実施を例示するために、２入力、３
入力、及び４入力のNANDゲートの概要が示されている。
かかる実施形態では、静的な位相検出器200は、44個の
トランジスタを備えるものとなる。
図3a〜3eを参照する。同図は、VCOクロック信号が基
準クロック信号よりも低速である場合における従来の静
的な位相周波数検出器200の動作を示すタイミングチャ
ートである。図3a及び図3dには、基準クロック信号及び
アップ信号のタイミングチャートがそれぞれ示されてい
る。時刻t0では、基準クロック信号の立ち上がりエッジ
に応じて、NANDゲート202,216及びインバータ220がアッ
プ信号を生成する。図3b及び図3eには、VCOクロック信
号及びダウン信号のタイミングチャートがそれぞれ示さ
れている。時刻t1では、VCOクロック信号の立ち上がり
エッジに応じて、NANDゲート212,218及びインバータ222
がダウン信号を生成する。時刻t0,t1間の差は、アップ
信号とダウン信号との間の位相差である。図3cには、セ
ット信号のタイミングチャートが示されている。基準ク
ロック信号に応じて、NANDゲート202が、静的なRSフリ
ップフロップとして構成されたNANDゲート204,206をリ
セットする。VCOクロック信号に応じて、NANDゲート218
が、NANDゲート212の状態を変更し、これにより、静的
なRSフリップフロップといて構成されたNANDゲート208,
210がリセットされる。これにより、NANDゲート214がセ
ットＢ信号をNANDゲート216,218に提供してそれらNAND
ゲートをリセットし、アップ及びダウン信号をディセー
ブルにすることになる。このタイミングが、基準クロッ
ク信号及びVCOクロック信号の後続の各パルス毎に繰り
返される。
図4a〜4eを参照する。同図は、VCOクロック信号が基
準クロック信号よりも高速である場合における基準クロ
ック信号、VCOクロック信号、セット信号、アップ信
号、及びダウン信号をそれぞれ示すタイミングチャート
である。図3a〜3eに示したタイミングチャートとは対照
的に、VCOクロック信号の立ち上がりエッジは、時刻t1
で生じる基準クロック信号の立ち上がりエッジよりも前
の時刻t0で生じる。このため、ダウン信号は、アップ信
号の前に活動状態になる。ここで、基準クロック信号の
立ち上がりエッジが生じると、NANDゲート214がNANDゲ
ート216,218にセットＢ信号を提供して、アップ信号及
びダウン信号をディセーブルにする。このタイミング
が、基準クロック信号及びVCOクロック信号の後続の各
パルス毎に繰り返される。
図３に示したように、VCOクロック信号が基準クロッ
ク信号よりも低速である場合には、アップ信号の期間が
ダウン信号の期間よりも長くなり、該期間の差が位相差
である。
図５を参照する。同図は、静的な位相周波数検出器20
0のクリティカルタイミングパスを概略的に示す回路図
である。該静的な位相周波数検出器200は、状態マシン
である。現在の状態から別の状態へと移行する前に、該
静的な位相周波数検出器200の全ての内部ノードが高レ
ベル状態又は低レベル状態にセットされなければならな
い。従って、全ての内部ノードを何れかの状態にセット
するための遅延時間によって該検出器200の全体的な速
度が決まることになる。静的な位相周波数検出器200の
クリティカルパスによって、全てのノードを高レベル状
態又は低レベル状態にセットするための最大遅延時間が
決まる。
静的な位相周波数検出器200のクリティカルタイミン
グパスは、NANDゲート212,210,208,214,218からなるフ
ィードバック経路である。NANDゲート208,210間の交差
接続により、クリティカルパスは６つのゲート遅延とな
る。その結果として、該６つのゲート遅延により、従来
の静的な位相周波数検出器200の全体的な速度が決まる
ことになる。
図６を参照する。同図は、本発明による動的な位相周
波数検出器602の概要を示す回路図である。該動的な位
相周波数検出器602は、アップ信号生成器604、ダウン信
号生成器606、及びリセット回路607を備えている。該ア
ップ信号生成器604は、基準クロック信号に応じて電荷
ポンプ104にアップ信号を提供する。同様に、前記ダウ
ン信号生成器606は、電圧制御発振器108からのVCOクロ
ック信号に応じて電荷ポンプ104にダウン信号を提供す
る。前記リセット回路607は、基準クロック信号及びVCO
クロック信号の両者の立ち上がりエッジの発生から所定
時間の経過後に、前記アップ信号生成器604及び前記ダ
ウン信号生成器606を両者ともリセットする。
アップ信号生成器604は、Ｐ型FET608,610、Ｎ型FET61
4,616,618、及びインバータ620を備えている。Ｐ型FET6
08のドレーン−ソース間接合部は、Ｐ型FET610のソース
を外部電源（図示せず）に接続する。Ｎ型FET614のドレ
ーン−ソース間接合部は、Ｐ型FET610のドレーン及び信
号ライン622の共通ノードを接地ラインに接続する。リ
セット回路607からのセット信号は、Ｐ型FET608及びＮ
型FET614の各ゲートに供給される。Ｐ型FET610のゲート
には基準クロック信号が供給される。Ｐ型FET612のドレ
ーン−ソース間接合部は、Ｎ型FET616のソース端子及び
信号ライン624の共通ノードを外部電源に接続する。Ｎ
型FET618のドレーン−ソース間接合部は、Ｎ型FET616の
ドレーン端子を接地ラインに接続する。Ｎ型FET616のゲ
ートには基準クロック信号が供給される。信号ライン62
2は、Ｐ型FET612及びＮ型FET618の各ゲートの共通ノー
ドに接続される。インバータ620は、信号ライン624上の
信号に応じてアップ信号を提供する。
ダウン信号生成器606は、Ｐ型FET626,628,630、Ｎ型F
ET632,634,636、及びインバータ638を備えている。Ｐ型
FET626のドレーン−ソース間接合部は、Ｐ型FET628のソ
ースを外部電源（図示せず）に接続する。Ｎ型FET632の
ドレーン−ソース間接合部は、Ｐ型FET628のドレーン及
び信号ライン638の共通ノードを接地ラインに接続す
る。リセット回路607からのセット信号は、Ｐ型FET626
及びＮ型FET632の各ゲートの共通ノードに供給される。
Ｐ型FET628のゲートにはVCOクロック信号が供給され
る。Ｐ型FET630のドレーン−ソース間接合部は、Ｎ型FE
T634のソース端子及び信号ライン640の共通ノードを外
部電源に接続する。Ｎ型FET636のドレーン−ソース間接
合部は、Ｎ型FET634のドレーン端子を接地ラインに接続
する。Ｎ型FET634のゲートには基準クロック信号が供給
される。信号ライン638は、Ｐ型FET630及びＮ型FET636
の各ゲートに接続される。インバータ642は、信号ライ
ン640上の信号に応じてダウン信号を提供する。
上記で実施したように、動的な位相周波数検出器602
は、16個のトランジスタを備えた動的な論理回路を用い
たものである。これに対し、静的な位相周波数検出器20
0の静的な論理回路は、44個のトランジスタを備えたも
のである。使用するトランジスタの個数が削減されるこ
とにより、本発明による動的な位相周波数検出器602
は、静的な位相周波数検出器200よりも、必要とする実
装面積が小さいものとなる。
図7a〜7eを参照する。同図は、VCOクロック信号が基
準クロック信号よりも低速である場合における、動的な
位相周波数検出器602の動作を示すタイミングチャート
である。図7a及び図7dには、基準クロック信号及びアッ
プ信号のタイミングチャートがそれぞれ示されている。
時刻t0では、基準クロック信号の立ち上がりエッジに応
じて、アップ信号生成器604がアップ信号を生成する。
図7b及び図7eには、VCOクロック信号及びダウン信号の
タイミングチャートがそれぞれ示されている。時刻t1で
は、VCOクロック信号の立ち上がりエッジに応じて、ダ
ウン信号生成器606がダウン信号を生成する。図7cに
は、セット信号のタイミングチャートが示されている。
信号ライン624,640上の信号は両方とも、アップ信号生
成器602及びダウン信号生成器604の両者にセット信号を
提供するリセット回路607への低レベル信号を生成す
る。該セット信号は、該セット信号がアップ信号生成器
602及びダウン信号生成器604を介して伝搬するまで、高
レベルに維持される。時刻t2において、信号ライン624,
640上の信号が高レベルになり、これによりアップ信
号、ダウン信号、及びセット信号が低レベルへと駆動さ
れる。このタイミングが、基準クロック信号及びVCOク
ロック信号の後続の各パルス毎に繰り返される。
図8a〜8eを参照する。同図は、VCOクロック信号が基
準クロック信号よりも高速である場合における、基準ク
ロック信号、VCOクロック信号、セット信号、アップ信
号、及びダウン信号をそれぞれ示すタイミングチャート
である。図7a〜7eに示したタイミングとは対照的に、VC
Oクロック信号の立ち上がりエッジは、基準クロック信
号の立ち上がりエッジの前の時刻t0で生じる。このた
め、ダウン信号は、アップ信号の前に活動状態になる。
ここで、基準クロック信号の立ち上がりエッジが生じる
と、信号ライン624,640上の両方の信号がリセット回路6
07に低レベル信号を提供し、これによりアップ信号生成
器602及びダウン信号生成器604にセット信号がそれぞれ
提供される。該セット信号が該アップ信号生成器602及
びダウン信号生成器604を介して伝搬した後、該アップ
信号生成器602及びダウン信号生成器604がアップ信号及
びダウン信号をそれぞれターンオフする。このタイミン
グが、基準クロック信号及びVCOクロック信号の後続の
各パルス毎に繰り返される。
図７及び図８に示すように、動的な位相周波数検出器
602の機能は、従来の静的な位相周波数検出器200の機能
と実質的に同一である。
図９を参照する。同図は、動的な位相周波数検出器60
2のクリティカルタイミングパスを概略的に示す回路図
である。該動的な位相周波数検出器602のクリティカル
タイミングパスは、リセット回路607、Ｐ型FET628、及
びＮ型FET634からなるフィードバック経路である。
各々のゲート遅延が同一であると仮定すると、該動的
な位相周波数検出器602の動作周波数は、従来の静的な
位相周波数検出器200の動作周波数の２倍になることが
できる。これは、既述のように従来の静的な位相周波数
検出器200のクリティカルパスが６つのゲートによるフ
ィードバック経路だからである。
図10aは、理想的な位相周波数検出器の位相差特性を
示すグラフである。また、図10bは、該理想的な位相周
波数検出器の基準クロック信号とVCOクロック信号との
間のタイミング関係を示すタイミングチャートである。
図10aに示すように、理想的な位相周波数検出器は、
基準クロック信号とVCOクロック信号との間の位相差
を、位相差の範囲全体にわたり該位相差に対して厳密な
線形関係で、アップ信号の期間とダウン信号の期間との
差へと変換する。この場合、位相ロックループのフィー
ドバックループは、位相差の範囲全体にわたり線形に動
作する。結果的に、図10bに示すように、理想的な位相
周波数検出器及びフィードバックループ全体により、基
準クロック信号とVCOクロック信号との位相誤差がゼロ
へと低減される。
しかし、非理想的な位相周波数検出器は、動作周波数
の制限に起因する精度上の制限を有している。動作周波
数が、位相周波数検出器によって許容される動作周波数
よりも高い場合には、該位相周波数検出器の精度が予め
決定できないものとなる。該精度上の制限により、位相
周波数検出器に「デッドゾーン」（即ち該位相周波数検
出器により検出することが可能な最小位相差）が生じる
ことになる。したがって、精度が高いということはデッ
ドゾーンが小さいことを意味している。
図11aは、非理想的な位相周波数検出器の特性を示す
グラフである。また、図11bは、該非理想的な位相周波
数検出器に関する基準クロック信号とVCOクロック信号
との間のタイミング関係を示すタイミングチャートであ
る。
図11aに示すように、非理想的な位相周波数検出器は
「デッドゾーン」を有している。基準クロック信号とVC
Oクロック信号との位相差が該「デッドゾーン」よりも
小さい場合には、該非理想的な位相周波数検出器は、該
位相差を検出することができない。したがって、該「デ
ッドゾーン」よりも小さい位相差が存在する場合であっ
ても、アップ信号及びダウン信号の期間の差はゼロとな
る。その結果、位相差が「デッドゾーン」よりも小さい
場合には、PLLの正しいフィードバック動作が得られな
くなる。この場合には、基準クロック信号とVCOクロッ
ク信号との間に回避不能な位相誤差（位相周波数検出器
の低精度に起因するジッタ）が存在することになる。図
11bに示すように、位相周波数検出器の「デッドゾー
ン」は、基準クロック信号及びVCOクロック信号の回避
不能な位相誤差へと複製される。「デッドゾーン」と最
大位相誤差との関係は、次式で表される。
最大位相誤差＝２π×（Ｔデッドゾーン/T周期） 位相周波数検出器のデッドゾーンを低減させることに
より、PLLのジッタ（基準クロック信号とVCOクロック信
号との間に回避不能な位相誤差）が低減される。低周波
数の動作では、従来の位相周波数検出器は妥当なデッド
ゾーンで良好に動作することができる。しかし、動作周
波数が高くなると、位相周波数検出器の「デッドゾー
ン」が一定であり基準クロック信号の周期が短くなるた
め、基準クロック信号とVCOクロック信号との間の位相
誤差が増大する。従来の位相周波数検出器は、その周波
数上の制限により許容される周波数を越えた高い周波数
での動作では、高い精度も小さな「デッドゾーン」も保
証することができない。本発明の動的な位相周波数検出
器は、従来の位相周波数検出器の動作周波数の少なくと
も２倍まで動作周波数を上げることが可能である。該動
的な位相周波数検出器は、その高い精度及び小さなデッ
ドゾーンのため、一層高い周波数の用途で使用すること
が可能である。
上記説明は、本発明の好適実施例の動作の例示であ
り、本発明の範囲の制限を意味するものではない。本発
明の範囲は、以下に示す請求の範囲によってのみ制限さ
れるべきである。上記説明より、当業者にはその多数の
変形例が自明であり、かかる変形例もまた本発明の思想
及び範囲に含まれるものである。
フロントページの続き (72)発明者 ジェオン，デオ―キョン アメリカ合衆国カリフォルニア州94306, パロ・アルト，アルマ・ストリート・ナ ンバー 307・3351 (56)参考文献 特開 平１−248821（ＪＰ，Ａ) 特開 平５−323897（ＪＰ，Ａ) 実開 平４−86340（ＪＰ，Ｕ) 米国特許4378509（ＵＳ，Ａ) 欧州特許出願公開711041（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/089 H03K 5/26

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】電圧制御発振器からのVCOクロック信号出
    力の周波数を増減するために前記電圧制御発振器に結合
    された電荷ポンプにそれぞれ提供される、アップ信号と
    ダウン信号をそれぞれ活動状態にするための位相周波数
    検出器であって、 第１のクロック信号に応じて前記アップ信号を提供する
    ための第１の動的な専用論理回路であって、その第１の
    動的な専用論理回路が、ソースを有し、ドレーンを有
    し、及びセット信号を受信するためのゲートを有する、
    第１のタイプの第１のトランジスタと、 前記第１のタイプの前記第１のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    基準クロック信号を受信するためのゲートを有する、第
    １のタイプの第２のトランジスタと、 前記第１のタイプの前記第２のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記セット信号を受信するためのゲートを有する、第２
    のタイプの第１のトランジスタと、 ソースを有し、ドレーンを有し、及び前記第１のタイプ
    の前記第２のトランジスタの前記ドレーンに接続された
    ゲートを有する、第１のタイプの第３のトランジスタ
    と、 前記第１のタイプの前記第３のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記基準クロック信号を受信するためのゲートを有す
    る、第２のタイプの第２のトランジスタと、 前記第２のタイプの前記第２のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記第１のタイプの前記第３のトランジスタの前記ゲー
    トに接続されたゲートを有する、第２のタイプの第３の
    トランジスタとからなる、第１の動的な専用論理回路
    と、 第２のクロック信号に応じて前記ダウン信号を提供する
    ための第２の動的な専用論理回路であって、その第２の
    動的な専用論理回路が、ソースを有し、ドレーンを有
    し、及び前記セット信号を受信するためのゲートを有す
    る、第１のタイプの第４のトランジスタと、 前記第１のタイプの前記第４のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    VCOクロック信号を受信するためのゲートを有する、第
    １のタイプの第５のトランジスタと、 前記第１のタイプの前記第５のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記セット信号を受信するためのゲートを有する、第２
    のタイプの第４のトランジスタと、 ソースを有し、ドレーンを有し、及び前記第１のタイプ
    の前記第５のトランジスタの前記ドレーンに接続された
    ゲートを有する、第１のタイプの第６のトランジスタ
    と、 前記第１のタイプの前記第６のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    VCOクロック信号を受信するためのゲートを有する、第
    ２のタイプの第５のトランジスタと、 前記第２のタイプの前記第５のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記第１のタイプの前記第６のトランジスタの前記ゲー
    トに接続されたゲートを有する、第２のタイプの第６の
    トランジスタとからなる、第２の動的な専用論理回路
    と、及び 前記第１のタイプの前記第３のトランジスタの前記ドレ
    ーンに接続された第１の入力を有し、前記第１のタイプ
    の前記第６のトランジスタの前記ドレーンに接続された
    第２の入力を有し、及び前記セット信号を生成するため
    の出力を有する、リセット回路とを備えている、位相周
    波数検出器。
  2. 【請求項２】基準クロック信号に応じて発振信号を提供
    するための位相ロックループであって、 アップ信号を受信するための第１の入力、ダウン信号を
    受信するための第２の入力、及び前記アップ信号と前記
    ダウン信号に応じて電圧信号を提供するための出力を有
    する、電荷ポンプと、 前記電荷ポンプの前記出力に結合された入力を有し、前
    記電圧信号に応じた周波数を有する発振信号を提供する
    ための電圧制御発振器と、 基準クロック信号を受信するための第１の入力、前記発
    振信号を受信するための第２の入力、前記アップ信号を
    提供するための第１の出力、及び前記ダウン信号を提供
    するための第２の出力を有し、前記アップ信号と前記ダ
    ウン信号との差が前記基準クロック信号と前記発振信号
    との位相差を示す、動的論理位相周波数検出器とを備
    え、その動的論理位相周波数検出器が、 ソースを有し、ドレーンを有し、及びセット信号を受信
    するためのゲートを有する、第１のタイプの第１のトラ
    ンジスタと、 前記第１のタイプの前記第１のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    基準クロック信号を受信するためのゲートを有する、第
    １のタイプの第２のトランジスタと、 前記第１のタイプの前記第２のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記セット信号を受信するためのゲートを有する、第２
    のタイプの第１のトランジスタと、 ソースを有し、前記アップ信号を提供するためのドレー
    ンを有し、及び前記第１のタイプの前記第２のトランジ
    スタの前記ドレーンに接続されたゲートを有する、第１
    のタイプの第３のトランジスタと、 前記第１のタイプの前記第３のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記基準クロック信号を受信するためのゲートを有す
    る、第２のタイプの第２のトランジスタと、 前記第２のタイプの前記第２のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記第１のタイプの前記第３のトランジスタの前記ゲー
    トに接続されたゲートを有する、第２のタイプの第３の
    トランジスタと、 ソースを有し、ドレーンを有し、及び前記セット信号を
    受信するためのゲートを有する、第１のタイプの第４の
    トランジスタと、 前記第１のタイプの前記第４のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    VCOクロック信号を受信するためのゲートを有する、第
    １のタイプの第５のトランジスタと、 前記第１のタイプの前記第５のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記セット信号を受信するためのゲートを有する、第２
    のタイプの第４のトランジスタと、 ソースを有し、前記ダウン信号を提供するためのドレー
    ンを有し、及び前記第１のタイプの前記第５のトランジ
    スタの前記ドレーンに接続されたゲートを有する、第１
    のタイプの第６のトランジスタと、 前記第１のタイプの前記第６のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記VCOクロック信号を受信するためのゲートを有す
    る、第２のタイプの第５のトランジスタと、 前記第２のタイプの前記第５のトランジスタの前記ドレ
    ーンに接続されたソースを有し、ドレーンを有し、及び
    前記第１のタイプの前記第６のトランジスタの前記ゲー
    トに接続されたゲートを有する、第２のタイプの第６の
    トランジスタと、 前記第１のタイプの前記第３のトランジスタの前記ドレ
    ーンに接続された第１の入力を有し、前記第１のタイプ
    の前記第６のトランジスタの前記ドレーンに接続された
    第２の入力を有し、及び前記セット信号を生成するため
    の出力を有する、リセット回路とからなる、位相ロック
    ループ。
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