JPH01248821A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体ディジタル集積回路等におけるフリッ
プフロップ回路（以下、ＦＦ回路という）に関するもの
である。

（従来の技術）　　　　。

従来、この種のＦＦ回路としては、昭和６２年電子情報
通信学会半導体・材料部門全国大会２００、四方・口中
・秋山著ｒＧａＡｓＤＣＦＬ　　フリップフロップ回路
の検討」Ｐ６１−２０１に記載されるものがあった。以
下、その構成を図を用いて説明する。

第２図は従来のＦＦ回路の一構成例を示す回路図である
。

このＦＦ回路は、電界効果トランジスタ（以下、ＦＥＴ
という）を直結して論理動作を行わせるようにしたゲー
ト（直結ＦＥＴゲート、ＤＣＦＬ）で構成された回路で
あり、クロック信号ＣＫによりオン。オフ動作して入力
データＤを入力するＦＥＴからなる第１のトランスファ
ゲート１と、クロック信号ＣＫによりオン、オフ動作し
て反転入力データ回を入力するＦＥＴからなる第２のト
ランスファゲート２とを備え、その第１．第２のトラン
スファゲート１．２の出力倶１ノードＮｌ。

Ｎ２には、データを一時保持するためにたすき接続され
た第１．第２のインバータ１１．１２と、次段のゲート
駆動用の第３．第４のインバータ１３．１４とが接続さ
れ、その第３．第４のインバータ１３．１４から反転出
力可及び出力Ｑを収り出す構成になっている。

以上の構成において、クロック信号ＣＫが高レベル（以
下、“Ｈ″′という）の時にトランスファゲート１，２
がオンし、互いに逆相である入力データＤ及び反転入力
データ万の″“Ｈｌｌあるいは低レベル（以下、“ＬＳ
Ｉという）がそのトランスファゲート１，２を介して出
力側ノードＮｌ、Ｎ２に伝達され、さらにインバータ１
３．１４で反転駆動されて反転出力可及び出力Ｑの形で
送出される。またクロック信号ＣＫが“Ｌ”の時は、ト
ランスファゲート１．２がオフし、その“Ｌｌｌのクロ
ック信号ＣＫが印加される以前に出力側ノードＮｌ、Ｎ
２に伝達された信号が、インバータ１１゜１２で保持さ
れ、かつその信号を出力Ｑ及び反転出力可の“Ｈ”、“
Ｌｔｌにかかわらず、インバータ１３．１４を介して出
力Ｑ及び反転出力可の形で送出するというフリップフロ
ップ動作を行う。

（発明が解決しようとする課題） しかしながら、上記構成のＦＦ回路では、次のような課
題があった。

インバータ１１〜１４をバッフアートＦＥＴグー）　（
Ｂｕｆｆｃｒｄ　ＦＥＴ　Ｌｏｇｉｃ　ＢＦＬ　）で構
成する場合、負荷駆動能力が大きな回路構成にすると、
出力用インバータ１３．１４としては好適であるが、デ
ータ保持用インバータ１１．１２の負荷駆動能力が大き
くなるため、クロック信号ＣＫがＨ′′の時、ノードＮ
ｌ、Ｎ２のレベルを変えるのに時間がかかり、結局ＦＦ
回路としては動作速度が遅くなってしまう。

また、インバータ１１〜１４を負荷駆動能力が小さな回
路構成にすると、データ保持用インバータ１１．１２と
しては好適であるが、出力用インバータ１３．１４の負
荷駆動能力が小さくなるため、ＦＦ回路としての動作が
遅くなってしまう。

このように、インバータ１１〜１４の負荷駆動能力を適
確に設定することが困難であり、それによって高速動作
のＦＦ回路が得られなかった。

本発明は前記従来技術が持っていた課にとして、インバ
ータの駆動能力設定の困難性から動作速度が遅くなると
いう点について解決したＦＦ回路を提供するものである
。

（課題を解決するための手段） 本発明は前記課題を解決するために、クロック信号によ
りオン、オフ動作して入力データを入力するＦＥＴから
なる第１のトランスファゲートと、前記クロック信号に
よりオン、オフ動作して前記入力データと逆相の反転入
力データを入力するＦＥＴからなる第２のトランスファ
ゲートと、前記第１および第２のトランスファゲートの
出力側ノードになすき接続された第１および第２のイン
バータと、前記第１と第２のトランスファゲートの出力
側ノードにそれぞれ接続された出力用の第３と第４のイ
ンバータとを備えたＦＦ回路において、前記第１〜第４
のインバータを次のように構成したものである。

即ち、前記第１および第２のインバータはそれぞれ、少
なくとも、ゲートが第１の入力端子にソース・ドレイン
が第１の定電位電源および第１のノードにそれぞれ接続
されたノーマリオン型の第１のＦＥＴと、ゲートがソー
スまたはトレインに接続されそのソース・ドレインが前
記第１のノードおよび第２の定電位電源に接続されたノ
ーマリオン型の第２のＦＥＴと、アノードが前記第１の
ノードにカソードが第１の出力端子にそれぞれ接続され
た第１のダイオードと、ゲートがソースまたはドレイン
に接続されそのソース・ドレインが第３の定電位電源お
よび前記第１の出力端子にそれぞれ接続されたノーマリ
オン型の第３のＦＥＴとで構成されている。

前記第３および第４のインバータはそれぞれ、少なくと
も、ゲートが第２の入力端子にソース・ドレインが前記
第１の定電位電源および第２のノードにそれぞれ接続さ
れたノーマリオン型の第４のＦＥＴと、ゲートがソース
またはドレインに接続されそのソース・ドレインが前記
第２のノードおよび前記第２の定電位電源に接続された
ノーマリオン型の第５のＦＥＴと、ゲートが前記第２の
ノードにソース・ドレインが第３のノードおよび前記第
２の定電位電源にそれぞれ接続されたノーマリオン型の
第６のＦＥＴと、アノードが前記第３のノードにカソー
ドが第２の出力端子にそれぞれ接続された第２のダイオ
ードと、ゲートがソースまたはドレインに接続されその
ソース・ドレインが前記第３の定電位電源および前記第
２の出力端子にそれぞれ接続されたノーマリオン型の第
７のＦＥＴとで構成されている。

（作用） 本発明によれば、以上のようにＦＦ回路を構成したので
、第１．第２のインバータを構成する回路において、第
１のＦＥＴは信号を入力し、第２゜第３のＦＥＴは定電
流源として機能し、第１のダイオードはレベルシフト機
能を有し、これらによって負荷駆動能力の小さな信号反
転が行われ、第１、第２のトランスファゲートの出力側
ノードにおける充放電時間を短縮させる働きをする。ま
た第３．第４のインバータを構成する回路において、第
４のＦＥＴは信号を入力し、第５．第７のＦＥＴは定電
流源として機能し、第６のＦＥＴ及び第２のダイオード
はレベルシフト機能を有し、さらに第６．第７のＦＥＴ
及び第２のダイオードはソースホロワ回路を構成して大
きな負荷駆動能力を発揮する。そのため、負荷に対する
電流供給速度が速くなり、高速動作を可能にさせる。従
って前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すＦＦ回路の回路図である
。

このＦＦ回路は、ドレインが入力データＤにソースがノ
ードＮｉｌにそれぞれ接続されクロック信号ＣＫにより
オン、オフ動作するＦＥＴからなる第１のトランスファ
ゲート２１と、ドレインが反転入力データ百にソースが
ノードＮ１２にそれぞれ接続されクロック信号ＣＫによ
りオン、オフ動作するＦＥＴからなる第２のトランスフ
ァゲート２２とを備え、その第１．第２のトランスファ
ゲート２１．２２のソース側ノードＮｉｌ、Ｎｌ２には
、データ保持用のたすき接続された第１゜第２のインバ
ータ３１．３２と、次段のゲート駆動用の第３．第４の
インバータ３３．３４とが接続され、その第３．第４の
インバータ３３．３４から出力Ｑ及びその反転出力可を
取り出す構成になっている。なお、図示Ｖｃｃ、Ｖｄ、
Ｖｇは定電位電源である。

第１〜第４のインバータ３１〜３４は、ＢＦＬで構成さ
れ、そのうち第１および第２のインバータ３１．３２は
第３図（ａ＞の回路で、第３および第４のインバータ３
３．３４は第３図（ｂ）の回路で構成されている。

第３図（ａ）の回路は、常時オン状態でゲート電圧が印
加されるとオフ状態になるノーマリオン型の第１．第２
．第３のＦＥＴ４１．４２．４３と、レベルシフト用の
第１のダイオード５１とを備え、ゲートに第１の入力端
子ＩＮＩが接続された入力用の第１のＦＥＴ４１のソー
スが第１の定電位電源、例えばグランドＧＮＤに接続さ
れ、その第１のＦＥＴ４１のドレインが第１のノードＮ
２１に接続されている。第１のノードＮ２１は、定電流
源用の第２のＦＥＴ４２のソース及びゲートに接続され
、その第２のＦＥＴ４２のドレインが第２の定電位電源
Ｖｄｄに接続されている。また第１のノードＮ２１は、
ダイオード５１のアノードに接続され、そのカソードが
第１の出力端子０ＵＴ１と定電流源用の第３のＦＥＴ４
３のドレインとに接続され、その第３のＦＥＴ４３のゲ
ート及びソースが第３の定電位電源Ｖｓｓに接続されて
いる。この回路では、第１の入力端子ＩＮＩが°Ｌ″の
時、第１のＦＥＴ４１がオンして第１のノードＮ２１が
１１　Ｌ　９１となり、第１のダイオード５１がオフし
て第１の出力端子０ＵＴＩが“Ｈパとなる。また第１の
入力端子ＩＮＩが“Ｈｌｌの時、第１のＦＥＴ４１がオ
フして第１のノードＮ２１が“Ｈｌｌとなり、第１のダ
イオード５１がオンして第１の出力端子０ＵＴＩが“Ｌ
”°となる。この第３図（ａ）の回路は、負荷駆動能力
が小さい。

一方、第３図（ｂ）の回路は、ノーマリオン型の第４．
第５．第６．第７のＦＥＴ４４，４５゜４６．４７と、
レベルシフト用の第２のダイオード５２とを備え、ゲー
トに第２の入力端子ＩＮ２が接続された入力用の第４の
ＦＥＴ４４のソースが第１の定電位電源、例えばグラン
ドＧＮＤに接続され、その第４のＦＥＴ４４のドレイン
が第２のノードＮ２２に接続されている。第２のノード
Ｎ２２は、定電流源用の第５のＦＥＴ４５のゲート及び
ソースに接続されると共に、レベルシフト用の第６のＦ
ＥＴ４６のゲートに接続され、その第５．第６のＦＥＴ
４５．４６のドレインが第２の定電位電源Ｖｄｄに接続
されている。第６のＦＥＴ４６のソースは第３のノード
Ｎ２３を介して第２のダイオード５２のアノードに接続
され、そのカソードが第２の出力端子０ＵＴ２と定電流
源用の第７のＦＥＴ４７のドレインに接続され、さらに
そのＦＥＴ４７のソース及びゲートが第３の定電位電源
Ｖｓｓに接続されている。この回路は、第３図（ａ＞の
回路とほぼ同様の動作をするが、第２のノードＮ２２の
電位をレベル変換する第６のＦＥＴ４６と第２のダイオ
ード５２及び第７のＦＥＴ４７とでソースホロワ回路と
を構成しているため、負荷駆動能力が大きい。

第４図は第１図の動作を示すタイムチャートであり、こ
の図を参照しつつ第１図のＦＦ回路の動作を説明する。

先ず、初期状態として、クロック信号ｃｋが“Ｌ′”、
入力データＤが“Ｈ′°、反転入力データ百が“Ｌパ、
ノードＮｉｌ、Ｎ１２がそれぞれ′“Ｌ”、“°Ｈ°°
であるとする。クロック信号ＣＫが“Ｌ”のためにトラ
ンスファゲート２１，２２がオン状態であり、ノードＮ
ＩＬの“Ｌｌｌがインバータ３３で反転されて出力Ｑが
“Ｈパ、ノードＮ１２の１１　ＨＩＴがインバータ３４
で反転されて反転出力可が“Ｌ′”となる。さらに、ノ
ードＮｌｌの“Ｌｔｌがインバータ３１で反転されて“
Ｈｌｌとなり、それがノードＮ１２を“Ｈ”にしようと
し、さらにノードＮ１２の“Ｈｌｌがインバータ３２で
反転されてＬｌｌとなり、それがノードＮｉｌを′“Ｌ
′”にしようとするため、この状態は安定状悪となる。

　　□ 時刻Ｔ１でクロック信号ＣＫが“Ｈ”になると、トラン
スファゲート２１．２２がオン状態になってノードＮｉ
ｌが“Ｈ”に、ノードＮ１２が“Ｌ”になろうとする。

この時、ノードＮｉｌはインバータ３２の出力端子につ
ながっているため、そのノードＮｌｌを時刻Ｔ２で１１
　ＨＩＩにするためには、トランスファゲート２１を通
して、ＦＥＴ４３が流す電流以上の電流を流す必要があ
り、またノードＮ１２を時刻Ｔ２で“Ｌ”にするには、
トランスファゲート２２を通して、ＦＥＴ’４２が流す
電流以上の電流を吸い込む必要がある。ＦＥＴ４３およ
び４２はゲートをソースに接続した定電流源となってい
るため、この一定の電流を流せるように予めトランスフ
ァゲート２１．２２の大きさを決めておけばよい。

ところで、第１．第２のインバータ３１．３２を本実施
例の構成ではなく、第３図（ｂ）の回路で構成したとす
ると、第３図（ｂ）の回路の出力側はソース・ホロワ回
路になっており、ノードＮｉｌ、Ｎ１２の電位レベルに
応じて電流を多量に流すため、トランスファゲート２１
．２２をかなり大きくする必要がある。ＦＦ回路の動作
速度は、クロック信号ＣＫが“ＨＩＴになってから、“
Ｈｌｌの入力データＤ及びＩＩ　Ｌ　１１の反転入力デ
ータ百により時刻Ｔ２でノードＮｉｌ、Ｎ１２のレベル
が決まり、それがインバータ３３．３４を介して出力さ
れるまでの遅延時間（ｔｌ＋ｔ２）で決定される。ここ
で、ｔ２はインバータ３３゜３４の遅延時間である。ク
ロック信号ＣＫを供給する信号源の出力インピーダンス
を一定とすると、クロック信号ＣＫを“Ｈ”にしてトラ
ンスファゲート２１，２２をオンさせるに要する時間ｔ
１は、そのトランスファゲート２１．２２が小さいほど
速い。そのため、第１．第２のインバータ３１゜３２を
前述のように第３図（ｂ）の回路で構成すると、トラン
スファゲート２１．２２を大きくする必要があるため、
遅くなってしまう。従って本実施例では、第１．第２の
インバータ３１．３２を第３図（ａ＞の回路で構成し、
トランスファゲート２１．２２を小さくすることによっ
てそれをオンさせるに要する時間ｔ１を短縮させている
。

また、トランスファゲート２１．２２を流れる電流は、
インバータ３１．３２の出力を反転させると共に、イン
バータ３３．３４の入力容量を充電あるいは放電する必
要があるが、第１．第２のインバータ３１．３２を第３
図（ｂ）で構成したものに比べ、本実施例のように第１
．第２のインバータ３１．３２を第３図（ａ＞の回路で
構成した場合には、その第１．第２のインバータ３１゜
３２の出力を反転させるための電流が少ないため、イン
バータ３３．３４の入力容量を充放電するための電流が
多くなってそのインバータ３３．３４での遅延時間ｔ２
が短くなる。そのため、信号が高速で出力側に伝送され
、時刻Ｔ３で出力Ｑが′“Ｌｌｌになると共に反転出力
可が“Ｈｌｌになる。

ところで、実際の使用状態では、出力Ｑ及び反転出力互
側に容量性負荷が付けられているため、信号を出力する
速度はその容量性負荷に流すことができる電流供給能力
で決まる。仮に第３．第４のインバータ３３．３４を第
３図（ａ）の回路で構成すると、その回路の出力イ則は
ゲートをソースに接続した電流源用ＦＥＴ４３で構成さ
れているため、一定電流しか流せない。これに対して本
実施例では第３．第４のインバータ３３．３４を第３図
（ｂ）の回路で構成しており、その回路の出力側がＦＥ
Ｔ４６，４７のソースホロワ回路で構成されているため
、容量性負荷に多量の電流を流すことができ、それによ
って高速動作が可能となる。

なお、本発明は図示の実施例に限定されず、例えば第１
図のインバータ３１，３２，３３．３４に他の素子を付
加しなり、あるいは第１図のＦＦ回路を２段縦続接続し
てマスター・スレーブ型ＦＦ回路を構成する等、種々の
変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１．第
２のインバータを負荷駆動能力が小さいＢＦＬで、第３
．第４のインバータを負荷駆動能力が大きいＢＦＬでそ
れぞれ構成したので、高速動作が可能になる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＦＦ回路の回路図、第２
図は従来のＦＦ回路の回路図、第３図（ａ）、（ｂ）は
第１図のインバータの回路図、第４図は第１図のタイム
チャートである。 ２１．２２・・・・・・第１．第２のトランスファゲー
ト、３１．３２．３３．３４・・・・・・第１．第２．
第３、第４のインバータ、４１，４２，４３，４４゜４
５．４６．４７・・・・・・第１〜第７のＦＥＴ、５１
゜５２・・・・・・第１．第２のダイオード、ＣＫ・・
・・・・クロック信号、Ｄ・・・・・・入力データ、万
・・・・・・反転入力データ、Ｑ・・・・・・出力、互
・・・・・・反転出力、ＧＮＤ。 Ｖｄｄ、Ｖｓｓ・・・・・・第１．第２．第３の定電位
電源、ＩＮＩ、ＩＮ２・・・・・・第１．第２の入力端
子、０ｔＪＴ１，０ＵＴ２・・・・・・第１．第２の出
力端子、Ｎｉ１．Ｎ１２・・・・・・ノード、Ｎ２１．
Ｎ２２゜Ｎ２３・・・・・・第１．第２．第３のノード
。 出願人代理人　　柿　　本　　恭　　成従来ＯＦＦ回路 賄２マ

Claims (1)

1. 【特許請求の範囲】 　クロック信号によりオン、オフ動作して入力データを
   入力する電界効果トランジスタからなる第１のトランス
   ファゲートと、前記クロック信号によりオン、オフ動作
   して前記入力データと逆相の反転入力データを入力する
   電界効果トランジスタからなる第２のトランスファゲー
   トと、前記第１および第２のトランスファゲートの出力
   側ノードにたすき接続された第１および第２のインバー
   タと、前記第１と第２のトランスファゲートの出力側ノ
   ードにそれぞれ接続された出力用の第３と第４のインバ
   ータとを備えたフリップフロップ回路において、 前記第１および第２のインバータはそれぞれ、少なくと
   も、 ゲートが第１の入力端子にソース・ドレインが第１の定
   電位電源および第１のノードにそれぞれ接続されたノー
   マリオン型の第１の電界効果トランジスタと、 ゲートがソースまたはドレインに接続されそのソース・
   ドレインが前記第１のノードおよび第２の定電位電源に
   接続されたノーマリオン型の第２の電界効果トランジス
   タと、 アノードが前記第１のノードにカソードが第１の出力端
   子にそれぞれ接続された第１のダイオードと、 ゲートがソースまたはドレインに接続されそのソース・
   ドレインが第３の定電位電源および前記第１の出力端子
   にそれぞれ接続されたノーマリオン型の第３の電界効果
   トランジスタとで構成し、前記第３および第４のインバ
   ータはそれぞれ、少なくとも、 ゲートが第２の入力端子にソース・ドレインが前記第１
   の定電位電源および第２のノードにそれぞれ接続された
   ノーマリオン型の第４の電界効果トランジスタと、 ゲートがソースまたはドレインに接続されそのソース・
   ドレインが前記第２のノードおよび前記第２の定電位電
   源に接続されたノーマリオン型の第５の電界効果トラン
   ジスタと、ゲートが前記第２のノードにソース・ドレイ
   ンが第３のノードおよび前記第２の定電位電源にそれぞ
   れ接続されたノーマリオン型の第６の電界効果トランジ
   スタと、 アノードが前記第３のノードにカソードが第２の出力端
   子にそれぞれ接続された第２のダイオードと、 ゲートがソースまたはドレインに接続されそのソース・
   ドレインが前記第３の定電位電源および前記第２の出力
   端子にそれぞれ接続されたノーマリオン型の第７の電界
   効果トランジスタとで構成したことを特徴とするフリッ
   プフロップ回路。