JPH0473888B2 - - Google Patents

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JPH0473888B2
JPH0473888B2 JP62201999A JP20199987A JPH0473888B2 JP H0473888 B2 JPH0473888 B2 JP H0473888B2 JP 62201999 A JP62201999 A JP 62201999A JP 20199987 A JP20199987 A JP 20199987A JP H0473888 B2 JPH0473888 B2 JP H0473888B2
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、一般的には電界効果トランジスタ記
憶回路に関し、より詳しくはラツチ回路に関する
ものである。
Ｂ 従来技術 ラツチ回路は、当技術分野でよく知られてい
る。典型的なラツチ回路は、双安定ラツチを形成
する一対の交差結合電界効果トランジスタ
（FET）デバイスを含む。一般的には、このFET
デバイスはＮタイプ・デバイスである。ラツチの
動作の際には、ラツチの第１の側に接続された１
つのノードがデータ信号によつて低レベル電位に
引き下げられる。この低レベル電位により、ラツ
チの第２の側に接続されたインバータがスイツチ
される。すると、ラツチの第２の側に接続された
ノード上にあらわれる電位が高レベルに上昇し、
ラツチの第１の側に接続されたインバータにフイ
ードバツクされ、これにより、その第１の側が低
レベル電位にクランプされる。こうしてラツチの
第２の側は、第１の側に接続された電位が、アー
ス電位付近の低レベルまで低下するまで、データ
信号に応答しない。それゆえ、データ信号が記憶
される前に第２の側が、第１の側がスイツチする
のを待たなくてはならないラツチ設計構造におい
ては、遅延が避けられない。このラツチ設計構造
は、動作が低速であり、Ｎタイプ・デバイスは集
積回路上で貴重なスペースを占有する。
Ｃ 発明が解決しようとする問題点 この発明の目的は、高速で動作可能なラツチ回
路を提供することにある。
この発明の他の目的は、テスト・データを入力
するための単一側（single side）の動作モード
をもつラツチ回路を提供することにある。
この発明のさらに他の目的は、第１のフリツ
プ・フロツプ回路から分離された第２のフリツ
プ・フロツプ回路を含むラツチ回路を提供するこ
とにある。
Ｄ 問題点を解決するための手段 上記目的は、本発明に基づく高速フリツプ・フ
ロツプ回路により達成される。このフリツプ・フ
ロツプ回路は、双安定回路と、データ入力信号と
応答して相補的なデータ入力信号を発生する第１
の手段を入する。また、第１の手段に応答する第
２の手段が、真のデータ入力信号を発生する。こ
れら第１及び第２の手段、及び双安定回路の第１
及び第２のノードの間に接続された伝送手段が、
フリツプ・フロツプ回路にデータ・モードの間の
記憶のために真及び相補データ信号を双安定回路
に選択的に伝送する。第１及び第２のノードに接
続されたテスト手段が、フリツプ・フロツプ回路
のテスト・モードの間の双安定回路へのテスト信
号の記憶を容易ならしめる。このフリツプ・フロ
ツプ回路は、データ・モードの間に双対側プツシ
ユ・プル回路として動作し、テスト・モードの間
に単一側プル・ダウン回路として動作する。その
ような２つのフルツプ・フロツプ回路は、シフト
レジスタ・ラツチを形成するように、プツシユ・
プル・カスケード接続として連絡されている。
Ｅ 実施例 第１図を参照すると、テスト・モードの間にテ
スト・ビツトを入力するための単一側プル・ダウ
ン動作と、それと交互の、ラツチ回路の通常動作
の間のデータ動作のための双対側プルシユ・プル
動作とを行う双対入力CMOSシフトレジスタ・
ラツチ回路１０が図示されている。このラツチ回
路１０は、ラツチのシフトレジスタ動作を与える
ために連結される２つのフリツプ・フロツプ回路
１２及び１４を含んでいる。
フリツプ・フロツプ回路１２は、ゲートをデー
タ入力２０に接続されてなる第１の対の電界効果
トランジスタFETデバイス１６及び１８を含ん
でいる。FETデバイス１６は、そのソース／ド
レイン経路を正の基準電位と第１のノード１７の
間に接続されてなるＰチヤネル・デバイスであ
る。FET１８は、そのソース／ドレインを第１
のノード１７とアース電位の間に接続されてなる
Ｎチヤネル・デバイスである。FETデバイス１
６及び１８は、第１のインバータ回路１９を形成
するように結合されている。ＮチヤネルFETデ
バイスである第１の伝送ゲート２２は、そのソー
ス／ドレイン経路を第１のノード１７と第２のノ
ード２３の間に接続されてなる。フリツプ・フロ
ツプ回路１２はさらに、ゲート入力を第１のノー
ド１７に接続されてなる第２の対のFETデバイ
ス２４及び２６を含む。FETデバイス２４は、
そのソース／ドレイン経路を正の基準電位と第３
のノード２７の間に接続されてなるＰチヤネル・
デバイスである。FET２６は、そのソース／ド
レイン経路を第３のノード２７とアース電位の間
に接続されてなるＮチヤネル・デバイスである。
FETデバイス２４及び２６は、第２のインバー
タ回路２５を形成するように結合されている。Ｎ
チヤネル・デバイスである第２の伝送ゲート２８
は、そのソース／ドレイン経路を第３のノード２
７と第４のノード２９の間に接続されてなる。
フリツプ・フロツプ回路１２はさらに、交差結
合された２つのインバータ回路３０及び３２をも
つ双安定回路を含んでいる。インバータ回路３０
は、ＰチヤネルFETデバイス３４とＮチヤネル
FETデバイス４０を含む。FETデバイス３４は
そのソース／デレイン経路を正の基準電位と第２
のノード２３の間に接続され、FETデバイス３
８はそのソース／ドレイン経路を正の基準電位と
第４のノード２９の間に接続されている。FET
デバイス３６はそのソース／ドレイン経路を第２
のノードとアース電位の間に接続され、FETデ
バイス４０はそのソース／ドレイン経路を第４の
ノードとアース電位の間に接続されている。
FETデバイス３８及び４０のゲート入力は、フ
リツプ・フロツプ回路１２の出力として働く第２
のノード２３に接続されている。同様に、FET
デバイス３４及び３６のゲート入力は、フリツ
プ・フロツプ回路１２の別の出力として働く第４
のノード２９に接続されている。
フリツプ・フロツプ１４は、ゲート入力を第２
のノード２３に接続されている第１の対の電界効
果トランジスタFETデバイスを含む。FETデバ
イス４２は、そのソース／ドレイン経路を正の基
準電位と第５のノード４６の間に接続されてなる
Ｐチヤネル・デバイスである。FET４４は、そ
のソース・ドレイン経路を第５のノード４６とア
ース電位の間に接続されてなるＮチヤネル・デバ
イスである。FETデバイス４２及び４４は、第
３のインバータ回路４７を形成するように結合さ
れている。ＮチヤネルFETデバイスである第１
の伝送ゲート４８は、そのソース／ドレイン経路
を第５のノード４６と第６のノード５０の間に接
続されている。フリツプ・フロツプ回路１４はさ
らに、ゲート入力を第４のノード２９に接続され
てなる第２の対のFETデバイス５２及び５４を
含む。FETデバイス５２は、そのソース／ドレ
イン経路を正の基準電位と第７のノード５６の間
に接続されてなるＰチヤネル・デバイスである。
FET５４は、そのソース／ドレイン経路を第７
のノード５６とアース電位の間に接続されてなる
Ｎチヤネル・デバイスである。FETデバイス５
２及び５４は、第４のインバータ回路５７を形成
するように結合されている。Ｎチヤネル・デバイ
スである第２の伝送ゲート５８は、そのソース／
ドレイン経路を第７のノード５６と第８のノード
６０の間に接続されている。
フリツプ・フロツプ１４はさらに、交差結合さ
れた２つのインバータ回路６２及び６４を有する
双安定回路を含んでいる。インバータ回路６２は
ＰチヤネルFETデバイス６６とＮチヤネルFET
デバイス６８を有する。インバータ６４は、Ｐチ
ヤネルFETデバイス７０とＮチヤネルFETデバ
イス７２を含む。FETデバイス６６は、そのソ
ース／ドレイン経路を正の基準電と第６のノード
５０の間に接続され、FETデバイス７０は、そ
のソース／ドレイン経路を正の基準電圧と第８の
ノード６０の間に接続されている。FETデバイ
ス６８はそのソース／ドレイン経路をアース電位
と第６のノード５０の間に接続されている。
FETデバイス７２はそのソース／ドレイン経路
をアース電位と第８のノード６０の間に接続され
ている。FETデバイス７０及び７２のゲート入
力は、フリツプ・フロツプ１４の出力として働く
第６のノード５０に結合されている。同様に、
FETデバイス６６及び６８のゲート入力は、フ
リツプ・フロツプ１４の別の入力として働く第８
のノード６０に接続されている。第８のノード及
び第６のノード５０にそれぞれ接続されている出
力バツフア７４及び７６は、出力信号及びその相
補信号の発生をもたらす。
ラツチ回路１０はまた、テスト・モード動作の
間にラツチ回路へのテスト信号の入力を可能なら
しめる４つのＮチヤネルFETデバイス７８，８
０，８２及び８４を含む。ソース／ドレイン経路
を第２のノード２３及びアース電位の間に接続さ
れたFETデバイス７８及び８０は、フリツプ・
フロツプ回路１２による２進０の記憶を容易なら
しめる。ソース／ドレイン経路を第４のノード２
９及びアース電位の間に接続されたFETデバイ
ス８２及び８４は、フリツプ・フロツプ回路１２
による２進１の記憶を容易ならしめる。
Ｆ 作用 第１図及び第２図を参照して、ラツチ回路１０
のデータ・モード及びテスト・モードの動作を説
明する。時間t0におけるデータ・モードにおいて
は、データ入力２０にデータ信号Ｄが加えられ
る。データ信号Ｄは次にインバータ回路１９及び
２５により反転され、これにより、第１のノード
１７には相補データ信号D′があらわれ、第３の
ノード２７には真のデータ信号Ｄがあらわれる。
その後時間t1では、伝送ゲート２２及び２８のゲ
ート入力に加えられる正のクロツク電位Ｃが、デ
ータ信号Ｄ，D′の第２のノード２３及び第４の
ノード２９への、それぞれの印加を容易ならしめ
る。交差結合されたインバータ回路３０及び３２
のゲート入力は、それぞれ第４のノード２９及び
第２のノード２３に加えられる。ここで説明の便
宜上、データ信号Ｄが２進１または高レベル信号
であると仮定する。こうして、今や、第２のノー
ド２３に２進ゼロまたは低レベル信号があらわ
れ、これによりFETデバイス３８がターン・オ
ンされ、FETデバイス４０がターン・オフされ
て、時間t2で第４のノード２９に正の基準電位、
または高レベル信号がクランプされる。同様に、
インバータ回路２５が第４のノード２９に２進１
信号を加え、これによりFETデバイス３４がタ
ーン・オフ、FETデバイス３６がターン・オン
され、以て時間t2で第２のノード２３にアース電
位または低レベル信号がクランプされる。
時間t3では、フリツプ・フロツプ１４の伝送ゲ
ート４８及び５８のゲート入力に正のクロツク電
位Ｂが加えられる。インバータ回路４７及び５７
は、第２のノード２３（Ｌ１０′）及び第４のノ
ード２９（Ｌ１０）に接続されている。出力Ｌ１
０′上で利用可能な低レベル信号は回路４７によ
つて反転され、第６のノード５０に高レベル信号
としてあらわれる。同様に、出力Ｌ１０上で利用
可能な高レベル信号は、回路５７によつて反転さ
れて第８のノード６０に低レベル信号としてあら
われる。第６のノード５０にあらわれる高レベル
信号は、FETデバイス７０をターン・オフし
FETデバイス７２をターン・オンし、以て第８
のノード６０をアース電位にクランプする。第８
のノード６０にあらわれる低レベル信号は、
FETデバイス４２をターン・オンし、FETデバ
イス４４をターン・オフし、以て第６のノード４
６を正の基準電位にクランプする。ノード６０及
び５０にそれぞれ結合された出力ドライバ７４及
び７６は、線８６及び８８上に、出力信号Ｏ及び
それの相補信号O′を、それぞれ発生させる。
ラツチ１０をテスト・モードで動作させる際
は、線９０上にあらわれる高レベル信号の形式の
テスト信号ＳがFETデバイス８０をターン・オ
ンする。その後、FETデバイス８０は、そのゲ
ート入力への高レベル・クロツク電位の印加によ
つてターン・オンされる。クロツク電位Ａは、
FETデバイス８０を介して第２のノード２３に
アース電位を印加させる。第２のノード２３にあ
らわれるアース電位はFETデバイス３８をター
ン・オンしてFETデバイス４０をターン・オフ
し、以て第４のノード２９を正の電位にクランプ
する。第４のノード２９における正の電位の存在
によりFETデバイス３４がターン・オフされて
FETデバイス３６がターン・オンされ、以て第
２のノードがアース電位にクランプされる。その
後、クロツク電位Ａが除去され、これにより
FETデバイス７８がターン・オフされる。フリ
ツプ・フロツプ１２に記憶されたテスト信号Ａ
は、伝送ゲート４８及び５８のゲート入力にクロ
ツク電位Ｂを印加することによつてフリツプ・フ
ロツプ１４に転送される。同様に、FETデバイ
ス８２のゲート入力にクロツク電位Ａを印加する
ことによつて第４のノードに相補テスト信号S′を
記憶することができる。
要約すると、ラツチ１０をデータ・モードで動
作させる場合、フリツプ・フロツプ１２及び１４
のうちの一方の側が個々のノードを正の基準電位
に持ち上げ、一方、フリツプ・フロツプの逆の側
が、個々のノードをアース電位に引き下げ、以て
ラツチのスイツチング速度が増加される。このと
き、フリツプ・フロツプ１２及び１４はともに双
対側プツシユ・プル様式で動作する。ラツチ１０
をテスト・モードで動作させる場合、フリツプ・
フロツプ１２の一方の側がアース電位に引き下げ
られ、これに応答してその逆の側が、正の基準電
位へともたらされる。この正の基準電位の存在に
より、一方の側がアース電位にクランプされる。
このときフリツプ・フロツプ１２は単一側プル・
ダウン様式で動作し、フリツプ・フロツプ１４は
双対側プツシユ・プル様式で動作する。
Ｇ 他の実施例 第３図を参照すると、双対入力CMOSシフ
ト・レジスタ・ラツチ回路１０の他の実施例１１
０が図示されている。このラツチ回路１１０はラ
ツチのシフトレジスタ動作を行うために連結され
た２つのフリツプ・フロツプ回路１１２及び１１
４を含んでいる。
フリツプ・フロツプ回路１１２は、ゲートがデ
ータ入力１２０に接続された第１の対の電界効果
トランジスタ（FET）デバイス１１６及び１１
８を含む。FETデバイス１１６は、そのソー
ス／ドレイン経路を正の基準電位と第１のノード
１１７の間に接続されたＰチヤネル・デバイスで
ある。FETデバイス１１８は、そのソース／ド
レインを第１のノード１１７とアース電位の間に
接続されたＮチヤネル・デバイスである。FET
デバイス１１６及び１１８は、第１のインバータ
回路１１９を形成するように結合されている。Ｎ
チヤネル・デバイスである第１の伝送ゲート１２
２は、そのソース／ドレインを第１のノード１１
７と第２のノード１２３の間に接続されている。
フリツプ・フロツプ回路１１２はさらに、ゲート
入力をデータ入力１２０に接続されてなる第２の
対のFETデバイスを含む。FETデバイス１２４
は、そのソース／ドレイン経路を、正の電位と第
３のノードの間に接続されてなるＮチヤネル・デ
バイスである。FETデバイス１２５は、そのソ
ース／ドレイン経路を第３のノードとアース電位
の間に接続されたＮチヤネル・デバイスである。
FETデバイス１２４及び１２５は、第２のイン
バータ回路２５を形成するように結合されてい
る。ゲート入力を第３のノード１２７に接続され
たFETデバイス１２８及び１２９の第３の対は、
そのソース／ドレイン経路を、それぞれ、正の電
位と第４のノードの間、及び第４のノードとアー
ス電位の間に接続されている。Ｎチヤネル・デバ
イスである第２の伝送ゲート１３４は、そのソー
ス／ドレイン経路を、第４のノード１３０と第５
のノード１３６の間に接続されている。
フリツプ・フロツプ回路１１２はさらに、２個
の交差結合されたインバータ回路１３８及び１４
０をもつ双安定回路を含む。インバータ回路１３
８は，ＰチヤネルFETデバイス１４２及びＮチ
ヤネルFETデバイス１４４を含む。インバータ
１４０は、Ｐチヤネル・デバイス１４６とＮチヤ
ネル・デバイス１４８を含む。FETデバイス１
４２及び１４６は、それらのソース／ドレイン経
路を、正の基準電位と、第２のノード１２３及び
第５のノード１３６の間にそれぞれ接続されてい
る。FETデバイス１４４及び１４８は、それら
のソース／ドレイン経路を、アース電位と、第２
のノード１２３及び第５のノード１３６の間にそ
れぞれ接続されている。FETデバイス１４６及
び１４８のゲート入力は、フリツプ・フロツプ１
１２の出力として働く第２のノード１２３に接続
されている。同様に、FETデバイス１４２及び
１４４のゲート入力は、フリツプ・フロツプ１１
２の別の出力として働く第５のノード１４２に接
続されている。
フリツプ・プロツプ１１４は、ゲートを第２の
ノード１２３に接続されてなるEFTデバイス１
５０及び１５２を含む。FETデバイス１５０は、
そのソース／ドレイン経路を基準電位と第６のノ
ード１５４の間に接続されてなるＰチヤネル・デ
バイスである。FETデバイス１５２は、そのソ
ース／ドレインを、第６のノード１５４とアース
電位の間の接続されたＮチヤネル・デバイスであ
る。FETデバイス１５０及び１５２は、第４の
インバータ回路１５６を形成するように結合され
ている。Ｎチヤネル・デバイスである第１の伝送
ゲート１５８は、そのソース／ドレイン経路を第
６のノード１５４と第７のノード１６０の間に接
続されている。フリツプ・フロツプ１１４はさら
に、ゲート入力を第５のノードに接続されてなる
第２の対のFETデバイス１６２及び１６４を含
む。FETデバイス１６２は、ソース／ドレイン
経路を正の基準電位と第８のノード１６６の間に
接続されたＰチヤネル・デバイスである。FET
デバイス１６４は、そのソース／ドレイン経路を
第８のノード１６６とアース電位の間に接続され
てなるＮチヤネル・デバイスである。FETデバ
イス１６２及び１６４は、第５のインバータ回路
１６７を形成するために結合されている。Ｎチヤ
ネル・デバイスである第２の伝送ゲート１６８
は、そのソース／ドレイン経路を第８のノード１
６６と第９のノード１７０の間に接続されてい
る。
フリツプ・フロツプ経路１４はさらに、２つの
交差結合されたインバータ回路１７２及び１７４
をもつ双安定回路を含む。インバータ回路１７２
は、ＰチヤネルFETデバイス１７６及びＮチヤ
ネルFETデバイス１７８を含む。インバータ１
７４はＰチヤネルFETデバイス１８０とＮチヤ
ネルFETデバイス１８２をもつ。FETデバイス
１７６及び１８０は、そのソース／ドレイン経路
を、正の基準電位と、第７のノード１６０及び第
９のノード１７０の間に、それぞれ接続されてい
る。FETデバイス１７８及び１８２は、そのソ
ース／ドレイン経路をアース電位と、第７のノー
ド１６０及び第９のノード１７０の間に、それぞ
れ接続されている。FETデバイス１８０及び１
８２のゲート入力は、フリツプ・フロツプ回路１
１４の出力として働く第７のノードに接続されて
いる。同様に、FETデバイス１７６及び１７８
のゲート入力は、フリツプ・フロツプ回路１１４
の他方の出力として働く第９のノード１７０に接
続されている。第９のノード１７０と第７のノー
ド１６０にそれぞれ接続された出力バツフア１８
４及び１８６は、出力信号Ｏ線とそれの相補線１
８９の信号発生を促す。
ラツチ回路１１０はまた、テスト・モードの動
作の間にテスト信号のラツチ回路への入力を促す
４個のＮチヤネルFETデバイス１８８，１９０，
１９２及び１９４を含む。ソース／ドレイン経路
を第２のノード１２３とアース電位の間に接続さ
れてなるFETデバイス１８８及び１９０は、フ
リツプ・フロツプ回路１１２による２進ゼロの記
憶を容易ならしめる。ソース／ドレイン経路を第
５のノード１３６とアース電位の間に接続されて
なるFETデバイス１９２及び１９４は、フリツ
プ・フロツプ回路による２進１の記憶を容易なら
しめる。このラツチ回路１１０は、前述のラツチ
回路１０と同様に、データ・モードまたはテス
ト・モードで動作し得る。
Ｈ 発明の効果 以上説明したように、この発明によれば、ラツ
チ回路内に一対のフリツプ・フロツプを設け、フ
リツプ・フロツプの一方の側がプルアツプされる
ときに他方の側がプルダウンされるようにしたの
で、スイツチング動作が高速化される、という効
果が得られる。
【図面の簡単な説明】
第１図は、本発明のラツチ回路の回路図、第２
図は、信号のタイムチヤート、第３図は、本発明
の他の実施例のラツチ回路の回路図である。 １２，１４，１１２，１１４……フリツプ・フ
ロツプ回路。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 双安定回路と、 (b) データ入力信号に応答して、相補データ入力
    信号を発生する第１の反転手段と、 (c) データ入力モード期間に第１のクロツク電位
    を印加され、上記第１の反転手段の出力を、上
    記双安定回路の第１の入力に選択的に接続する
    第１の伝送手段と、 (d) 上記第１の反転手段の出力とは相補のデータ
    入力信号を発生するように接続された第２の反
    転手段と、 (e) 上記第１のクロツク電位を印加され、上記第
    ２の反転手段の出力を、上記双安定回路の第２
    の入力に選択的に接続する第２の伝送手段とを
    具備し、 (f) 上記第１及び第２の反転手段はそれぞれ、上
    記データ入力モード期間に、上記双安定回路の
    第１及び第２の入力に対して、上記データ入力
    信号の相補形式の信号と真の形式の信号を印加
    するものであり、 さらに、 (g) 上記双安定回路の第１の入力に接続され、そ
    こに真の入力テスト信号を伝送する第１のテス
    ト手段と、 (h) 上記双安定回路の第２の入力に接続され、そ
    こに相補入力テスト信号を伝送する第２のテス
    ト手段と、 (i) 上記第１のテスト手段と上記双安定回路の第
    １の入力の間に接続され、テスト入力モード期
    間に第２のクロツク電位を印加され、テスト動
    作をプルダウンする第１のテスト信号ゲート手
    段と、 (j) 上記第２のテスト手段と上記双安定回路の第
    ２の入力の間に接続され、テスト入力モード期
    間に上記第２のクロツク電位を印加され、テス
    ト動作をプルダウンする第２のテスト信号ゲー
    ト手段とを有し、 (k) 上記テスト入力モード期間は上記データ入力
    モード期間とは重ならないようになされ、 以て、通常の双対プツシユプル動作を行うデー
    タ入力モードと、プル・ダウン動作を行うテスト
    入力モード動作のどちらかを行うことができるよ
    うにした、 ラツチ回路。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2659095B2 (ja) * 1987-06-30 1997-09-30 富士通株式会社 ゲートアレイ及びメモリを有する半導体集積回路装置
EP1254515A2 (en) * 1999-12-13 2002-11-06 Broadcom Corporation High speed flip-flop
US20020070782A1 (en) * 1999-12-13 2002-06-13 Afghahi Morteza Cyrus High speed flip-flop
GB0121713D0 (en) * 2001-09-07 2001-10-31 Nokia Corp Accumulator based phase locked loop
US7746137B2 (en) * 2007-08-28 2010-06-29 Qualcomm Incorporated Sequential circuit element including a single clocked transistor
US7724058B2 (en) * 2007-10-31 2010-05-25 Qualcomm Incorporated Latch structure and self-adjusting pulse generator using the latch
US9564881B2 (en) 2015-05-22 2017-02-07 Qualcomm Incorporated Area-efficient metal-programmable pulse latch design
US9979394B2 (en) 2016-02-16 2018-05-22 Qualcomm Incorporated Pulse-generator
US11218137B2 (en) * 2020-04-14 2022-01-04 Globalfoundries U.S. Inc. Low clock load dynamic dual output latch circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS499147A (ja) * 1972-03-24 1974-01-26
JPS5114238A (en) * 1974-06-26 1976-02-04 Ibm Soanteikiokuseruno tesutohoho
JPS524155A (en) * 1975-06-27 1977-01-13 Ibm Latch circuit
JPS5354952A (en) * 1976-10-28 1978-05-18 Mitsubishi Electric Corp Nonvolatile flip-flop circuit
JPS53102654A (en) * 1977-02-18 1978-09-07 Mitsubishi Electric Corp Non-volatile flip flop circuit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4149268A (en) * 1977-08-09 1979-04-10 Harris Corporation Dual function memory
DE2745302C2 (de) * 1977-10-07 1982-03-18 Eurosil GmbH, 8000 München Schaltungsanordnung zur Kontrolle der Versorgungsspannung für vorzugsweise integrierte Schaltkreise
US4150441A (en) * 1978-03-20 1979-04-17 Microtechnology Corporation Clocked static memory
JPS5522238A (en) * 1978-07-31 1980-02-16 Fujitsu Ltd Decoder circuit
US4356411A (en) * 1978-12-12 1982-10-26 Tokyo Shibaura Denki Kabushiki Kaisha Flip-flop circuit
US4250406A (en) * 1978-12-21 1981-02-10 Motorola, Inc. Single clock CMOS logic circuit with selected threshold voltages
JPS5622278A (en) * 1979-07-27 1981-03-02 Fujitsu Ltd Decoder selection system
US4253162A (en) * 1979-08-28 1981-02-24 Rca Corporation Blocked source node field-effect circuitry
US4418402A (en) * 1981-05-13 1983-11-29 Rca Corporation Radiation hardened accessible memory
JPS58199491A (ja) * 1982-05-13 1983-11-19 Sony Corp 不揮発性記憶装置
JPS59132492A (ja) * 1982-12-22 1984-07-30 Fujitsu Ltd 半導体記憶装置
JPS59210586A (ja) * 1983-05-13 1984-11-29 Hitachi Micro Comput Eng Ltd 半導体記憶装置
US4684826A (en) * 1984-07-20 1987-08-04 Monolithic Memories, Inc. Programmable asynchronous register initialization circuit
US4669061A (en) * 1984-12-21 1987-05-26 Digital Equipment Corporation Scannable flip-flop
US4685086A (en) * 1985-11-14 1987-08-04 Thomson Components-Mostek Corp. Memory cell leakage detection circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS499147A (ja) * 1972-03-24 1974-01-26
JPS5114238A (en) * 1974-06-26 1976-02-04 Ibm Soanteikiokuseruno tesutohoho
JPS524155A (en) * 1975-06-27 1977-01-13 Ibm Latch circuit
JPS5354952A (en) * 1976-10-28 1978-05-18 Mitsubishi Electric Corp Nonvolatile flip-flop circuit
JPS53102654A (en) * 1977-02-18 1978-09-07 Mitsubishi Electric Corp Non-volatile flip flop circuit

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