JPS61252707A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS61252707A JPS61252707A JP60093689A JP9368985A JPS61252707A JP S61252707 A JPS61252707 A JP S61252707A JP 60093689 A JP60093689 A JP 60093689A JP 9368985 A JP9368985 A JP 9368985A JP S61252707 A JPS61252707 A JP S61252707A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- control signal
- inverter circuit
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はラッチ回路に係り、特に、半導体集積回路に好
適なラッチ回路に関する。
適なラッチ回路に関する。
第２図は従来のラッチ回路の一例を示す回路図である。
■は入力端、Ｑは出力端、φ８．φ２は制御信号、Ｍ、
、Ｍ、はＮＭＯＳトランジスタ、ｌｌ、２はインバータ
回路である。ゲートに制御信号・φ１が入力されるＮＭ
ＯＳトランジスタＭ□を介して、入力端Ｉとインバータ
回路１の入力を接続し、インバータ回路１の出力とイン
バータ回路２の入力を接続し、インバータ回路２の出力
を出力端Ｑとし、ゲートに制御信号φ２が入力されるＮ
ＭＯＳトランジスタＭｔを介して、インバータ回路１の
入力と出力端０を接続している。第３図は制御信号φ８
．φ２のタイムチャートである。
、Ｍ、はＮＭＯＳトランジスタ、ｌｌ、２はインバータ
回路である。ゲートに制御信号・φ１が入力されるＮＭ
ＯＳトランジスタＭ□を介して、入力端Ｉとインバータ
回路１の入力を接続し、インバータ回路１の出力とイン
バータ回路２の入力を接続し、インバータ回路２の出力
を出力端Ｑとし、ゲートに制御信号φ２が入力されるＮ
ＭＯＳトランジスタＭｔを介して、インバータ回路１の
入力と出力端０を接続している。第３図は制御信号φ８
．φ２のタイムチャートである。
制御信号φ、がハイレベル、φ２がロウレベルの場合、
インバータ回路１の入力は入力端Ｉの信号となり、イン
バータ回路１．２を介して出力端Ｑへ入力端■と同じ論
理を出力する。制御信号φ。
インバータ回路１の入力は入力端Ｉの信号となり、イン
バータ回路１．２を介して出力端Ｑへ入力端■と同じ論
理を出力する。制御信号φ。
がロウレベル、φ２がハイレベルの場合、インバータ回
路１の入力は出力端Ｑの自己帰還信号となる、すなわち
、制御信号φ、がハイレベル、φ２がロウレベルのとき
に入力端Ｉより入力された信号をそのまま保持すること
になる。このように。
路１の入力は出力端Ｑの自己帰還信号となる、すなわち
、制御信号φ、がハイレベル、φ２がロウレベルのとき
に入力端Ｉより入力された信号をそのまま保持すること
になる。このように。
インバータ回路１の入力は、制御信号φ０．φ２により
、入力端工と出力端Ｑとを切り換えているため、制御信
号φ、、φ２が共にロウレベルの場合は、インバータ回
路１の入力はどこからも供給されずに、インバータ回路
１の入力の寄生容量に蓄積された電荷だけで決まる。従
って、インバータ回路１の入力の寄生容量への電荷の流
入、放出等により、インバータ回路１の入力が変化して
ラッチミスとなってしまう欠点がある。また１以上の欠
点を補うためには、制御信号φ１．φ２に特殊なタイミ
ングが必要となり、制御信号発生回路が複雑となってい
た。
、入力端工と出力端Ｑとを切り換えているため、制御信
号φ、、φ２が共にロウレベルの場合は、インバータ回
路１の入力はどこからも供給されずに、インバータ回路
１の入力の寄生容量に蓄積された電荷だけで決まる。従
って、インバータ回路１の入力の寄生容量への電荷の流
入、放出等により、インバータ回路１の入力が変化して
ラッチミスとなってしまう欠点がある。また１以上の欠
点を補うためには、制御信号φ１．φ２に特殊なタイミ
ングが必要となり、制御信号発生回路が複雑となってい
た。
本発明の目的は一つの制御信号だけで動作するラッチ回
路を提供することにある。
路を提供することにある。
本発明によるラッチ回路は、インバータ回路二段からな
る回路と、同一信号で相補動作するスイッチング素子二
個の直列回路をもち、前記直列回路の共通接続点と前記
インバータ回路二段からなる回路の入力を接続し、直列
回路の一端を入力端と、他端をインバータ回路二段から
なる回路の出力と接続した点に特徴がある。
る回路と、同一信号で相補動作するスイッチング素子二
個の直列回路をもち、前記直列回路の共通接続点と前記
インバータ回路二段からなる回路の入力を接続し、直列
回路の一端を入力端と、他端をインバータ回路二段から
なる回路の出力と接続した点に特徴がある。
以下、本発明の一実施例を第１図により説明する。Ｍ、
はＮＭｏ５トランジ、ｌ、Ｍ、はＰＭＯＳトランジスタ
、φは制御信号である。ゲートに制御信号φが入力され
るＮＭＯＳトランジスタＭｓを介して、入力端工とイン
バータ回路１の入力を接続し、インバータ回路１の出力
とインバータ回路２の入力を接続し、インバータ回路の
出力を出力端Ｑとし、ゲートに制御信号φが入力される
ＰＭＯＳトランジスタＭ４を介して、インバータ回路１
の入力と出力端Ｑを接続している。
はＮＭｏ５トランジ、ｌ、Ｍ、はＰＭＯＳトランジスタ
、φは制御信号である。ゲートに制御信号φが入力され
るＮＭＯＳトランジスタＭｓを介して、入力端工とイン
バータ回路１の入力を接続し、インバータ回路１の出力
とインバータ回路２の入力を接続し、インバータ回路の
出力を出力端Ｑとし、ゲートに制御信号φが入力される
ＰＭＯＳトランジスタＭ４を介して、インバータ回路１
の入力と出力端Ｑを接続している。
制御信号φがハイレベルの場合、ＮＭＯＳトランジスタ
Ｍ、はオン状態、ＰＭＯＳトランジスタはオフ状態とな
り、インバータ回路１の入力は入力端Ｉの信号となり、
インバータ回路１，２を介して出力端Ｑへ入力端工と同
じ論理を出力する。制御信号φがロウレベルの場合、Ｎ
Ｍｏ５トランジスタＭ、はオフ状態、ＰＭＯＳトランジ
スタＭ、。
Ｍ、はオン状態、ＰＭＯＳトランジスタはオフ状態とな
り、インバータ回路１の入力は入力端Ｉの信号となり、
インバータ回路１，２を介して出力端Ｑへ入力端工と同
じ論理を出力する。制御信号φがロウレベルの場合、Ｎ
Ｍｏ５トランジスタＭ、はオフ状態、ＰＭＯＳトランジ
スタＭ、。
はオン状態となり、インバータ回路１の入力は出力端Ｑ
の信号となる。すなわち、制御信号φがハイレベルのと
きに入力端工より入力された信号をそのまま保持するこ
とになる。
の信号となる。すなわち、制御信号φがハイレベルのと
きに入力端工より入力された信号をそのまま保持するこ
とになる。
本実施例によれば、インバータ回路１の入力として、入
力端ｌと出力端Ｑとを切り換える信号として、制御信号
φだけを用いており、この制御信号φを受けて動作する
スイッチング素子として、相補動作するＮＭＯＳトラン
ジスタＭ、とＰＭＯＳトランジスタＭ４を用いているた
め、インバータ回路１の入力には、入力端■か出力端Ｑ
のどちらかの信号が必ずはいるため、安定動作が可動と
なる。
力端ｌと出力端Ｑとを切り換える信号として、制御信号
φだけを用いており、この制御信号φを受けて動作する
スイッチング素子として、相補動作するＮＭＯＳトラン
ジスタＭ、とＰＭＯＳトランジスタＭ４を用いているた
め、インバータ回路１の入力には、入力端■か出力端Ｑ
のどちらかの信号が必ずはいるため、安定動作が可動と
なる。
本発明によれば、相補動作する二つのスイッチング素子
を用いることにより、一つの制御信号だけで動作するラ
ッチ回路を実現できる。さらに。
を用いることにより、一つの制御信号だけで動作するラ
ッチ回路を実現できる。さらに。
ラッチ回路が一つの制御信号だけで動作するため、外部
に複雑な制御信号発生回路が不安となり１回路構成を簡
略化できる。
に複雑な制御信号発生回路が不安となり１回路構成を簡
略化できる。
第１図は本発明の一実施例の回路図、第２図は従来のラ
ッチ回路図、第３図は第２図の回路の制御信号のタイム
チャートである。
ッチ回路図、第３図は第２図の回路の制御信号のタイム
チャートである。
Claims (1)
- 【特許請求の範囲】 １、第一のインバータ回路と、入力を前記第一のインバ
ータ回路の出力へ接続した第二のインバータ回路と、同
一信号で相補動作する第一のスイッチング素子および第
二のスイッチング素子の直列回路を備え、前記直列回路
の共通接続点を前記第一のインバータ回路の入力と接続
し、前記直列回路の一端を前記第二のインバータ回路の
出力と接続し、前記直列回路の他端を入力端としたこと
を特徴とするラッチ回路。 ２、前記第一のスイッチング素子および前記第二のスイ
ッチング素子は、ゲートを共通接続した第一導電型の第
一のＭＯＳトランジスタと第二導電型の第二のＭＯＳト
ランジスタであることを特徴とする特許請求の範囲第１
項記載のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093689A JPS61252707A (ja) | 1985-05-02 | 1985-05-02 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093689A JPS61252707A (ja) | 1985-05-02 | 1985-05-02 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61252707A true JPS61252707A (ja) | 1986-11-10 |
Family
ID=14089372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093689A Pending JPS61252707A (ja) | 1985-05-02 | 1985-05-02 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61252707A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0467273A2 (en) * | 1990-07-18 | 1992-01-22 | Sony Corporation | Master-slave type flip-flop circuit |
| JPH04192059A (ja) * | 1990-11-27 | 1992-07-10 | Mitsubishi Electric Corp | データ処理回路の制御方法 |
| KR100461970B1 (ko) * | 1998-12-22 | 2005-04-06 | 매그나칩 반도체 유한회사 | 면적 감소를 위한 래치 회로_ |
-
1985
- 1985-05-02 JP JP60093689A patent/JPS61252707A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0467273A2 (en) * | 1990-07-18 | 1992-01-22 | Sony Corporation | Master-slave type flip-flop circuit |
| JPH04192059A (ja) * | 1990-11-27 | 1992-07-10 | Mitsubishi Electric Corp | データ処理回路の制御方法 |
| KR100461970B1 (ko) * | 1998-12-22 | 2005-04-06 | 매그나칩 반도체 유한회사 | 면적 감소를 위한 래치 회로_ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0691431B2 (ja) | フリツプフロツプ回路用クロツク制御回路 | |
| JPS62203416A (ja) | 特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路 | |
| KR930009432B1 (ko) | 디지탈/아나로그 변환기용 전류소자 | |
| KR950014550B1 (ko) | 반도체집적회로 | |
| JPH04284021A (ja) | 出力回路 | |
| JPS61252707A (ja) | ラツチ回路 | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| JPH0562479A (ja) | 入力バツフア再生ラツチ | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH10276069A (ja) | データラッチ回路 | |
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| US20040051575A1 (en) | Flip flop, shift register, and operating method thereof | |
| JPH06140885A (ja) | 半導体集積回路 | |
| JPH06260902A (ja) | フリップフロップ回路 | |
| JPS622485B2 (ja) | ||
| JP2745697B2 (ja) | 半導体集積回路 | |
| JPH04373310A (ja) | 出力バッファ回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPS614979A (ja) | 半導体集積回路装置 | |
| JP2001168685A (ja) | フリップフロップ回路 | |
| JPS636897Y2 (ja) | ||
| JP2699496B2 (ja) | 出力回路 | |
| JPS6126324A (ja) | スイツチドキヤパシタ回路 | |
| JPH01160209A (ja) | Ｒｓフリップフロップ回路 | |
| JPS625721A (ja) | 半導体集積回路 |