JP2001168685A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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Abstract
(57)【要約】
【課題】 例えば、ロジック回路とＤＲＡＭセル回路が
混載される構成の半導体装置自体と比較して、工程数の
実質的な増加を引き起こさないで、アナログ容量素子を
付設する構成の半導体装置の提供。 【解決手段】 ＤＲＡＭセル部に対して、付け加わるア
ナログ容量素子を、下部電極５はゲート電極４と、接続
孔の側壁絶縁膜９は容量絶縁膜１０と、上部電極１２は
ビット線と、それぞれ共通の材料・パターニングにより
作製する構造とする。
混載される構成の半導体装置自体と比較して、工程数の
実質的な増加を引き起こさないで、アナログ容量素子を
付設する構成の半導体装置の提供。 【解決手段】 ＤＲＡＭセル部に対して、付け加わるア
ナログ容量素子を、下部電極５はゲート電極４と、接続
孔の側壁絶縁膜９は容量絶縁膜１０と、上部電極１２は
ビット線と、それぞれ共通の材料・パターニングにより
作製する構造とする。
Description
【０００１】
【発明の属する技術分野】本発明はフリップフロップ回
路に関し、特にマスタースレーブ型フリップフロップ回
路に関する。
路に関し、特にマスタースレーブ型フリップフロップ回
路に関する。
【０００２】
【従来の技術】従来用いられていたマスタースレーブ型
フリップフロップ回路の１例を図７に回路図で示す。こ
のフリップフロップで用いられる以下のトランスファゲ
ートはすべてＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとのソース・ドレインを対としたトランスファゲー
トであり、これを単にトランスファゲートと称する。
フリップフロップ回路の１例を図７に回路図で示す。こ
のフリップフロップで用いられる以下のトランスファゲ
ートはすべてＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとのソース・ドレインを対としたトランスファゲー
トであり、これを単にトランスファゲートと称する。
【０００３】図７のマスタースレーブ型フリップフロッ
プ回路では、データ入力端子７０１がマスターラッチ部
７３１のデータ入力に接続され、マスターラッチ部７３
１の出力はスレーブラッチ部７３２のデータ入力に接続
され、スレーブラッチ部０３２の出力は出力端子７０３
に接続されている。
プ回路では、データ入力端子７０１がマスターラッチ部
７３１のデータ入力に接続され、マスターラッチ部７３
１の出力はスレーブラッチ部７３２のデータ入力に接続
され、スレーブラッチ部０３２の出力は出力端子７０３
に接続されている。
【０００４】マスターラッチ部７３１の内部はデータ入
力７０１が第１のトランスファゲート７１１に接続さ
れ、第１のトランスファゲート７１１の反対側の出力は
第１の反転回路７１５の入力に接続し、第１の反転回路
７１５の出力がデータとしてスレーブラッチ部７３２に
出力されると共に次段の第２の反転回路７１６の入力に
接続し、第２の反転回路７１６の出力は第２のトランス
ファゲート７１２に接続し、第２のトランスファゲート
７１２の出力は前述の第１のトランスファゲート７１１
の出力と共通に第１の反転回路７１５の入力に接続され
る。
力７０１が第１のトランスファゲート７１１に接続さ
れ、第１のトランスファゲート７１１の反対側の出力は
第１の反転回路７１５の入力に接続し、第１の反転回路
７１５の出力がデータとしてスレーブラッチ部７３２に
出力されると共に次段の第２の反転回路７１６の入力に
接続し、第２の反転回路７１６の出力は第２のトランス
ファゲート７１２に接続し、第２のトランスファゲート
７１２の出力は前述の第１のトランスファゲート７１１
の出力と共通に第１の反転回路７１５の入力に接続され
る。
【０００５】第１のトランスファゲート７１１のゲート
入力は後述のクロックｃ／クロックｃｂに接続され、Ｐ
ＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接
続される。第２のトランスファゲート７１２のゲート入
力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロック
ｃに接続される。
入力は後述のクロックｃ／クロックｃｂに接続され、Ｐ
ＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接
続される。第２のトランスファゲート７１２のゲート入
力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロック
ｃに接続される。
【０００６】同様にスレーブラッチ部７３２の内部は、
第１の反転回路７１５からのデータ入力が第３のトラン
スファゲート７１３に接続され、第３のトランスファゲ
ート７１３の反対側の出力が第３の反転回路７１７の入
力に接続し、第３の反転回路７１７の出力が出力Ｄとし
て外部に出力されると共に次段の第４の反転回路７１８
の入力に接続し、第４の反転回路７１８の出力は第４の
トランスファゲート７１４に接続し、第４のトランスフ
ァゲート７１４の出力は前述の第３のトランスファゲー
ト７１３と共通に第３の反転回路７１７の入力に接続さ
れる。
第１の反転回路７１５からのデータ入力が第３のトラン
スファゲート７１３に接続され、第３のトランスファゲ
ート７１３の反対側の出力が第３の反転回路７１７の入
力に接続し、第３の反転回路７１７の出力が出力Ｄとし
て外部に出力されると共に次段の第４の反転回路７１８
の入力に接続し、第４の反転回路７１８の出力は第４の
トランスファゲート７１４に接続し、第４のトランスフ
ァゲート７１４の出力は前述の第３のトランスファゲー
ト７１３と共通に第３の反転回路７１７の入力に接続さ
れる。
【０００７】第３のトランスファゲート７１３のゲート
入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロッ
クｃに接続され、第４のトランスファゲート７１４のゲ
ート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロ
ックｃｂに接続される。
入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロッ
クｃに接続され、第４のトランスファゲート７１４のゲ
ート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロ
ックｃｂに接続される。
【０００８】クロック入力端子７０２は第５の反転回路
７２３の入力端子に接続され、第５の反転回路７２３の
出力は第６の反転回路７２４の入力端子に接続される。
第５の反転回路７２３の出力をクロックｃｂ、第６の反
転回路７２４の出力をクロックｃとし、いずれもが上述
のようにマスターラッチ部７３１、スレーブラッチ部７
３２にクロックとして接続される。
７２３の入力端子に接続され、第５の反転回路７２３の
出力は第６の反転回路７２４の入力端子に接続される。
第５の反転回路７２３の出力をクロックｃｂ、第６の反
転回路７２４の出力をクロックｃとし、いずれもが上述
のようにマスターラッチ部７３１、スレーブラッチ部７
３２にクロックとして接続される。
【０００９】このように従来のフリップフロップ回路で
はクロック信号が動作する度に内部のクロックも動作し
ていた。ＣＭＯＳ集積回路でこのフリップフロップを使
用していた場合、最近の集積回路は高集積、高速になっ
ているため、フリップフロップのクロック信号だけでも
莫大な消費電力を消費する。従って、フリップフロップ
内の消費電力を削減する手段が必要となってきた。
はクロック信号が動作する度に内部のクロックも動作し
ていた。ＣＭＯＳ集積回路でこのフリップフロップを使
用していた場合、最近の集積回路は高集積、高速になっ
ているため、フリップフロップのクロック信号だけでも
莫大な消費電力を消費する。従って、フリップフロップ
内の消費電力を削減する手段が必要となってきた。
【００１０】図８は特願平９−２３２９２０号公報に開
示された低消費電力型のマスタースレーブ型フリップフ
ロップ回路の回路図である。このフリップフロップ回路
はクロック入力信号ＣＫを入力するためのクロック入力
端子８０２と、データ入力信号Ｄを入力するためのデー
タ入力端子８０１と、出力信号Ｑを出力するための出力
端子８０３とを有する。
示された低消費電力型のマスタースレーブ型フリップフ
ロップ回路の回路図である。このフリップフロップ回路
はクロック入力信号ＣＫを入力するためのクロック入力
端子８０２と、データ入力信号Ｄを入力するためのデー
タ入力端子８０１と、出力信号Ｑを出力するための出力
端子８０３とを有する。
【００１１】そして第１のｐＭＯＳトランスファゲート
８１１の一端と第２のｐＭＯＳトランスファゲート８１
２の一端とを電源線８０５に接続し、第１および第２の
ｐＭＯＳトランスファゲート８１１、８１２のゲート電
極を共通接続してクロック入力端子８０２に接続し、第
１のｐＭＯＳトランスファゲート８１１の他端を第３の
ｎＭＯＳトランスファゲート８１３の一端と接続し、第
２のｐＭＯＳトランスファゲート８１２の他端を第４の
ｎＭＯＳトランスファゲート８１４の一端と接続し、第
３のｎＭＯＳトランスファゲート８１３のゲート電極が
データ入力端子８０１に接続し、第５の反転回路８２７
の入力点がデータ入力端子８０１と接続し、第４のｎＭ
ＯＳトランスファゲート８１４のゲート電極が第５の反
転回路８２７の出力点と接続し、第３のｎＭＯＳトラン
スファゲート８１３の他端が第１の反転回路８１５の入
力点と接続し、第４のｎＭＯＳトランスファゲート８１
４の他端が第１の反転回路８１５の出力点と接続し、第
１の反転回路８１５の出力点は第２の反転回路８１６の
入力点と接続し、第２の反転回路８１６の出力点は第１
の反転回路８１５の入力点と接続して、第１および第２
の反転回路８１５、８１６をマスターラッチ部８３１と
している。
８１１の一端と第２のｐＭＯＳトランスファゲート８１
２の一端とを電源線８０５に接続し、第１および第２の
ｐＭＯＳトランスファゲート８１１、８１２のゲート電
極を共通接続してクロック入力端子８０２に接続し、第
１のｐＭＯＳトランスファゲート８１１の他端を第３の
ｎＭＯＳトランスファゲート８１３の一端と接続し、第
２のｐＭＯＳトランスファゲート８１２の他端を第４の
ｎＭＯＳトランスファゲート８１４の一端と接続し、第
３のｎＭＯＳトランスファゲート８１３のゲート電極が
データ入力端子８０１に接続し、第５の反転回路８２７
の入力点がデータ入力端子８０１と接続し、第４のｎＭ
ＯＳトランスファゲート８１４のゲート電極が第５の反
転回路８２７の出力点と接続し、第３のｎＭＯＳトラン
スファゲート８１３の他端が第１の反転回路８１５の入
力点と接続し、第４のｎＭＯＳトランスファゲート８１
４の他端が第１の反転回路８１５の出力点と接続し、第
１の反転回路８１５の出力点は第２の反転回路８１６の
入力点と接続し、第２の反転回路８１６の出力点は第１
の反転回路８１５の入力点と接続して、第１および第２
の反転回路８１５、８１６をマスターラッチ部８３１と
している。
【００１２】また、第５のｎＭＯＳトランスファゲート
８２１の一端と第６のｎＭＯＳトランスファゲート８２
２の一端とをグランド線８０６に接続し、第５および第
６のｐＭＯＳトランスファゲート８２１、８２２のゲー
ト電極を共通接続してクロック入力端子８０２に接続
し、第５のｎＭＯＳトランスファゲート８２１の他端を
第７のｎＭＯＳトランスファゲート８２３の一端と接続
し、第６のｎＭＯＳトランスファゲート８２２の他端を
第８のｎＭＯＳトランスファゲート８２４の一端と接続
し、第７のｎＭＯＳトランスファゲート８２３のゲート
電極をマスタラッチ部８３１を構成する第２の反転回路
８１６の出力点に接続し、第８のｎＭＯＳトランスファ
ゲート８２４のゲート電極をマスタラッチ部８３１を構
成する第１の反転回路８１５の出力点に接続し、第７の
ｎＭＯＳトランスファゲート８２３の他端を第３の反転
回路８２５の入力点と接続し、第８のｎＭＯＳトランス
ファゲート８２４の他端を第４の反転回路８２６の入力
点と接続し、第３の反転回路８２５の出力点は第４の反
転回路８２６の入力点と接続し、第４の反転回路８２６
の出力点を第３の反転回路８２５の入力点と接続して、
第３および第４の反転回路８２５、８２６をスレーブラ
ッチ部８３２としている。そして第４の反転回路８２６
の出力点に第６の反転回路８２８の入力点を接続し、第
６の反転回路８２８の出力点を出力端子８０３に接続し
ている。
８２１の一端と第６のｎＭＯＳトランスファゲート８２
２の一端とをグランド線８０６に接続し、第５および第
６のｐＭＯＳトランスファゲート８２１、８２２のゲー
ト電極を共通接続してクロック入力端子８０２に接続
し、第５のｎＭＯＳトランスファゲート８２１の他端を
第７のｎＭＯＳトランスファゲート８２３の一端と接続
し、第６のｎＭＯＳトランスファゲート８２２の他端を
第８のｎＭＯＳトランスファゲート８２４の一端と接続
し、第７のｎＭＯＳトランスファゲート８２３のゲート
電極をマスタラッチ部８３１を構成する第２の反転回路
８１６の出力点に接続し、第８のｎＭＯＳトランスファ
ゲート８２４のゲート電極をマスタラッチ部８３１を構
成する第１の反転回路８１５の出力点に接続し、第７の
ｎＭＯＳトランスファゲート８２３の他端を第３の反転
回路８２５の入力点と接続し、第８のｎＭＯＳトランス
ファゲート８２４の他端を第４の反転回路８２６の入力
点と接続し、第３の反転回路８２５の出力点は第４の反
転回路８２６の入力点と接続し、第４の反転回路８２６
の出力点を第３の反転回路８２５の入力点と接続して、
第３および第４の反転回路８２５、８２６をスレーブラ
ッチ部８３２としている。そして第４の反転回路８２６
の出力点に第６の反転回路８２８の入力点を接続し、第
６の反転回路８２８の出力点を出力端子８０３に接続し
ている。
【００１３】クロック入力信号ＣＫにより直接、第１お
よび第２のｐＭＯＳトランスファゲート８１１、８１２
と、第５および第６のｎＭＯＳトランスファゲート８２
１、８２２とを導通または非導通状態にしていることか
ら反転クロック入力信号および反転クロック信号生成用
反転回路が不要であり回路の消費電力を著しく削減で
き、動作速度も速くなる。
よび第２のｐＭＯＳトランスファゲート８１１、８１２
と、第５および第６のｎＭＯＳトランスファゲート８２
１、８２２とを導通または非導通状態にしていることか
ら反転クロック入力信号および反転クロック信号生成用
反転回路が不要であり回路の消費電力を著しく削減で
き、動作速度も速くなる。
【００１４】図９は特願平１０−４１７８９号公報に開
示された低消費電力型のマスタースレーブ型フリップフ
ロップ回路の回路図である。このフリップフロップ回路
はクロック入力信号ＣＫを入力するためのクロック入力
端子９０２と、データ入力信号Ｄを入力するためのデー
タ入力端子９０１と、出力信号Ｑを出力するための出力
端子９０３とを有する。
示された低消費電力型のマスタースレーブ型フリップフ
ロップ回路の回路図である。このフリップフロップ回路
はクロック入力信号ＣＫを入力するためのクロック入力
端子９０２と、データ入力信号Ｄを入力するためのデー
タ入力端子９０１と、出力信号Ｑを出力するための出力
端子９０３とを有する。
【００１５】データＤを入力するためのデータ入力端子
９０１がマスターラッチ部９３１のデータ入力に接続さ
れ、マスターラッチ部９３１の出力はスレーブラッチ部
９３２のデータ入力に接続され、スレーブラッチ部９３
２の出力は出力端子９０３に接続され出力Ｑとなる。ク
ロックＣＫはクロック入力端子９０２より入力する。
９０１がマスターラッチ部９３１のデータ入力に接続さ
れ、マスターラッチ部９３１の出力はスレーブラッチ部
９３２のデータ入力に接続され、スレーブラッチ部９３
２の出力は出力端子９０３に接続され出力Ｑとなる。ク
ロックＣＫはクロック入力端子９０２より入力する。
【００１６】このフリップフロップで用いられる以下の
トランスファゲートはすべてＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのソース・ドレインを対としたト
ランスファゲートであり、これを単にトランスファゲー
トと称する。
トランスファゲートはすべてＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのソース・ドレインを対としたト
ランスファゲートであり、これを単にトランスファゲー
トと称する。
【００１７】マスターラッチ部９３１の内部ではデータ
入力９０１が第１のトランスファゲート９１１に接続さ
れ、第１のトランスファゲート９１１の反対側の出力は
第１の反転回路９１５の入力に接続し、第１の反転回路
９１５の出力がデータとしてスレーブラッチ部９３２に
出力されると共に次段の第２の反転回路９１６の入力に
接続し、第２の反転回路９１６の出力は第２のトランス
ファゲート９１２に接続し、第２のトランスファゲート
９１２の出力は前述の第１のトランスファゲート９１１
の出力と共通に第１の反転回路９１５の入力に接続され
る。
入力９０１が第１のトランスファゲート９１１に接続さ
れ、第１のトランスファゲート９１１の反対側の出力は
第１の反転回路９１５の入力に接続し、第１の反転回路
９１５の出力がデータとしてスレーブラッチ部９３２に
出力されると共に次段の第２の反転回路９１６の入力に
接続し、第２の反転回路９１６の出力は第２のトランス
ファゲート９１２に接続し、第２のトランスファゲート
９１２の出力は前述の第１のトランスファゲート９１１
の出力と共通に第１の反転回路９１５の入力に接続され
る。
【００１８】第１のトランスファゲート９１１のゲート
入力は後述のクロックｃ／クロックｃｂに接続され、Ｐ
ＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接
続される。第２のトランスファゲート９１２のゲート入
力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロック
ｃに接続される。
入力は後述のクロックｃ／クロックｃｂに接続され、Ｐ
ＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接
続される。第２のトランスファゲート９１２のゲート入
力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロック
ｃに接続される。
【００１９】同様にスレーブラッチ部９３２の内部は第
１の反転回路９１５からのデータ入力が第３のトランス
ファゲート９１３に接続され、第３のトランスファゲー
ト９１３の反対側の出力が第３の反転回路９１７の入力
に接続し、第３の反転回路９１７の出力が次段の第４の
反転回路９１８の入力に接続し、第４の反転回路９１８
の出力は第４のトランスファゲート９１４に接続し、第
４のトランスファゲート９１４の出力は前述の第３のト
ランスファゲート９１３と共通に第３の反転回路９１７
の入力に接続されるとともに外部に出力され第５の反転
回路９１９で反転されて出力端子９０３から出力Ｑとし
て出力される。
１の反転回路９１５からのデータ入力が第３のトランス
ファゲート９１３に接続され、第３のトランスファゲー
ト９１３の反対側の出力が第３の反転回路９１７の入力
に接続し、第３の反転回路９１７の出力が次段の第４の
反転回路９１８の入力に接続し、第４の反転回路９１８
の出力は第４のトランスファゲート９１４に接続し、第
４のトランスファゲート９１４の出力は前述の第３のト
ランスファゲート９１３と共通に第３の反転回路９１７
の入力に接続されるとともに外部に出力され第５の反転
回路９１９で反転されて出力端子９０３から出力Ｑとし
て出力される。
【００２０】第３のトランスファゲート９１３のゲート
入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロッ
クｃに接続され、第４のトランスファゲート９１４のゲ
ート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロ
ックｃｂに接続される。
入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロッ
クｃに接続され、第４のトランスファゲート９１４のゲ
ート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロ
ックｃｂに接続される。
【００２１】マスターラッチ部９３１の出力Ａとスレー
ブラッチ部９３２の第３のトランスファゲート９１３の
出力Ｂとは比較回路９２１で比較され出力９０４に出力
される。一方、ＮＯＲ回路９２２の入力端子はクロック
入力端子９０２と出力９０４に接続され、出力９０５と
して出力される。その出力９０５は第６の反転回路９２
３の入力に接続される。出力９０５をクロックｃｂ、反
転回路９２３の出力をクロックｃとし、いずれもが上述
のようにマスターラッチ部９３１、スレーブラッチ部９
３２にクロックとして接続される。
ブラッチ部９３２の第３のトランスファゲート９１３の
出力Ｂとは比較回路９２１で比較され出力９０４に出力
される。一方、ＮＯＲ回路９２２の入力端子はクロック
入力端子９０２と出力９０４に接続され、出力９０５と
して出力される。その出力９０５は第６の反転回路９２
３の入力に接続される。出力９０５をクロックｃｂ、反
転回路９２３の出力をクロックｃとし、いずれもが上述
のようにマスターラッチ部９３１、スレーブラッチ部９
３２にクロックとして接続される。
【００２２】入力データＤが変化しない限り、クロック
回路の入力側に設けられた比較回路９２１の出力によ
り、システムクロックはクロック回路９２０で遮断さ
れ、ゲート信号ｃｂ、ｃは固定されている。入力データ
Ｄが変化しない限り、クロック回路はシステムクロック
により動作しないため、クロック回路で消費される電力
は低減される。
回路の入力側に設けられた比較回路９２１の出力によ
り、システムクロックはクロック回路９２０で遮断さ
れ、ゲート信号ｃｂ、ｃは固定されている。入力データ
Ｄが変化しない限り、クロック回路はシステムクロック
により動作しないため、クロック回路で消費される電力
は低減される。
【００２３】
【発明が解決しようとする課題】しかし、特願平９−２
３２９２０号公報に開示された低消費電力型のマスター
スレーブ型フリップフロップ回路では、ｐＭＯＳトラン
ジスタとｎＭＯＳトランジスタを別々にしかも直列に接
続している。一般にｐＭＯＳトランジスタはＨのとき、
ｎＭＯＳトランジスタはＬのときソース・ドレイン間に
電圧降下（約０．７Ｖ）を生ずる。従ってそれを直列に
接続している場合には、安定動作をしないおそれがある
という問題点がある。
３２９２０号公報に開示された低消費電力型のマスター
スレーブ型フリップフロップ回路では、ｐＭＯＳトラン
ジスタとｎＭＯＳトランジスタを別々にしかも直列に接
続している。一般にｐＭＯＳトランジスタはＨのとき、
ｎＭＯＳトランジスタはＬのときソース・ドレイン間に
電圧降下（約０．７Ｖ）を生ずる。従ってそれを直列に
接続している場合には、安定動作をしないおそれがある
という問題点がある。
【００２４】また、特願平１０−４１７８９号公報に開
示された低消費電力型のマスタースレーブ型フリップフ
ロップ回路では、クロック入力に反転回路を設けていな
いので、クロック信号ＣＫがＨの間に入力信号Ａと出力
信号Ｂが違ってしまうとｃｂ、ｃにノイズが発生してし
まい、誤動作を起こす可能性があるという問題点があ
る。
示された低消費電力型のマスタースレーブ型フリップフ
ロップ回路では、クロック入力に反転回路を設けていな
いので、クロック信号ＣＫがＨの間に入力信号Ａと出力
信号Ｂが違ってしまうとｃｂ、ｃにノイズが発生してし
まい、誤動作を起こす可能性があるという問題点があ
る。
【００２５】本発明の目的は、低消費電力型であると共
に誤動作を起こすおそれのないマスタースレーブ型のフ
リップフロップ回路を提供することにある。
に誤動作を起こすおそれのないマスタースレーブ型のフ
リップフロップ回路を提供することにある。
【００２６】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、データ入力端子とクロック入力端子と出力端
子、およびマスターラッチ部とスレーブラッチ部を有
し、そのマスターラッチ部の入力がそのデータ入力端子
と接続され、そのマスターラッチ部の出力がそのスレー
ブラッチ部の入力に接続され、そのスレーブラッチ部の
出力が出力端子に接続されているフリップフロップ回路
において、マスターラッチ部の入力とスレーブラッチ部
の出力とを比較する比較回路、クロック入力端子から入
力するクロック入力に接続される第６の反転回路、その
比較回路の出力とその第６の反転回路の出力とクロック
入力との論理積を行う第１のＮＡＮＤ回路、およびその
第１のＮＡＮＤ回路の出力と接続される第５の反転回路
とを有し、その第５の反転回路の出力とその第１のＮＡ
ＮＤ回路の出力とはいずれもそのマスターラッチ部とそ
のスレーブラッチ部にそれぞれ第１の補助クロック信号
および第２の補助クロック信号として入力する。
プ回路は、データ入力端子とクロック入力端子と出力端
子、およびマスターラッチ部とスレーブラッチ部を有
し、そのマスターラッチ部の入力がそのデータ入力端子
と接続され、そのマスターラッチ部の出力がそのスレー
ブラッチ部の入力に接続され、そのスレーブラッチ部の
出力が出力端子に接続されているフリップフロップ回路
において、マスターラッチ部の入力とスレーブラッチ部
の出力とを比較する比較回路、クロック入力端子から入
力するクロック入力に接続される第６の反転回路、その
比較回路の出力とその第６の反転回路の出力とクロック
入力との論理積を行う第１のＮＡＮＤ回路、およびその
第１のＮＡＮＤ回路の出力と接続される第５の反転回路
とを有し、その第５の反転回路の出力とその第１のＮＡ
ＮＤ回路の出力とはいずれもそのマスターラッチ部とそ
のスレーブラッチ部にそれぞれ第１の補助クロック信号
および第２の補助クロック信号として入力する。
【００２７】フリップフロップ回路の入力の値と出力の
値とを比較してクロック信号を制御することにより、入
力の値と出力の値が同じ場合は内部のクロック信号を止
め、入力信号と出力信号が違う時のみ、クロック信号を
動作させることにより、フリップフロップ内の消費電力
を低減することができる。
値とを比較してクロック信号を制御することにより、入
力の値と出力の値が同じ場合は内部のクロック信号を止
め、入力信号と出力信号が違う時のみ、クロック信号を
動作させることにより、フリップフロップ内の消費電力
を低減することができる。
【００２８】このフリップフロップで用いられるトラン
スファゲートはすべてＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとのソース・ドレインを対としたトランス
ファゲートであるので、ｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタを別々にしかも直列に接続していた従来
例のような安定動作をしないという問題点は発生しな
い。
スファゲートはすべてＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとのソース・ドレインを対としたトランス
ファゲートであるので、ｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタを別々にしかも直列に接続していた従来
例のような安定動作をしないという問題点は発生しな
い。
【００２９】さらに、クロック入力に反転回路が設けて
いるので、クロック信号がＨの間に入力信号と出力信号
とが違ってしまっても第１の補助クロック信号、第２の
補助クロック信号にノイズが発生することがなく、クロ
ック入力に反転回路を設けていない従来例のような誤動
作を起こす可能性がない。
いるので、クロック信号がＨの間に入力信号と出力信号
とが違ってしまっても第１の補助クロック信号、第２の
補助クロック信号にノイズが発生することがなく、クロ
ック入力に反転回路を設けていない従来例のような誤動
作を起こす可能性がない。
【００３０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態のマスタースレーブ型のフリップフロップ回路の
回路図である。本発明の第１の実施の形態のフリップフ
ロップ回路は、データＤを入力するデータ入力端子１０
１とクロックＣＫを入力するクロック入力端子１０２と
外部に出力Ｑを出力する出力端子１０３、およびマスタ
ーラッチ部１３１とスレーブラッチ部１３２とを有して
いる。マスターラッチ部１３１の入力はデータ入力端子
１０１と接続し、マスターラッチ部１３１の出力はスレ
ーブラッチ部１３２の入力に接続され、スレーブラッチ
１３２部の出力は出力端子１０３に接続されている。
て図面を参照して説明する。図１は本発明の第１の実施
の形態のマスタースレーブ型のフリップフロップ回路の
回路図である。本発明の第１の実施の形態のフリップフ
ロップ回路は、データＤを入力するデータ入力端子１０
１とクロックＣＫを入力するクロック入力端子１０２と
外部に出力Ｑを出力する出力端子１０３、およびマスタ
ーラッチ部１３１とスレーブラッチ部１３２とを有して
いる。マスターラッチ部１３１の入力はデータ入力端子
１０１と接続し、マスターラッチ部１３１の出力はスレ
ーブラッチ部１３２の入力に接続され、スレーブラッチ
１３２部の出力は出力端子１０３に接続されている。
【００３１】さらに、このフリップフロップ回路はマス
ターラッチ部１３１の入力とスレーブラッチ部１３２の
出力とを比較する比較回路１２１と、クロック入力端子
１０２に接続される第６の反転回路１２４と、比較回路
１２１の出力と第６の反転回路１２４の出力およびクロ
ック入力端子１０２の出力との論理積を行うＮＡＮＤ回
路１２２と、ＮＡＮＤ回路１２２の出力と接続する第５
の反転回路１２３とを有する。ＮＡＮＤ回路１２２の出
力と第５の反転回路１２３の出力とはそれぞれマスター
ラッチ部１３１とスレーブラッチ部１３２とに補助クロ
ック入力ｃｂ、ｃとして接続されている。
ターラッチ部１３１の入力とスレーブラッチ部１３２の
出力とを比較する比較回路１２１と、クロック入力端子
１０２に接続される第６の反転回路１２４と、比較回路
１２１の出力と第６の反転回路１２４の出力およびクロ
ック入力端子１０２の出力との論理積を行うＮＡＮＤ回
路１２２と、ＮＡＮＤ回路１２２の出力と接続する第５
の反転回路１２３とを有する。ＮＡＮＤ回路１２２の出
力と第５の反転回路１２３の出力とはそれぞれマスター
ラッチ部１３１とスレーブラッチ部１３２とに補助クロ
ック入力ｃｂ、ｃとして接続されている。
【００３２】このフリップフロップで用いられる以下の
トランスファゲートはすべてＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのソース・ドレインを対としたト
ランスファゲートであり、これを単にトランスファゲー
トと称する。
トランスファゲートはすべてＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのソース・ドレインを対としたト
ランスファゲートであり、これを単にトランスファゲー
トと称する。
【００３３】マスターラッチ部１３１の内部ではデータ
入力１０１が第１のトランスファゲート１１１に接続さ
れ、第１のトランスファゲート１１１の反対側の出力は
第１の反転回路１１５の入力に接続し、第１の反転回路
１１５の出力はスレーブラッチ部１３２のデータ入力と
して出力されると共に次段の第２の反転回路１１６の入
力に接続し、第２の反転回路１１６の出力は第２のトラ
ンスファゲート１１２に接続し、第２のトランスファゲ
ート１１２の出力は前述の第１のトランスファゲート１
１１の出力と共通に第１の反転回路１１５の入力に接続
される。
入力１０１が第１のトランスファゲート１１１に接続さ
れ、第１のトランスファゲート１１１の反対側の出力は
第１の反転回路１１５の入力に接続し、第１の反転回路
１１５の出力はスレーブラッチ部１３２のデータ入力と
して出力されると共に次段の第２の反転回路１１６の入
力に接続し、第２の反転回路１１６の出力は第２のトラ
ンスファゲート１１２に接続し、第２のトランスファゲ
ート１１２の出力は前述の第１のトランスファゲート１
１１の出力と共通に第１の反転回路１１５の入力に接続
される。
【００３４】第１のトランスファゲート１１１のゲート
入力は後述のクロックｃ／クロックｃｂに接続され、Ｐ
ＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接
続される。第２のトランスファゲート１１２のゲート入
力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロック
ｃに接続される。
入力は後述のクロックｃ／クロックｃｂに接続され、Ｐ
ＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接
続される。第２のトランスファゲート１１２のゲート入
力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロック
ｃに接続される。
【００３５】同様にスレーブラッチ部１３２の内部はデ
ータ入力が第３のトランスファゲート１１３に接続さ
れ、第３のトランスファゲート１１３の反対側の出力が
第３の反転回路１１７の入力に接続し、第３の反転回路
１１７の出力が次段の第４の反転回路１１８の入力に接
続するとともに出力端子１０３から出力Ｄとして出力さ
れ、第４の反転回路１１８の出力は第４のトランスファ
ゲート１１４に接続し、第４のトランスファゲート１１
４の出力は前述の第３のトランスファゲート１１３と共
通に第３の反転回路１１７の入力に接続される。
ータ入力が第３のトランスファゲート１１３に接続さ
れ、第３のトランスファゲート１１３の反対側の出力が
第３の反転回路１１７の入力に接続し、第３の反転回路
１１７の出力が次段の第４の反転回路１１８の入力に接
続するとともに出力端子１０３から出力Ｄとして出力さ
れ、第４の反転回路１１８の出力は第４のトランスファ
ゲート１１４に接続し、第４のトランスファゲート１１
４の出力は前述の第３のトランスファゲート１１３と共
通に第３の反転回路１１７の入力に接続される。
【００３６】第３のトランスファゲート１１３のゲート
入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロッ
クｃに接続され、第４のトランスファゲート１１４のゲ
ート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロ
ックｃｂに接続される。
入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロッ
クｃに接続され、第４のトランスファゲート１１４のゲ
ート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロ
ックｃｂに接続される。
【００３７】マスターラッチ部１３１の入力１０１とス
レーブラッチ部１３２の出力１０３とは比較回路１２１
で比較され出力１０４に出力される。一方、第６の反転
回路１２４の入力端子はクロック入力端子１０２に接続
され、出力１０５として出力される。その出力１０５、
比較回路１２１の出力１０４、およびクロック入力端子
１０２の出力をＮＡＮＤ回路１２２で論理積を取り反転
する。ＮＡＮＤ回路１２２の出力は第５の反転回路１２
３の入力に接続される。第５のＮＡＮＤ回路１２２の出
力をクロックｃｂ、反転回路１２３の出力をクロックｃ
とし、それぞれが上述のようにマスターラッチ部１３
１、スレーブラッチ部１３２に補助クロックとして接続
される。
レーブラッチ部１３２の出力１０３とは比較回路１２１
で比較され出力１０４に出力される。一方、第６の反転
回路１２４の入力端子はクロック入力端子１０２に接続
され、出力１０５として出力される。その出力１０５、
比較回路１２１の出力１０４、およびクロック入力端子
１０２の出力をＮＡＮＤ回路１２２で論理積を取り反転
する。ＮＡＮＤ回路１２２の出力は第５の反転回路１２
３の入力に接続される。第５のＮＡＮＤ回路１２２の出
力をクロックｃｂ、反転回路１２３の出力をクロックｃ
とし、それぞれが上述のようにマスターラッチ部１３
１、スレーブラッチ部１３２に補助クロックとして接続
される。
【００３８】以下、本発明の第１の実施の形態のフリッ
プフロップ回路の動作について図１の回路図と図２のタ
イミングチャートを使用して説明する。
プフロップ回路の動作について図１の回路図と図２のタ
イミングチャートを使用して説明する。
【００３９】データ入力端子１０１、クロック入力端子
１０２の信号はそのまま入力信号１０１、クロック信号
１０２として入力されたとする。クロック信号１０２が
Ｌの時はＮＡＮＤ回路１２２の出力ｃｂはＨになり、第
５の反転回路１２３の出力クロックｃはＬになる。第１
のトランスファゲート１１１のゲート入力のクロックｃ
／クロックｃｂがＬ／Ｈの時トランスファゲートのＰＭ
ＯＳトランジスタ／ＮＭＯＳトランジスタがそれぞれＯ
Ｎ状態となるため、データ入力１０１と第１の反転回路
１１５の入力は導通状態となり、入力信号１０１は第１
の反転回路１１５にて反転される。同様に第２の反転回
路１１６により第１の反転回路１１５の出力は反転され
て出力されるが、第２のトランスファゲート１１２のゲ
ート入力はクロックｃ／クロックｃｂはＬ／Ｈとなるた
め、ＰＭＯＳトランジスタ／ＮＭＯＳトランジスタがそ
れぞれＯＦＦ状態となり、信号は遮断される。
１０２の信号はそのまま入力信号１０１、クロック信号
１０２として入力されたとする。クロック信号１０２が
Ｌの時はＮＡＮＤ回路１２２の出力ｃｂはＨになり、第
５の反転回路１２３の出力クロックｃはＬになる。第１
のトランスファゲート１１１のゲート入力のクロックｃ
／クロックｃｂがＬ／Ｈの時トランスファゲートのＰＭ
ＯＳトランジスタ／ＮＭＯＳトランジスタがそれぞれＯ
Ｎ状態となるため、データ入力１０１と第１の反転回路
１１５の入力は導通状態となり、入力信号１０１は第１
の反転回路１１５にて反転される。同様に第２の反転回
路１１６により第１の反転回路１１５の出力は反転され
て出力されるが、第２のトランスファゲート１１２のゲ
ート入力はクロックｃ／クロックｃｂはＬ／Ｈとなるた
め、ＰＭＯＳトランジスタ／ＮＭＯＳトランジスタがそ
れぞれＯＦＦ状態となり、信号は遮断される。
【００４０】この時、反対にスレーブラッチ部１３２の
出力信号１０３は、第３のトランスファゲート１１３の
ゲート入力のクロックｃ／クロックｃｂはＬ／Ｈでトラ
ンスファゲートのＰＭＯＳトランジスタ／ＮＭＯＳトラ
ンジスタがそれぞれＯＦＦ状態となるため、マスターラ
ッチ部１３１の出力と第３の反転回路１１７の入力とは
遮断され、一方、第３の反転回路１１７の出力は第４の
反転回路１１８にて反転されて出力され、第４のトラン
スファゲート１１４のゲート入力はクロックｃ／クロッ
クｃｂはＬ／Ｈとなるため、ＰＭＯＳトランジスタ／Ｎ
ＭＯＳトランジスタがそれぞれＯＮ状態となり、第４の
反転回路１１８の出力と第３の反転回路１１７の入力と
は導通状態となる。
出力信号１０３は、第３のトランスファゲート１１３の
ゲート入力のクロックｃ／クロックｃｂはＬ／Ｈでトラ
ンスファゲートのＰＭＯＳトランジスタ／ＮＭＯＳトラ
ンジスタがそれぞれＯＦＦ状態となるため、マスターラ
ッチ部１３１の出力と第３の反転回路１１７の入力とは
遮断され、一方、第３の反転回路１１７の出力は第４の
反転回路１１８にて反転されて出力され、第４のトラン
スファゲート１１４のゲート入力はクロックｃ／クロッ
クｃｂはＬ／Ｈとなるため、ＰＭＯＳトランジスタ／Ｎ
ＭＯＳトランジスタがそれぞれＯＮ状態となり、第４の
反転回路１１８の出力と第３の反転回路１１７の入力と
は導通状態となる。
【００４１】出力信号１０３は第４の反転回路１１８で
反転され、第３の反転回路１１７で再び反転されるの
で、安定した信号が保持された状態で出力される。
反転され、第３の反転回路１１７で再び反転されるの
で、安定した信号が保持された状態で出力される。
【００４２】ここで入力信号１０１と出力信号１０３が
違う場合にクロック信号１０２がＬからＨに変化した場
合を図２のタイミングチャートを使い説明する。
違う場合にクロック信号１０２がＬからＨに変化した場
合を図２のタイミングチャートを使い説明する。
【００４３】入力信号１０１と出力信号１０３の値が同
じ場合は比較回路１２１の出力１０４の値はＬとなり、
入力信号１０１と出力信号１０３の値が違う場合は比較
回路１２１の出力１０４はＨとなる。
じ場合は比較回路１２１の出力１０４の値はＬとなり、
入力信号１０１と出力信号１０３の値が違う場合は比較
回路１２１の出力１０４はＨとなる。
【００４４】一方、クロック信号１０２に接続されてい
る第６の反転回路１２４の出力は、クロック信号１０２
の反転信号が第６の反転回路１２４の遅延時間だけずれ
て反転クロック信号１０５として出力される。
る第６の反転回路１２４の出力は、クロック信号１０２
の反転信号が第６の反転回路１２４の遅延時間だけずれ
て反転クロック信号１０５として出力される。
【００４５】入力信号１０１がＬからＨに変化すると、
入力信号１０１と出力信号１０３の値が異なるので比較
回路１２１の比較回路出力１０４は回路の遅延時間だけ
ずれてＨとなる。比較回路１２１の出力１０４がＨの
時、クロック信号１０２がＬからＨに変化すると、反転
回路１２４の遅延時間分だけずれてＮＡＮＤ回路１２２
の出力クロックｃｂはＬになり、次段の反転回路１２３
の出力クロックｃはＨになる。
入力信号１０１と出力信号１０３の値が異なるので比較
回路１２１の比較回路出力１０４は回路の遅延時間だけ
ずれてＨとなる。比較回路１２１の出力１０４がＨの
時、クロック信号１０２がＬからＨに変化すると、反転
回路１２４の遅延時間分だけずれてＮＡＮＤ回路１２２
の出力クロックｃｂはＬになり、次段の反転回路１２３
の出力クロックｃはＨになる。
【００４６】クロックｃがＬからＨになりクロックｃｂ
がＨからＬになることにより、マスターラッチ部１３１
の第１のトランスファゲート１１１は導通状態から遮断
状態になり、反対に第２のトランスファゲート１１２は
遮断状態から導通状態になる。第２のトランスファゲー
ト１１２が導通状態になることにより、第１の反転回路
１１５の出力と第２の反転回路１１６の出力は互いに信
号を反転することにより、第１の反転回路１１５の入力
信号は第１のトランスファゲート１１１が遮断する直前
の値の信号１０１のＨが保持される。次にスレーブラッ
チ部１３２は第３のトランスファゲート１１３が遮断状
態から導通状態になり、第４のトランスファゲート１１
４は導通状態から遮断状態になり、これまでＬであった
出力信号１０３は第１の反転回路１１５の入力として保
持されている値のＨが第１の反転回路１１５と第３の反
転回路１１７の２段を通すことにより、そのままＨに変
化して出力される。
がＨからＬになることにより、マスターラッチ部１３１
の第１のトランスファゲート１１１は導通状態から遮断
状態になり、反対に第２のトランスファゲート１１２は
遮断状態から導通状態になる。第２のトランスファゲー
ト１１２が導通状態になることにより、第１の反転回路
１１５の出力と第２の反転回路１１６の出力は互いに信
号を反転することにより、第１の反転回路１１５の入力
信号は第１のトランスファゲート１１１が遮断する直前
の値の信号１０１のＨが保持される。次にスレーブラッ
チ部１３２は第３のトランスファゲート１１３が遮断状
態から導通状態になり、第４のトランスファゲート１１
４は導通状態から遮断状態になり、これまでＬであった
出力信号１０３は第１の反転回路１１５の入力として保
持されている値のＨが第１の反転回路１１５と第３の反
転回路１１７の２段を通すことにより、そのままＨに変
化して出力される。
【００４７】ここで、出力信号１０３が変化した直後は
入力信号１０１の値と出力信号１０３の値とが同じにな
るので、比較回路１２１の出力１０４はＨからＬに変化
する。従って、ＮＡＮＤ回路１２２の出力クロックｃｂ
はＬからＨへ、第５の反転回路１２３の出力クロックｃ
はＨからＬに変化する。
入力信号１０１の値と出力信号１０３の値とが同じにな
るので、比較回路１２１の出力１０４はＨからＬに変化
する。従って、ＮＡＮＤ回路１２２の出力クロックｃｂ
はＬからＨへ、第５の反転回路１２３の出力クロックｃ
はＨからＬに変化する。
【００４８】クロックｃ／クロックｃｂの値が元に戻る
ことにより、マスターラッチ部１３１とスレーブラッチ
部１３２の状態も最初に戻る。
ことにより、マスターラッチ部１３１とスレーブラッチ
部１３２の状態も最初に戻る。
【００４９】入力信号１０１が出力信号１０３と同じ場
合は比較回路１２１の出力１０４はＬの状態を継続する
ので、クロック信号１０２が変化しても、ＮＡＮＤ回路
１２２の出力クロックｃｂはＨのまま、第５の反転回路
１２４の出力クロックｃはＬのまま変化しないので、ス
レーブラッチ部１３２の第３のトランスファゲート１１
３は遮断状態のままとなり出力信号１０３は変わらず、
次に入力信号１０１が変化するまで安定した動作を継続
する。
合は比較回路１２１の出力１０４はＬの状態を継続する
ので、クロック信号１０２が変化しても、ＮＡＮＤ回路
１２２の出力クロックｃｂはＨのまま、第５の反転回路
１２４の出力クロックｃはＬのまま変化しないので、ス
レーブラッチ部１３２の第３のトランスファゲート１１
３は遮断状態のままとなり出力信号１０３は変わらず、
次に入力信号１０１が変化するまで安定した動作を継続
する。
【００５０】このように、入力信号１０１が変化しない
限りマスターラッチ部１３１とスレーブラッチ部１３２
のトランスファーゲートのクロック入力は変化しないの
で電力の消費が節減できる。
限りマスターラッチ部１３１とスレーブラッチ部１３２
のトランスファーゲートのクロック入力は変化しないの
で電力の消費が節減できる。
【００５１】またこのフリップフロップで用いられるト
ランスファゲートはすべてＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとのソース・ドレインを対としたトラ
ンスファゲートであるので、ｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタを別々にしかも直列に接続していた
従来例のような安定動作をしないという問題点は発生し
ない。
ランスファゲートはすべてＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとのソース・ドレインを対としたトラ
ンスファゲートであるので、ｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタを別々にしかも直列に接続していた
従来例のような安定動作をしないという問題点は発生し
ない。
【００５２】さらに、クロック入力に反転回路が設けて
いるので、クロック信号ＣＫがＨの間に入力信号１０１
と出力信号１０３とが違ってしまってもｃｂ、ｃにノイ
ズが発生することがなく、クロック入力に反転回路を設
けていない従来例のような誤動作を起こす可能性がな
い。
いるので、クロック信号ＣＫがＨの間に入力信号１０１
と出力信号１０３とが違ってしまってもｃｂ、ｃにノイ
ズが発生することがなく、クロック入力に反転回路を設
けていない従来例のような誤動作を起こす可能性がな
い。
【００５３】次に、本発明の第２の実施の形態について
図面を参照して説明する。図３は本発明の第２の実施の
形態のマスタースレーブ型のフリップフロップ回路の回
路図である。本発明第２の実施の形態のフリップフロッ
プ回路は、第１の実施の形態のフリップフロップ回路を
セット付きのフリップフロップ回路としたものであり、
外部からのセット信号２４１の入力が追加され、第２の
反転回路１１６が第２のＮＡＮＤ回路２１６に、第３の
反転回路１１７が第３のＮＡＮＤ回路２１７に変更さ
れ、第２のＮＡＮＤ回路２１６と第３のＮＡＮＤ回路２
１７とにセット信号２４１が入力する以外は第１の実施
の形態と同じなので、第１の実施の形態と同じ回路には
同じ参照番号を付して説明する。
図面を参照して説明する。図３は本発明の第２の実施の
形態のマスタースレーブ型のフリップフロップ回路の回
路図である。本発明第２の実施の形態のフリップフロッ
プ回路は、第１の実施の形態のフリップフロップ回路を
セット付きのフリップフロップ回路としたものであり、
外部からのセット信号２４１の入力が追加され、第２の
反転回路１１６が第２のＮＡＮＤ回路２１６に、第３の
反転回路１１７が第３のＮＡＮＤ回路２１７に変更さ
れ、第２のＮＡＮＤ回路２１６と第３のＮＡＮＤ回路２
１７とにセット信号２４１が入力する以外は第１の実施
の形態と同じなので、第１の実施の形態と同じ回路には
同じ参照番号を付して説明する。
【００５４】セット信号２４１がＬの状態では、第２の
ＮＡＮＤ回路２１６と第３のＮＡＮＤ回路２１７とはも
う一方の入力信号に係わらずＨの状態となるので、マス
ターラッチ部１３１とスレーブラッチ部１３２は共に作
動せず強制的に出力１０３はＨとしてセットされる。
ＮＡＮＤ回路２１６と第３のＮＡＮＤ回路２１７とはも
う一方の入力信号に係わらずＨの状態となるので、マス
ターラッチ部１３１とスレーブラッチ部１３２は共に作
動せず強制的に出力１０３はＨとしてセットされる。
【００５５】セット信号２４１がＨの状態となると、第
２のＮＡＮＤ回路２１６は第２の反転回路１１６と同様
に、第３のＮＡＮＤ回路２１７は第３の反転回路１１７
と同様に動作するので、フリップフロップ回路は上述の
第１の実施の形態と同じ動作を行う。動作の説明は省略
するが、入力信号１０１が変化しない限りマスターラッ
チ部１３１とスレーブラッチ部１３２のトランスファー
ゲートのクロック入力は変化しないので電力の消費が節
減できる。
２のＮＡＮＤ回路２１６は第２の反転回路１１６と同様
に、第３のＮＡＮＤ回路２１７は第３の反転回路１１７
と同様に動作するので、フリップフロップ回路は上述の
第１の実施の形態と同じ動作を行う。動作の説明は省略
するが、入力信号１０１が変化しない限りマスターラッ
チ部１３１とスレーブラッチ部１３２のトランスファー
ゲートのクロック入力は変化しないので電力の消費が節
減できる。
【００５６】次に、本発明の第３の実施の形態について
図面を参照して説明する。図４は本発明の第３の実施の
形態のマスタースレーブ型のフリップフロップ回路の回
路図である。本発明第３の実施の形態のフリップフロッ
プ回路は、第１の実施の形態のフリップフロップ回路を
リセット付きのフリップフロップ回路としたものであ
り、外部からのリセット信号３４２の入力が追加され、
第１の反転回路１１５が第２のＮＡＮＤ回路３１５に、
第４の反転回路１１８が第３のＮＡＮＤ回路３１８に変
更され、第２のＮＡＮＤ回路３１５と第３のＮＡＮＤ回
路３１８とにリセット信号３４２が入力する以外は第１
の実施の形態と同じなので、第１の実施の形態と同じ回
路には同じ参照番号を付して説明する。
図面を参照して説明する。図４は本発明の第３の実施の
形態のマスタースレーブ型のフリップフロップ回路の回
路図である。本発明第３の実施の形態のフリップフロッ
プ回路は、第１の実施の形態のフリップフロップ回路を
リセット付きのフリップフロップ回路としたものであ
り、外部からのリセット信号３４２の入力が追加され、
第１の反転回路１１５が第２のＮＡＮＤ回路３１５に、
第４の反転回路１１８が第３のＮＡＮＤ回路３１８に変
更され、第２のＮＡＮＤ回路３１５と第３のＮＡＮＤ回
路３１８とにリセット信号３４２が入力する以外は第１
の実施の形態と同じなので、第１の実施の形態と同じ回
路には同じ参照番号を付して説明する。
【００５７】リセット信号３４２がＨの状態では、第２
のＮＡＮＤ回路３１５は第１の反転回路１１５と同様
に、第３のＮＡＮＤ回路３１８は第４の反転回路１１８
と同様に動作するので、フリップフロップ回路は上述の
第１の実施の形態と同じ動作を行う。動作の説明は省略
するが、入力信号１０１が変化しない限りマスターラッ
チ部１３１とスレーブラッチ部１３２のトランスファー
ゲートのクロック入力は変化しないので電力の消費が節
減できる。
のＮＡＮＤ回路３１５は第１の反転回路１１５と同様
に、第３のＮＡＮＤ回路３１８は第４の反転回路１１８
と同様に動作するので、フリップフロップ回路は上述の
第１の実施の形態と同じ動作を行う。動作の説明は省略
するが、入力信号１０１が変化しない限りマスターラッ
チ部１３１とスレーブラッチ部１３２のトランスファー
ゲートのクロック入力は変化しないので電力の消費が節
減できる。
【００５８】セット信号２４１がＬに変化すると、第２
のＮＡＮＤ回路３１５と第３のＮＡＮＤ回路３１８と
は、もう一方の入力信号に係わらずＨの状態となるの
で、出力信号１０３は強制的にＬとしてリセットされ
る。
のＮＡＮＤ回路３１５と第３のＮＡＮＤ回路３１８と
は、もう一方の入力信号に係わらずＨの状態となるの
で、出力信号１０３は強制的にＬとしてリセットされ
る。
【００５９】次に、本発明の第４の実施の形態について
図面を参照して説明する。図５は本発明の第４の実施の
形態のマスタースレーブ型のフリップフロップ回路の回
路図である。本発明の第４の実施の形態のフリップフロ
ップ回路は、第１の実施の形態のフリップフロップ回路
をセットならびにリセット付きのフリップフロップ回路
としたものであり、外部からのセット信号４４１の入力
とリセット信号４４２との入力とが追加され、第１の反
転回路１１５が第２のＮＡＮＤ回路４１５に、第２の反
転回路１１６が第３のＮＡＮＤ回路４１６に、第３の反
転回路１１７が第４のＮＡＮＤ回路４１７に、第４の反
転回路１１８が第５のＮＡＮＤ回路４１８に変更され、
第３のＮＡＮＤ回路４１６と第４のＮＡＮＤ回路４１７
とにセット信号４４１が入力し、第２のＮＡＮＤ回路４
１５と第５のＮＡＮＤ回路４１８とにリセット信号４４
２が入力する以外は第１の実施の形態と同じなので、第
１の実施の形態と同じ回路には同じ参照番号を付して説
明する。
図面を参照して説明する。図５は本発明の第４の実施の
形態のマスタースレーブ型のフリップフロップ回路の回
路図である。本発明の第４の実施の形態のフリップフロ
ップ回路は、第１の実施の形態のフリップフロップ回路
をセットならびにリセット付きのフリップフロップ回路
としたものであり、外部からのセット信号４４１の入力
とリセット信号４４２との入力とが追加され、第１の反
転回路１１５が第２のＮＡＮＤ回路４１５に、第２の反
転回路１１６が第３のＮＡＮＤ回路４１６に、第３の反
転回路１１７が第４のＮＡＮＤ回路４１７に、第４の反
転回路１１８が第５のＮＡＮＤ回路４１８に変更され、
第３のＮＡＮＤ回路４１６と第４のＮＡＮＤ回路４１７
とにセット信号４４１が入力し、第２のＮＡＮＤ回路４
１５と第５のＮＡＮＤ回路４１８とにリセット信号４４
２が入力する以外は第１の実施の形態と同じなので、第
１の実施の形態と同じ回路には同じ参照番号を付して説
明する。
【００６０】第４の実施の形態は第２の実施の形態のセ
ット回路と第３の実施の形態のリセット回路を組みあわ
せたものであり、動作は第２の実施の形態と第３の実施
の形態の組み合わせとなるので詳細の説明は省略する。
ット回路と第３の実施の形態のリセット回路を組みあわ
せたものであり、動作は第２の実施の形態と第３の実施
の形態の組み合わせとなるので詳細の説明は省略する。
【００６１】次に、本発明の第５の実施の形態について
図面を参照して説明する。図６は本発明の第５の実施の
形態のマスタースレーブ型のフリップフロップ回路の回
路図である。本発明の第５の実施の形態のフリップフロ
ップ回路は、第１の実施の形態のフリップフロップ回路
をスキャン付きのフリップフロップ回路としたものであ
り、入力信号１０１とスキャン制御信号５４１とが入力
する第１のＡＮＤ回路５５１と、スキャン信号５４２と
補助スキャン制御信号５４３とが入力する第２のＡＮＤ
回路５５２と、第１のＡＮＤ回路５５１と第２のＡＮＤ
回路５５２との出力が入力するＮＯＲ回路５５３とが設
けられ、ＮＯＲ回路５５３の出力が第１のトランスファ
ーゲート１１１に入力する以外は第１の実施の形態と同
じなので、第１の実施の形態と同じ回路には同じ参照番
号を付して説明する。
図面を参照して説明する。図６は本発明の第５の実施の
形態のマスタースレーブ型のフリップフロップ回路の回
路図である。本発明の第５の実施の形態のフリップフロ
ップ回路は、第１の実施の形態のフリップフロップ回路
をスキャン付きのフリップフロップ回路としたものであ
り、入力信号１０１とスキャン制御信号５４１とが入力
する第１のＡＮＤ回路５５１と、スキャン信号５４２と
補助スキャン制御信号５４３とが入力する第２のＡＮＤ
回路５５２と、第１のＡＮＤ回路５５１と第２のＡＮＤ
回路５５２との出力が入力するＮＯＲ回路５５３とが設
けられ、ＮＯＲ回路５５３の出力が第１のトランスファ
ーゲート１１１に入力する以外は第１の実施の形態と同
じなので、第１の実施の形態と同じ回路には同じ参照番
号を付して説明する。
【００６２】スキャン制御信号５４１がＨの場合は、補
助スキャン制御信号５４３はＬとなり、入力信号１０１
を入力した上述の第１の実施の形態と同じ動作を行う。
助スキャン制御信号５４３はＬとなり、入力信号１０１
を入力した上述の第１の実施の形態と同じ動作を行う。
【００６３】スキャン制御信号５４１がＬの場合は、補
助スキャン制御信号５４３はＨとなり、スキャン入力信
号５４２を入力として、やはり上述の第１の実施の形態
と同じ動作を行う。
助スキャン制御信号５４３はＨとなり、スキャン入力信
号５４２を入力として、やはり上述の第１の実施の形態
と同じ動作を行う。
【００６４】
【発明の効果】以上説明したように本発明では、フリッ
プフロップ回路の入力の値と出力の値とを比較してクロ
ック信号を制御することにより、入力の値と出力の値と
が同じ場合は内部のクロック信号を止め、入力信号と出
力信号が違う時のみ、クロック信号を動作させることに
より、フリップフロップ内の消費電力を低減することが
できるという効果がある。
プフロップ回路の入力の値と出力の値とを比較してクロ
ック信号を制御することにより、入力の値と出力の値と
が同じ場合は内部のクロック信号を止め、入力信号と出
力信号が違う時のみ、クロック信号を動作させることに
より、フリップフロップ内の消費電力を低減することが
できるという効果がある。
【図１】本発明の第１の実施の形態のマスタースレーブ
型のフリップフロップ回路の回路図である。
型のフリップフロップ回路の回路図である。
【図２】本発明の第１の実施の形態のマスタースレーブ
型のフリップフロップ回路のタイミングチャートであ
る。
型のフリップフロップ回路のタイミングチャートであ
る。
【図３】本発明の第２の実施の形態のマスタースレーブ
型のフリップフロップ回路の回路図である。
型のフリップフロップ回路の回路図である。
【図４】本発明の第３の実施の形態のマスタースレーブ
型のフリップフロップ回路の回路図である。
型のフリップフロップ回路の回路図である。
【図５】本発明の第４の実施の形態のマスタースレーブ
型のフリップフロップ回路の回路図である。
型のフリップフロップ回路の回路図である。
【図６】本発明の第５の実施の形態のマスタースレーブ
型のフリップフロップ回路の回路図である。
型のフリップフロップ回路の回路図である。
【図７】従来用いられていたマスタースレーブ型フリッ
プフロップ回路の回路図である。
プフロップ回路の回路図である。
【図８】特願平９−２３２９２０号公報に開示された低
消費電力型のマスタースレーブ型フリップフロップ回路
の回路図である。
消費電力型のマスタースレーブ型フリップフロップ回路
の回路図である。
【図９】特願平１０−４１７８９号公報に開示された低
消費電力型のマスタースレーブ型フリップフロップ回路
の回路図である。
消費電力型のマスタースレーブ型フリップフロップ回路
の回路図である。
１０１、７０１、８０１、９０１ データ入力端子 １０２、７０２、８０２、９０２ クロック入力端子 １０３、７０３、８０３、９０３ 出力端子 １０４、１０５、９０４、９０５ 出力 １１１、７１１、８１１、９１１ 第１のトランスフ
ァゲート １１２、７１２、８１２、９１２ 第２のトランスフ
ァゲート １１３、７１３、８１３、９１３ 第３のトランスフ
ァゲート １１４、７１４、８１４、９１４ 第４のトランスフ
ァゲート １１５、７１５、８１５、９１５ 第１の反転回路 １１６、７１６、８１６、９１６ 第２の反転回路 １１７、７１７、８２５、９１７ 第３の反転回路 １１８、７１８、８２６、９１８ 第４の反転回路 １２１、９２１ 比較回路 １２２ 第１のＮＡＮＤ回路 １２３、７２３、９１９ 第５の反転回路 １２４、７２４、９２３ 第６の反転回路 １３１、７３１、８３１ マスターラッチ部 １３２、７３２、８３２ スレーブラッチ部 ２１６、３１５、４１５ 第２のＮＡＮＤ回路 ２１７、３１８、４１６ 第３のＮＡＮＤ回路 ２４１、４４１ セット信号端子 ３４２、４４２ リセット信号端子 ４１７ 第４のＮＡＮＤ回路 ４１８ 第５のＮＡＮＤ回路 ５４１ スキャン制御信号入力端子 ５４２ スキャン信号入力端子 ５４３ 補助スキャン制御信号入力端子 ５５１ 第１のＡＮＤ回路 ５５２ 第２のＡＮＤ回路 ５５３ ＮＯＲ回路 ８０５ 電源線 ８０６ グランド線 ８２１ 第５のトランスファゲート ８２２ 第６のトランスファゲート ８２３ 第７のトランスファゲート ８２４ 第８のトランスファゲート ８２７ 第５の反転回路 ８２８ 第６の反転回路 ９２２ ＮＯＲ回路
ァゲート １１２、７１２、８１２、９１２ 第２のトランスフ
ァゲート １１３、７１３、８１３、９１３ 第３のトランスフ
ァゲート １１４、７１４、８１４、９１４ 第４のトランスフ
ァゲート １１５、７１５、８１５、９１５ 第１の反転回路 １１６、７１６、８１６、９１６ 第２の反転回路 １１７、７１７、８２５、９１７ 第３の反転回路 １１８、７１８、８２６、９１８ 第４の反転回路 １２１、９２１ 比較回路 １２２ 第１のＮＡＮＤ回路 １２３、７２３、９１９ 第５の反転回路 １２４、７２４、９２３ 第６の反転回路 １３１、７３１、８３１ マスターラッチ部 １３２、７３２、８３２ スレーブラッチ部 ２１６、３１５、４１５ 第２のＮＡＮＤ回路 ２１７、３１８、４１６ 第３のＮＡＮＤ回路 ２４１、４４１ セット信号端子 ３４２、４４２ リセット信号端子 ４１７ 第４のＮＡＮＤ回路 ４１８ 第５のＮＡＮＤ回路 ５４１ スキャン制御信号入力端子 ５４２ スキャン信号入力端子 ５４３ 補助スキャン制御信号入力端子 ５５１ 第１のＡＮＤ回路 ５５２ 第２のＡＮＤ回路 ５５３ ＮＯＲ回路 ８０５ 電源線 ８０６ グランド線 ８２１ 第５のトランスファゲート ８２２ 第６のトランスファゲート ８２３ 第７のトランスファゲート ８２４ 第８のトランスファゲート ８２７ 第５の反転回路 ８２８ 第６の反転回路 ９２２ ＮＯＲ回路
Claims (6)
- 【請求項１】 データ入力端子とクロック入力端子と出
力端子、およびマスターラッチ部とスレーブラッチ部を
有し、該マスターラッチ部の入力が該データ入力端子と
接続され、該マスターラッチ部の出力が該スレーブラッ
チ部の入力に接続され、該スレーブラッチ部の出力が前
記出力端子に接続されているフリップフロップ回路にお
いて、 前記マスターラッチ部の入力と前記スレーブラッチ部の
出力とを比較する比較回路、前記クロック入力端子から
入力するクロック入力に接続される第６の反転回路、該
比較回路の出力と該第６の反転回路の出力と前記クロッ
ク入力との論理積を行う第１のＮＡＮＤ回路、および該
第１のＮＡＮＤ回路の出力と接続される第５の反転回路
とを有し、 該第５の反転回路の出力と該第１のＮＡＮＤ回路の出力
とはいずれも該マスターラッチ部と該スレーブラッチ部
にそれぞれ第１の補助クロック信号および第２の補助ク
ロック信号として入力することを特徴とするフリップフ
ロップ回路。 - 【請求項２】 前記マスターラッチ部は、第１のトラン
スファゲートと、第２のトランスファゲートと、第１の
反転回路と、第２の反転回路とを備え、第１のトランス
ファゲートと第２のトランスファゲートはＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタとのソース・ドレイン
を対としたトランスファゲートであり、 データ入力が第１のトランスファゲートに接続され、第
１のトランスファゲートの反対側の出力は第１の反転回
路の入力に接続し、第１の反転回路の出力はスレーブラ
ッチ部のデータ入力として出力されると共に次段の第２
の反転回路の入力に接続し、第２の反転回路の出力は第
２のトランスファゲートに接続し、第２のトランスファ
ゲートの出力は第１のトランスファゲートの出力と共通
に第１の反転回路の入力に接続され、 第１のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続され、
第２のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＮＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、 前記スレーブラッチ部は、第３のトランスファゲート
と、第４のトランスファゲートと、第３の反転回路と、
第４の反転回路とを備え、第３のトランスファゲートと
第４のトランスファゲートはＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのソース・ドレインを対としたト
ランスファゲートであり、前記第１の反転回路の出力が
第３のトランスファゲートに接続され、第３のトランス
ファゲートの反対側の出力は第３の反転回路の入力に接
続し、第３の反転回路の出力は外部へ出力されると共に
次段の第４の反転回路の入力に接続し、第４の反転回路
の出力は第４のトランスファゲートに接続し、第４のト
ランスファゲートの出力は第３のトランスファゲートの
出力と共通に第３の反転回路の入力に接続され、 第３のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、
第４のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続されて
いる、請求項１に記載のフリップフロップ回路。 - 【請求項３】 さらに、セット信号入力端子を有し、 前記マスターラッチ部は、第１のトランスファゲート
と、第２のトランスファゲートと、第１の反転回路と第
２のＮＡＮＤ回路とを備え、第１のトランスファゲート
と第２のトランスファゲートはＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとのソース・ドレインを対とした
トランスファゲートであり、 データ入力が第１のトランスファゲートに接続され、第
１のトランスファゲートの反対側の出力は第１の反転回
路の入力に接続し、第１の反転回路の出力はスレーブラ
ッチ部のデータ入力として出力されると共に次段の第２
のＮＡＮＤ回路の入力に接続し、第２のＮＡＮＤ回路に
はさらにセット信号が入力し、第２のＮＡＮＤ回路の出
力は第２のトランスファゲートに接続し、第２のトラン
スファゲートの出力は第１のトランスファゲートの出力
と共通に第１の反転回路の入力に接続され、 第１のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続され、
第２のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、 前記スレーブラッチ部は、第３のトランスファゲート
と、第４のトランスファゲートと、第３のＮＡＮＤ回路
と、第４の反転回路とを備え、第３のトランスファゲー
トと第４のトランスファゲートはＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとのソース・ドレインを対とし
たトランスファゲートであり、前記第１の反転回路の出
力が第３のトランスファゲートに接続され、第３のトラ
ンスファゲートの反対側の出力はセット信号とともに第
３のＮＡＮＤ回路の入力に接続し、第３のＮＡＮＤ回路
の出力は外部へ出力されると共に次段の第４の反転回路
の入力に接続し、第４の反転回路の出力は第４のトラン
スファゲートに接続し、第４のトランスファゲートの出
力は第３のトランスファゲートの出力と共通に第３のＮ
ＡＮＤ回路の入力に接続され、 第３のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、
第４のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続されて
いる、請求項１に記載のフリップフロップ回路。 - 【請求項４】 さらに、リセット信号入力端子を有し、 前記マスターラッチ部は、第１のトランスファゲート
と、第２のトランスファゲートと、第２のＮＡＮＤ回路
と、第２の反転回路とを備え、第１のトランスファゲー
トと第２のトランスファゲートはＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとのソース・ドレインを対とし
たトランスファゲートであり、 データ入力が第１のトランスファゲートに接続され、第
１のトランスファゲートの反対側の出力がリセット信号
と共に第２のＮＡＮＤ回路の入力に接続し、第２のＮＡ
ＮＤ回路の出力はスレーブラッチ部のデータ入力として
出力されると共に次段の第２の反転回路の入力に接続
し、第２の反転回路の出力は第２のトランスファゲート
に接続し、第２のトランスファゲートの出力は第１のト
ランスファゲートの出力と共通に第２のＮＡＮＤ回路の
入力に接続され、 第１のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続され、
第２のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、 前記スレーブラッチ部は、第３のトランスファゲート
と、第４のトランスファゲートと、第３の反転回路と、
第３のＮＡＮＤ回路とを備え、第３のトランスファゲー
トと第４のトランスファゲートはＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとのソース・ドレインを対とし
たトランスファゲートであり、前記第２のＮＡＮＤ回路
の出力が第３のトランスファゲートに接続され、第３の
トランスファゲートの反対側の出力は第３の反転回路の
入力に接続し、第３の反転回路の出力は外部へ出力され
ると共に次段の第３のＮＡＮＤ回路の入力に接続し、第
３のＮＡＮＤ回路にはさらにリセット信号が入力し、第
３のＮＡＮＤ回路の出力は第４のトランスファゲートに
接続し、第４のトランスファゲートの出力は第３のトラ
ンスファゲートの出力と共通に第３の反転回路の入力に
接続され、 第３のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、
第４のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続されて
いる、請求項１に記載のフリップフロップ回路。 - 【請求項５】 さらにセット信号入力端子とリセット信
号入力端子を有し、 前記マスターラッチ部は、第１のトランスファゲート
と、第２のトランスファゲートと、第２のＮＡＮＤ回路
と、第３のＮＡＮＤ回路とを備え、第１のトランスファ
ゲートと第２のトランスファゲートはＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとのソース・ドレインを対
としたトランスファゲートであり、 データ入力が第１のトランスファゲートに接続され、第
１のトランスファゲートの反対側の出力は、リセット信
号と共に第２のＮＡＮＤ回路の入力に接続し、第２のＮ
ＡＮＤ回路の出力はスレーブラッチ部のデータ入力とし
て出力されると共に次段の第３のＮＡＮＤ回路の入力に
接続し、第３のＮＡＮＤ回路の入力にはさらにセット信
号が入力し、第３のＮＡＮＤ回路の出力は第２のトラン
スファゲートに接続し、第２のトランスファゲートの出
力は第１のトランスファゲートの出力と共通に第２のＮ
ＡＮＤ回路の入力に接続され、 第１のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続され、
第２のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、 前記スレーブラッチ部は、第３のトランスファゲート
と、第４のトランスファゲートと、第４のＮＡＮＤ回路
と、第５のＮＡＮＤ回路とを備え、第３のトランスファ
ゲートと第４のトランスファゲートはＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとのソース・ドレインを対
としたトランスファゲートであり、前記第２のＮＡＮＤ
回路の出力が第３のトランスファゲートに接続され、第
３のトランスファゲートの反対側の出力はセット信号と
共に第４のＮＡＮＤ回路の入力に接続し、第４のＮＡＮ
Ｄ回路の出力は外部へ出力されると共に次段の第５のＮ
ＡＮＤ回路の入力に接続し、第５のＮＡＮＤ回路の入力
にはさらにリセット信号が接続され、第５のＮＡＮＤ回
路の出力は第４のトランスファゲートに接続し、第４の
トランスファゲートの出力は第３のトランスファゲート
の出力と共通に第４のＮＡＮＤ回路の入力に接続され、 第３のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、
第４のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続されて
いる、請求項１に記載のフリップフロップ回路。 - 【請求項６】 さらに、スキャン制御信号入力端子と、
スキャン信号入力端子と補助スキャン制御入力端子およ
び第１のＡＮＤ回路と第２のＡＮＤ回路とＮＯＲ回路と
を有し、 前記データ入力とスキャン制御信号とが第１のＡＮＤ回
路に入力し、スキャン信号と補助スキャン制御信号とが
第２のＡＮＤ回路に入力し、第１のＡＮＤ回路の出力と
第２のＡＮＤ回路の出力とがＮＯＲ回路に入力し、ＮＯ
Ｒ回路の出力がマスターラッチ部に入力し、 前記マスターラッチ部は、第１のトランスファゲート
と、第２のトランスファゲートと、第１の反転回路と、
第２の反転回路とを備え、第１のトランスファゲートと
第２のトランスファゲートはＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのソース・ドレインを対としたト
ランスファゲートであり、 前記ＮＯＲ回路の出力が第１のトランスファゲートに接
続され、第１のトランスファゲートの反対側の出力は第
１の反転回路の入力に接続し、第１の反転回路の出力は
スレーブラッチ部のデータ入力として出力されると共に
次段の第２の反転回路の入力に接続し、第２の反転回路
の出力は第２のトランスファゲートに接続し、第２のト
ランスファゲートの出力は第１のトランスファゲートの
出力と共通に第１の反転回路の入力に接続され、 第１のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続され、
第２のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、 前記スレーブラッチ部は、第３のトランスファゲート
と、第４のトランスファゲートと、第３の反転回路と、
第４の反転回路とを備え、第３のトランスファゲートと
第４のトランスファゲートはＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのソース・ドレインを対としたト
ランスファゲートであり、前記第１の反転回路の出力が
第３のトランスファゲートに接続され、第３のトランス
ファゲートの反対側の出力は第３の反転回路の入力に接
続し、第３の反転回路の出力は外部へ出力されると共に
次段の第４の反転回路の入力に接続し、第４の反転回路
の出力は第４のトランスファゲートに接続し、第４のト
ランスファゲートの出力は第３のトランスファゲートの
出力と共通に第３の反転回路の入力に接続され、 第３のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第２の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第１の補助クロック信号に接続され、
第４のトランスファゲートのＰＭＯＳ側のゲート入力は
前記第１の補助クロック信号に接続され、ＮＭＯＳ側の
ゲート入力は前記第２の補助クロック信号に接続されて
いる、請求項１に記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34633899A JP3565257B2 (ja) | 1999-12-06 | 1999-12-06 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34633899A JP3565257B2 (ja) | 1999-12-06 | 1999-12-06 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168685A true JP2001168685A (ja) | 2001-06-22 |
| JP3565257B2 JP3565257B2 (ja) | 2004-09-15 |
Family
ID=18382744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34633899A Expired - Fee Related JP3565257B2 (ja) | 1999-12-06 | 1999-12-06 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3565257B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101676962B1 (ko) * | 2015-07-21 | 2016-11-16 | 인하대학교 산학협력단 | 리셋이 있는 단열 디-플립플롭 회로 |
| KR20190115352A (ko) * | 2018-04-02 | 2019-10-11 | 한국과학기술원 | 플립플롭 내부의 클록의 변화를 사용한 타이밍에러에 강건한 회로 |
-
1999
- 1999-12-06 JP JP34633899A patent/JP3565257B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101676962B1 (ko) * | 2015-07-21 | 2016-11-16 | 인하대학교 산학협력단 | 리셋이 있는 단열 디-플립플롭 회로 |
| KR20190115352A (ko) * | 2018-04-02 | 2019-10-11 | 한국과학기술원 | 플립플롭 내부의 클록의 변화를 사용한 타이밍에러에 강건한 회로 |
| KR102049093B1 (ko) * | 2018-04-02 | 2019-11-26 | 한국과학기술원 | 플립플롭 내부의 클록의 변화를 사용한 타이밍에러에 강건한 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3565257B2 (ja) | 2004-09-15 |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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