JPH10276069A - データラッチ回路 - Google Patents
データラッチ回路Info
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- JPH10276069A JPH10276069A JP9079672A JP7967297A JPH10276069A JP H10276069 A JPH10276069 A JP H10276069A JP 9079672 A JP9079672 A JP 9079672A JP 7967297 A JP7967297 A JP 7967297A JP H10276069 A JPH10276069 A JP H10276069A
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- Japan
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- mos transistor
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- latch circuit
- channel mos
- data latch
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Abstract
(57)【要約】
【課題】 単相クロック信号で動作することによりクロ
ック信号の負荷を削減し、消費電力を低減したデータラ
ッチ回路を提供する。 【解決手段】 インバータ６と、ゲートにクロック信号
ＣＬＫが供給されるＮチャネルＭＯＳトランジスタ１，
２と、接地ノード７とＮチャネルＭＯＳトランジスタ２
との間に接続され、ゲートがノードＮ３に接続されるＮ
チャネルＭＯＳトランジスタ３と、電源ノード８とノー
ドＮ２との間に接続され、ゲートがノードＮ１に接続さ
れるＰチャネルＭＯＳトランジスタ４と、電源ノード８
とノードＮ１との間に接続され、ゲートがノードＮ２に
接続されるＰチャネルＭＯＳトランジスタ５とを備え
る。
ック信号の負荷を削減し、消費電力を低減したデータラ
ッチ回路を提供する。 【解決手段】 インバータ６と、ゲートにクロック信号
ＣＬＫが供給されるＮチャネルＭＯＳトランジスタ１，
２と、接地ノード７とＮチャネルＭＯＳトランジスタ２
との間に接続され、ゲートがノードＮ３に接続されるＮ
チャネルＭＯＳトランジスタ３と、電源ノード８とノー
ドＮ２との間に接続され、ゲートがノードＮ１に接続さ
れるＰチャネルＭＯＳトランジスタ４と、電源ノード８
とノードＮ１との間に接続され、ゲートがノードＮ２に
接続されるＰチャネルＭＯＳトランジスタ５とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路で
用いられるデータラッチ回路に関し、さらに詳しくは、
単相のクロック信号で動作するデータラッチ回路に関す
るものである。
用いられるデータラッチ回路に関し、さらに詳しくは、
単相のクロック信号で動作するデータラッチ回路に関す
るものである。
【０００２】
【従来の技術】図６は、従来のデータラッチ回路の一例
を示す回路図である。図６に示されるように、このデー
タラッチ回路は、信号Ｄを入力するインバータ３２と、
インバータ３２の出力端に接続されるトランスミッショ
ンゲート３０と、ラッチ部４０とを備える。
を示す回路図である。図６に示されるように、このデー
タラッチ回路は、信号Ｄを入力するインバータ３２と、
インバータ３２の出力端に接続されるトランスミッショ
ンゲート３０と、ラッチ部４０とを備える。
【０００３】ここで、ラッチ部４０は、トランスミッシ
ョンゲート３０に接続され信号Ｑを出力するインバータ
３３と、インバータ３３の出力端に接続されるインバー
タ３４と、インバータ３４の出力端に接続されるトラン
スミッションゲート３１とを含む。
ョンゲート３０に接続され信号Ｑを出力するインバータ
３３と、インバータ３３の出力端に接続されるインバー
タ３４と、インバータ３４の出力端に接続されるトラン
スミッションゲート３１とを含む。
【０００４】ここで、トランスミッションゲート３０
は、クロック信号ＣＬＫをゲートに受けるＮチャネルＭ
ＯＳトランジスタと、反転クロック信号／ＣＬＫをゲー
トに受けるＰチャネルＭＯＳトランジスタとを含む。
は、クロック信号ＣＬＫをゲートに受けるＮチャネルＭ
ＯＳトランジスタと、反転クロック信号／ＣＬＫをゲー
トに受けるＰチャネルＭＯＳトランジスタとを含む。
【０００５】また、トランスミッションゲート３１は、
クロック信号ＣＬＫをゲートに受けるＰチャネルＭＯＳ
トランジスタと反転クロック信号／ＣＬＫをゲートに受
けるＮチャネルＭＯＳトランジスタとを含む。
クロック信号ＣＬＫをゲートに受けるＰチャネルＭＯＳ
トランジスタと反転クロック信号／ＣＬＫをゲートに受
けるＮチャネルＭＯＳトランジスタとを含む。
【０００６】次に、このデータラッチ回路の動作を説明
する。クロック信号ＣＬＫがハイ（Ｈ）レベルの期間
（反転クロック信号／ＣＬＫがロー（Ｌ）レベルの期
間）には、トランスミッションゲート３０がオンし、ト
ランスミッションゲート３１がオフして、インバータ３
２に入力する信号Ｄがラッチ部４０に書込まれる。
する。クロック信号ＣＬＫがハイ（Ｈ）レベルの期間
（反転クロック信号／ＣＬＫがロー（Ｌ）レベルの期
間）には、トランスミッションゲート３０がオンし、ト
ランスミッションゲート３１がオフして、インバータ３
２に入力する信号Ｄがラッチ部４０に書込まれる。
【０００７】そして、クロック信号ＣＬＫがＬレベルの
期間（反転クロック信号／ＣＬＫがＨレベルの期間）に
なると、トランスミッションゲート３０がオフし、トラ
ンスミッションゲート３１がオンし、書込まれたデータ
がラッチ部４０に保持される。
期間（反転クロック信号／ＣＬＫがＨレベルの期間）に
なると、トランスミッションゲート３０がオフし、トラ
ンスミッションゲート３１がオンし、書込まれたデータ
がラッチ部４０に保持される。
【０００８】図７は、従来のデータラッチ回路の他の例
を示す回路図である。図７に示されるように、このデー
タラッチ回路は、トランスミッションゲート３５とラッ
チ部５０とを備える。
を示す回路図である。図７に示されるように、このデー
タラッチ回路は、トランスミッションゲート３５とラッ
チ部５０とを備える。
【０００９】ここで、トランスミッションゲート３５
は、ゲートにクロック信号ＣＬＫを受けるＮチャネルＭ
ＯＳトランジスタと、ゲートに反転クロック信号／ＣＬ
Ｋを受けるＰチャネルＭＯＳトランジスタとを含み、ラ
ッチ部５０は、信号Ｑを出力するインバータ３６と、イ
ンバータ３６の出力端に接続されるインバータ３７とを
含む。
は、ゲートにクロック信号ＣＬＫを受けるＮチャネルＭ
ＯＳトランジスタと、ゲートに反転クロック信号／ＣＬ
Ｋを受けるＰチャネルＭＯＳトランジスタとを含み、ラ
ッチ部５０は、信号Ｑを出力するインバータ３６と、イ
ンバータ３６の出力端に接続されるインバータ３７とを
含む。
【００１０】次に、このデータラッチ回路の動作を説明
する。クロック信号ＣＬＫがＨレベルの期間（反転クロ
ック信号／ＣＬＫがＬレベルの期間）には、トランスミ
ッションゲート３５がオンし、信号Ｄがラッチ部５０に
書込まれる。ここで、インバータ３７の駆動能力は、入
力される信号Ｄの駆動能力に対して弱く設定されてお
り、ラッチ部５０にラッチされるデータは書換えられ
る。
する。クロック信号ＣＬＫがＨレベルの期間（反転クロ
ック信号／ＣＬＫがＬレベルの期間）には、トランスミ
ッションゲート３５がオンし、信号Ｄがラッチ部５０に
書込まれる。ここで、インバータ３７の駆動能力は、入
力される信号Ｄの駆動能力に対して弱く設定されてお
り、ラッチ部５０にラッチされるデータは書換えられ
る。
【００１１】そして、クロック信号ＣＬＫがＬレベルの
期間（反転クロック信号／ＣＬＫがＨレベルの期間）に
なると、トランスミッションゲート３５がオフし、ラッ
チ部５０に書込まれたデータは保持される。
期間（反転クロック信号／ＣＬＫがＨレベルの期間）に
なると、トランスミッションゲート３５がオフし、ラッ
チ部５０に書込まれたデータは保持される。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のデータラッチ回路は、その動作に相補なク
ロック信号ＣＬＫ，／ＣＬＫを必要とする。
ような従来のデータラッチ回路は、その動作に相補なク
ロック信号ＣＬＫ，／ＣＬＫを必要とする。
【００１３】これにより、半導体集積回路における多数
のデータラッチ回路のそれぞれに相補なクロック信号Ｃ
ＬＫ，／ＣＬＫを供給するためには、それぞれ２本のク
ロック幹線が敷線されていた。あるいは、１本のクロッ
ク幹線を敷線し、データラッチ回路毎に対応して反転ク
ロック信号／ＣＬＫを生成していた。
のデータラッチ回路のそれぞれに相補なクロック信号Ｃ
ＬＫ，／ＣＬＫを供給するためには、それぞれ２本のク
ロック幹線が敷線されていた。あるいは、１本のクロッ
ク幹線を敷線し、データラッチ回路毎に対応して反転ク
ロック信号／ＣＬＫを生成していた。
【００１４】そこで、このような相補なクロック信号Ｃ
ＬＫ，／ＣＬＫにより動作するデータラッチ回路を有す
る半導体集積回路では、クロック信号についての負荷が
著しく増加し、その結果消費電力が増加するという問題
を生じていた。
ＬＫ，／ＣＬＫにより動作するデータラッチ回路を有す
る半導体集積回路では、クロック信号についての負荷が
著しく増加し、その結果消費電力が増加するという問題
を生じていた。
【００１５】本発明は、このような問題点を解消するた
めになされたもので、消費電力の低い半導体集積回路を
実現するためのデータラッチ回路を提供することを目的
とする。
めになされたもので、消費電力の低い半導体集積回路を
実現するためのデータラッチ回路を提供することを目的
とする。
【００１６】
【課題を解決するための手段】請求項１に係るデータラ
ッチ回路は、インバータと、入力ノードと、インバータ
と入力ノードとの間に接続され、ゲートにはクロック信
号が供給される第１の第１導電型ＭＯＳトランジスタ
と、ゲートにクロック信号が供給される第２の第１導電
型ＭＯＳトランジスタと、第１の電位ノードと、第１の
電位ノードと第２の第１導電型ＭＯＳトランジスタとの
間に接続され、ゲートは入力ノードに接続される第３の
第１導電型ＭＯＳトランジスタと、第１の第１導電型Ｍ
ＯＳトランジスタとインバータとの第１の接続ノード
と、第２の電位ノードと、第２の電位ノードと第２の第
１導電型ＭＯＳトランジスタとの間に接続され、ゲート
は第１の接続ノードに接続される第１の第２導電型ＭＯ
Ｓトランジスタと、第２の第１導電型ＭＯＳトランジス
タと第１の第２導電型ＭＯＳトランジスタとの第２の接
続ノードと、第２の電位ノードと第１の接続ノードとの
間に接続され、ゲートは第２の接続ノードに接続される
第２の第２導電型ＭＯＳトランジスタとを備えるもので
ある。
ッチ回路は、インバータと、入力ノードと、インバータ
と入力ノードとの間に接続され、ゲートにはクロック信
号が供給される第１の第１導電型ＭＯＳトランジスタ
と、ゲートにクロック信号が供給される第２の第１導電
型ＭＯＳトランジスタと、第１の電位ノードと、第１の
電位ノードと第２の第１導電型ＭＯＳトランジスタとの
間に接続され、ゲートは入力ノードに接続される第３の
第１導電型ＭＯＳトランジスタと、第１の第１導電型Ｍ
ＯＳトランジスタとインバータとの第１の接続ノード
と、第２の電位ノードと、第２の電位ノードと第２の第
１導電型ＭＯＳトランジスタとの間に接続され、ゲート
は第１の接続ノードに接続される第１の第２導電型ＭＯ
Ｓトランジスタと、第２の第１導電型ＭＯＳトランジス
タと第１の第２導電型ＭＯＳトランジスタとの第２の接
続ノードと、第２の電位ノードと第１の接続ノードとの
間に接続され、ゲートは第２の接続ノードに接続される
第２の第２導電型ＭＯＳトランジスタとを備えるもので
ある。
【００１７】請求項２に係るデータラッチ回路は、請求
項１に記載のデータラッチ回路であって、第１導電型Ｍ
ＯＳトランジスタはＮチャネルＭＯＳトランジスタであ
り、第２導電型ＭＯＳトランジスタはＰチャネルＭＯＳ
トランジスタであり、第１の電位ノードは接地ノードで
あり、第２の電位ノードは電源ノードであるものであ
る。
項１に記載のデータラッチ回路であって、第１導電型Ｍ
ＯＳトランジスタはＮチャネルＭＯＳトランジスタであ
り、第２導電型ＭＯＳトランジスタはＰチャネルＭＯＳ
トランジスタであり、第１の電位ノードは接地ノードで
あり、第２の電位ノードは電源ノードであるものであ
る。
【００１８】請求項３に係るデータラッチ回路は、請求
項１に記載のデータラッチ回路であって、第１導電型Ｍ
ＯＳトランジスタはＰチャネルＭＯＳトランジスタであ
り、第２導電型ＭＯＳトランジスタはＮチャネルＭＯＳ
トランジスタであり、第１の電位ノードは電源ノードで
あり、第２の電位ノードは接地ノードであるものであ
る。
項１に記載のデータラッチ回路であって、第１導電型Ｍ
ＯＳトランジスタはＰチャネルＭＯＳトランジスタであ
り、第２導電型ＭＯＳトランジスタはＮチャネルＭＯＳ
トランジスタであり、第１の電位ノードは電源ノードで
あり、第２の電位ノードは接地ノードであるものであ
る。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００２０】［実施の形態１］図１は、本発明の実施の
形態１に係るデータラッチ回路の構成を示す回路図であ
る。
形態１に係るデータラッチ回路の構成を示す回路図であ
る。
【００２１】図１に示されるように、このデータラッチ
回路１０は、インバータ６と、入力ノードＮ３と、イン
バータ６と入力ノードＮ３との間に接続され、ゲートに
はクロック信号ＣＬＫが供給されるＮチャネルＭＯＳト
ランジスタ１と、ゲートにクロック信号ＣＬＫが供給さ
れるＮチャネルＭＯＳトランジスタ２と、接地ノード７
と、接地ノード７とＮチャネルＭＯＳトランジスタ２と
の間に接続され、ゲートが入力ノードＮ３に接続される
ＮチャネルＭＯＳトランジスタ３と、ラッチ部９とを備
える。
回路１０は、インバータ６と、入力ノードＮ３と、イン
バータ６と入力ノードＮ３との間に接続され、ゲートに
はクロック信号ＣＬＫが供給されるＮチャネルＭＯＳト
ランジスタ１と、ゲートにクロック信号ＣＬＫが供給さ
れるＮチャネルＭＯＳトランジスタ２と、接地ノード７
と、接地ノード７とＮチャネルＭＯＳトランジスタ２と
の間に接続され、ゲートが入力ノードＮ３に接続される
ＮチャネルＭＯＳトランジスタ３と、ラッチ部９とを備
える。
【００２２】ここで、ラッチ部９は、ＮチャネルＭＯＳ
トランジスタ１とインバータ６との接続ノードＮ１と、
電源ノード８と、電源ノード８とＮチャネルＭＯＳトラ
ンジスタ２との間に接続され、ゲートが接続ノードＮ１
に接続されるＰチャネルＭＯＳトランジスタ４と、Ｎチ
ャネルＭＯＳトランジスタ２とＰチャネルＭＯＳトラン
ジスタ４との接続ノードＮ２と、電源ノード８と接続ノ
ードＮ１との間に接続され、ゲートは接続ノードＮ２に
接続されるＰチャネルＭＯＳトランジスタ５とを含む。
トランジスタ１とインバータ６との接続ノードＮ１と、
電源ノード８と、電源ノード８とＮチャネルＭＯＳトラ
ンジスタ２との間に接続され、ゲートが接続ノードＮ１
に接続されるＰチャネルＭＯＳトランジスタ４と、Ｎチ
ャネルＭＯＳトランジスタ２とＰチャネルＭＯＳトラン
ジスタ４との接続ノードＮ２と、電源ノード８と接続ノ
ードＮ１との間に接続され、ゲートは接続ノードＮ２に
接続されるＰチャネルＭＯＳトランジスタ５とを含む。
【００２３】次に、本実施の形態１に係る上記データラ
ッチ回路１０の動作を、図２のタイミング図を参照して
説明する。
ッチ回路１０の動作を、図２のタイミング図を参照して
説明する。
【００２４】図２（ａ）に示されるクロック信号ＣＬＫ
がＨレベルの期間には、ＮチャネルＭＯＳトランジスタ
１がオンするため、図２（ｂ）に示される信号Ｉがラッ
チ部９に取込まれる。
がＨレベルの期間には、ＮチャネルＭＯＳトランジスタ
１がオンするため、図２（ｂ）に示される信号Ｉがラッ
チ部９に取込まれる。
【００２５】ここで、入力される信号ＩがＨレベル（電
源電位Ｖｃｃ）の場合、接続ノードＮ１の電位は、Ｎチ
ャネルＭＯＳトランジスタ１のしきい値電圧をＶｔｈと
すると、電位（Ｖｃｃ−Ｖｔｈ）となる。しかし、同時
にＮチャネルＭＯＳトランジスタ２，３がオンしている
ので接続ノードＮ２の電位は接地電位となり、Ｐチャネ
ルＭＯＳトランジスタ５がオンする。これにより接続ノ
ードＮ１の電位、すなわちインバータ６の入力電位は電
源電位Ｖｃｃとなる。したがって、インバータ６には短
絡電流は流れないとともに、図２（ｃ）に示されるよう
に、インバータ６から出力される信号／ＯはＬレベルと
なる。
源電位Ｖｃｃ）の場合、接続ノードＮ１の電位は、Ｎチ
ャネルＭＯＳトランジスタ１のしきい値電圧をＶｔｈと
すると、電位（Ｖｃｃ−Ｖｔｈ）となる。しかし、同時
にＮチャネルＭＯＳトランジスタ２，３がオンしている
ので接続ノードＮ２の電位は接地電位となり、Ｐチャネ
ルＭＯＳトランジスタ５がオンする。これにより接続ノ
ードＮ１の電位、すなわちインバータ６の入力電位は電
源電位Ｖｃｃとなる。したがって、インバータ６には短
絡電流は流れないとともに、図２（ｃ）に示されるよう
に、インバータ６から出力される信号／ＯはＬレベルと
なる。
【００２６】次に、図２（ａ）に示されるクロック信号
ＣＬＫがＨレベルで、かつ、図２（ｂ）に示される信号
ＩがＬレベルの場合は、ＮチャネルＭＯＳトランジスタ
１はＮチャネルＭＯＳトランジスタ２とともにオンする
ため、接続ノードＮ１の電位は接地電位になる。これに
より、図２（ｃ）に示されるように、インバータ６から
出力される信号／ＯはＨレベルとなる。また、Ｎチャネ
ルＭＯＳトランジスタ３はオフするため、接続ノードＮ
２は、ハイインピーダンス状態になるがＰチャネルＭＯ
Ｓトランジスタ４がオンするため、電源電位Ｖｃｃにな
る。
ＣＬＫがＨレベルで、かつ、図２（ｂ）に示される信号
ＩがＬレベルの場合は、ＮチャネルＭＯＳトランジスタ
１はＮチャネルＭＯＳトランジスタ２とともにオンする
ため、接続ノードＮ１の電位は接地電位になる。これに
より、図２（ｃ）に示されるように、インバータ６から
出力される信号／ＯはＨレベルとなる。また、Ｎチャネ
ルＭＯＳトランジスタ３はオフするため、接続ノードＮ
２は、ハイインピーダンス状態になるがＰチャネルＭＯ
Ｓトランジスタ４がオンするため、電源電位Ｖｃｃにな
る。
【００２７】一方、図２（ａ）に示されるクロック信号
ＣＬＫがＬレベルの期間は、ＮチャネルＭＯＳトランジ
スタ１，２がともにオフするので、Ｌレベルとなる直前
に信号Ｉによって取込まれたデータがラッチ部９に保持
される。ただし、このデータ保持期間にはインバータ６
の入力端は接地電位レベルをダイナミックにしか保持で
きないので、接地電位を有する信号Ｉによって、クロッ
ク信号ＣＬＫがＨレベルの期間にラッチ部９にデータを
書込む必要がある。
ＣＬＫがＬレベルの期間は、ＮチャネルＭＯＳトランジ
スタ１，２がともにオフするので、Ｌレベルとなる直前
に信号Ｉによって取込まれたデータがラッチ部９に保持
される。ただし、このデータ保持期間にはインバータ６
の入力端は接地電位レベルをダイナミックにしか保持で
きないので、接地電位を有する信号Ｉによって、クロッ
ク信号ＣＬＫがＨレベルの期間にラッチ部９にデータを
書込む必要がある。
【００２８】［実施の形態２］図３は、本発明の実施の
形態２に係るデータラッチ回路の構成を示す回路図であ
る。
形態２に係るデータラッチ回路の構成を示す回路図であ
る。
【００２９】図３に示されるように、このデータラッチ
回路２０は、インバータ６と、入力ノードＮ６と、イン
バータ６と入力ノードＮ６との間に接続され、ゲートに
はクロック信号ＣＬＫが供給されるＰチャネルＭＯＳト
ランジスタ１１と、ゲートにクロック信号ＣＬＫが供給
されるＰチャネルＭＯＳトランジスタ１２と、電源ノー
ド１６と、電源ノード１６とＰチャネルＭＯＳトランジ
スタ１２との間に接続され、ゲートは入力ノードＮ６に
接続されるＰチャネルＭＯＳトランジスタ１３と、ラッ
チ部１８とを備える。
回路２０は、インバータ６と、入力ノードＮ６と、イン
バータ６と入力ノードＮ６との間に接続され、ゲートに
はクロック信号ＣＬＫが供給されるＰチャネルＭＯＳト
ランジスタ１１と、ゲートにクロック信号ＣＬＫが供給
されるＰチャネルＭＯＳトランジスタ１２と、電源ノー
ド１６と、電源ノード１６とＰチャネルＭＯＳトランジ
スタ１２との間に接続され、ゲートは入力ノードＮ６に
接続されるＰチャネルＭＯＳトランジスタ１３と、ラッ
チ部１８とを備える。
【００３０】ここで、ラッチ部１８は、ＰチャネルＭＯ
Ｓトランジスタ１１とインバータ６との接続ノードＮ４
と、接地ノード１７と、接地ノード１７とＰチャネルＭ
ＯＳトランジスタ１２との間に接続され、ゲートは接続
ノードＮ４に接続されるＮチャネルＭＯＳトランジスタ
１４と、ＰチャネルＭＯＳトランジスタ１２とＮチャネ
ルＭＯＳトランジスタ１４との接続ノードＮ５と、接地
ノード１７と接続ノードＮ４との間に接続され、ゲート
は接続ノードＮ５に接続されるＮチャネルＭＯＳトラン
ジスタ１５とを含む。
Ｓトランジスタ１１とインバータ６との接続ノードＮ４
と、接地ノード１７と、接地ノード１７とＰチャネルＭ
ＯＳトランジスタ１２との間に接続され、ゲートは接続
ノードＮ４に接続されるＮチャネルＭＯＳトランジスタ
１４と、ＰチャネルＭＯＳトランジスタ１２とＮチャネ
ルＭＯＳトランジスタ１４との接続ノードＮ５と、接地
ノード１７と接続ノードＮ４との間に接続され、ゲート
は接続ノードＮ５に接続されるＮチャネルＭＯＳトラン
ジスタ１５とを含む。
【００３１】次に、本実施の形態２に係る上記データラ
ッチ回路２０の動作を、図４のタイミング図を参照して
説明する。
ッチ回路２０の動作を、図４のタイミング図を参照して
説明する。
【００３２】図４（ａ）に示されるクロック信号ＣＬＫ
がＬレベルの期間には、ＰチャネルＭＯＳトランジスタ
１１がオンするため、図４（ｂ）に示される信号Ｉがラ
ッチ部１８に取込まれる。
がＬレベルの期間には、ＰチャネルＭＯＳトランジスタ
１１がオンするため、図４（ｂ）に示される信号Ｉがラ
ッチ部１８に取込まれる。
【００３３】ここで、入力される信号ＩがＬレベル（接
地電位ＧＮＤ）の場合、接続ノードＮ４の電位は、Ｐチ
ャネルＭＯＳトランジスタ１１のしきい値電圧をＶｔｈ
ｐとすると電位（ＧＮＤ−Ｖｔｈｐ）となる。
地電位ＧＮＤ）の場合、接続ノードＮ４の電位は、Ｐチ
ャネルＭＯＳトランジスタ１１のしきい値電圧をＶｔｈ
ｐとすると電位（ＧＮＤ−Ｖｔｈｐ）となる。
【００３４】しかし、同時にＰチャネルＭＯＳトランジ
スタ１２，１３がオンしているので、接続ノードＮ５の
電位は電源電位Ｖｃｃとなり、ＮチャネルＭＯＳトラン
ジスタ１５がオンする。これにより接続ノードＮ４の電
位、すなわちインバータ６の入力電位は接地電位ＧＮＤ
となる。したがって、インバータ６には短絡電流は流れ
ず、図４（ｃ）に示されるように、インバータ６から出
力される信号／ＯはＨレベルとなる。
スタ１２，１３がオンしているので、接続ノードＮ５の
電位は電源電位Ｖｃｃとなり、ＮチャネルＭＯＳトラン
ジスタ１５がオンする。これにより接続ノードＮ４の電
位、すなわちインバータ６の入力電位は接地電位ＧＮＤ
となる。したがって、インバータ６には短絡電流は流れ
ず、図４（ｃ）に示されるように、インバータ６から出
力される信号／ＯはＨレベルとなる。
【００３５】次に、図４（ａ）に示されるクロック信号
ＣＬＫがＬレベルで、かつ、図４（ｂ）に示される信号
ＩがＨレベルの場合は、ＰチャネルＭＯＳトランジスタ
１１はＰチャネルＭＯＳトランジスタ１２とともにオン
するため、接続ノードＮ４の電位は電源電位Ｖｃｃにな
る。これにより、図４（ｃ）に示されるように、インバ
ータ６から出力される信号／ＯはＬレベルとなる。ま
た、ＰチャネルＭＯＳトランジスタ１３はオフするた
め、接続ノードＮ５はハイインピーダンス状態になる
が、ＮチャネルＭＯＳトランジスタ１４がオンするた
め、接地電位ＧＮＤになる。
ＣＬＫがＬレベルで、かつ、図４（ｂ）に示される信号
ＩがＨレベルの場合は、ＰチャネルＭＯＳトランジスタ
１１はＰチャネルＭＯＳトランジスタ１２とともにオン
するため、接続ノードＮ４の電位は電源電位Ｖｃｃにな
る。これにより、図４（ｃ）に示されるように、インバ
ータ６から出力される信号／ＯはＬレベルとなる。ま
た、ＰチャネルＭＯＳトランジスタ１３はオフするた
め、接続ノードＮ５はハイインピーダンス状態になる
が、ＮチャネルＭＯＳトランジスタ１４がオンするた
め、接地電位ＧＮＤになる。
【００３６】一方、図４（ａ）に示されるクロック信号
ＣＬＫがＨレベルの期間は、ＰチャネルＭＯＳトランジ
スタ１１，１２がともにオフするので、Ｈレベルとなる
直前に信号Ｉによって取込まれたデータがラッチ部１８
に保持される。ただし、このデータ保持期間には、イン
バータ６の入力端は電源電位レベルをダイナミックにし
か保持できないので、電源電位Ｖｃｃを有する信号Ｉに
よって、クロック信号ＣＬＫがＬレベルの期間にラッチ
部１８にデータを書込む必要がある。
ＣＬＫがＨレベルの期間は、ＰチャネルＭＯＳトランジ
スタ１１，１２がともにオフするので、Ｈレベルとなる
直前に信号Ｉによって取込まれたデータがラッチ部１８
に保持される。ただし、このデータ保持期間には、イン
バータ６の入力端は電源電位レベルをダイナミックにし
か保持できないので、電源電位Ｖｃｃを有する信号Ｉに
よって、クロック信号ＣＬＫがＬレベルの期間にラッチ
部１８にデータを書込む必要がある。
【００３７】［実施の形態３］図５は、上記実施の形態
１および２に係るデータラッチ回路１０，２０を用いた
半導体集積回路の構成を示すブロック図である。
１および２に係るデータラッチ回路１０，２０を用いた
半導体集積回路の構成を示すブロック図である。
【００３８】図５に示されるように、この半導体集積回
路は、マスタラッチ回路として用いられるデータラッチ
回路１０と、単相クロック信号ＣＬＫが伝送されるクロ
ック信号線がデータラッチ回路１０と共有され、スレー
ブラッチ回路として用いられるデータラッチ回路２０
と、データラッチ回路１０とデータラッチ回路２０との
間に接続される内部回路２２，２４とを備える。
路は、マスタラッチ回路として用いられるデータラッチ
回路１０と、単相クロック信号ＣＬＫが伝送されるクロ
ック信号線がデータラッチ回路１０と共有され、スレー
ブラッチ回路として用いられるデータラッチ回路２０
と、データラッチ回路１０とデータラッチ回路２０との
間に接続される内部回路２２，２４とを備える。
【００３９】この半導体集積回路は、クロック信号ＣＬ
ＫがＨレベルの期間には、マスタラッチとして働くデー
タラッチ回路１０に信号Ｉによりデータが取込まれ、ク
ロック信号ＣＬＫがＬレベルの期間には、スレーブラッ
チとして働くデータラッチ回路２０にデータが取込まれ
るものである。
ＫがＨレベルの期間には、マスタラッチとして働くデー
タラッチ回路１０に信号Ｉによりデータが取込まれ、ク
ロック信号ＣＬＫがＬレベルの期間には、スレーブラッ
チとして働くデータラッチ回路２０にデータが取込まれ
るものである。
【００４０】なお、上記半導体集積回路において、マス
タラッチ回路として実施の形態２に係るデータラッチ回
路２０を、スレーブラッチ回路として実施の形態１に係
るデータラッチ回路１０をそれぞれ用いるものも同様に
考えることができる。
タラッチ回路として実施の形態２に係るデータラッチ回
路２０を、スレーブラッチ回路として実施の形態１に係
るデータラッチ回路１０をそれぞれ用いるものも同様に
考えることができる。
【００４１】
【発明の効果】請求項１から３に係るデータラッチ回路
によれば、単相のクロック信号でデータラッチ回路を動
作させることができ、クロック信号の敷線を１本にして
クロック信号の負荷を大きく削減することができるた
め、消費電力を低減することができる。
によれば、単相のクロック信号でデータラッチ回路を動
作させることができ、クロック信号の敷線を１本にして
クロック信号の負荷を大きく削減することができるた
め、消費電力を低減することができる。
【図１】 本発明の実施の形態１に係るデータラッチ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】 図１に示される回路の動作を説明するための
タイミング図である。
タイミング図である。
【図３】 本発明の実施の形態２に係るデータラッチ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図４】 図３に示される回路の動作を説明するための
タイミング図である。
タイミング図である。
【図５】 図１および図３に示されるデータラッチ回路
を用いた半導体集積回路の構成を示すブロック図であ
る。
を用いた半導体集積回路の構成を示すブロック図であ
る。
【図６】 従来のデータラッチ回路の構成を示す回路図
である。
である。
【図７】 従来のデータラッチ回路の他の例を示す回路
図である。
図である。
１，２，３，１４，１５ ＮチャネルＭＯＳトランジス
タ、４，５，１１，１２，１３ ＰチャネルＭＯＳトラ
ンジスタ、６ インバータ、７，１７ 接地ノード、
８，１６ 電源ノード、Ｎ１，Ｎ２，Ｎ４，Ｎ５ 接続
ノード、Ｎ３，Ｎ６ 入力ノード。
タ、４，５，１１，１２，１３ ＰチャネルＭＯＳトラ
ンジスタ、６ インバータ、７，１７ 接地ノード、
８，１６ 電源ノード、Ｎ１，Ｎ２，Ｎ４，Ｎ５ 接続
ノード、Ｎ３，Ｎ６ 入力ノード。
Claims (3)
- 【請求項１】 インバータと、 入力ノードと、 前記インバータと前記入力ノードとの間に接続され、ゲ
ートにはクロック信号が供給される第１の第１導電型Ｍ
ＯＳトランジスタと、 ゲートに前記クロック信号が供給される第２の第１導電
型ＭＯＳトランジスタと、 第１の電位ノードと、 前記第１の電位ノードと前記第２の第１導電型ＭＯＳト
ランジスタとの間に接続され、ゲートは前記入力ノード
に接続される第３の第１導電型ＭＯＳトランジスタと、 前記第１の第１導電型ＭＯＳトランジスタと前記インバ
ータとの第１の接続ノードと、 第２の電位ノードと、 前記第２の電位ノードと前記第２の第１導電型ＭＯＳト
ランジスタとの間に接続され、ゲートは前記第１の接続
ノードに接続される第１の第２導電型ＭＯＳトランジス
タと、 前記第２の第１導電型ＭＯＳトランジスタと前記第１の
第２導電型ＭＯＳトランジスタとの第２の接続ノード
と、 前記第２の電位ノードと前記第１の接続ノードとの間に
接続され、ゲートは前記第２の接続ノードに接続される
第２の第２導電型ＭＯＳトランジスタとを備えるデータ
ラッチ回路。 - 【請求項２】 前記第１導電型ＭＯＳトランジスタはＮ
チャネルＭＯＳトランジスタであり、前記第２導電型Ｍ
ＯＳトランジスタはＰチャネルＭＯＳトランジスタであ
り、前記第１の電位ノードは接地ノードであり、前記第
２の電位ノードは電源ノードである、請求項１に記載の
データラッチ回路。 - 【請求項３】 前記第１導電型ＭＯＳトランジスタはＰ
チャネルＭＯＳトランジスタであり、前記第２導電型Ｍ
ＯＳトランジスタはＮチャネルＭＯＳトランジスタであ
り、前記第１の電位ノードは電源ノードであり、前記第
２の電位ノードは接地ノードである、請求項１に記載の
データラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079672A JPH10276069A (ja) | 1997-03-31 | 1997-03-31 | データラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079672A JPH10276069A (ja) | 1997-03-31 | 1997-03-31 | データラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276069A true JPH10276069A (ja) | 1998-10-13 |
Family
ID=13696688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9079672A Withdrawn JPH10276069A (ja) | 1997-03-31 | 1997-03-31 | データラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10276069A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
| JP2011502443A (ja) * | 2007-10-31 | 2011-01-20 | クゥアルコム・インコーポレイテッド | ラッチ構造及びラッチを用いる自己調整パルス生成器 |
| US9564881B2 (en) | 2015-05-22 | 2017-02-07 | Qualcomm Incorporated | Area-efficient metal-programmable pulse latch design |
| US9979394B2 (en) | 2016-02-16 | 2018-05-22 | Qualcomm Incorporated | Pulse-generator |
-
1997
- 1997-03-31 JP JP9079672A patent/JPH10276069A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
| JP2011502443A (ja) * | 2007-10-31 | 2011-01-20 | クゥアルコム・インコーポレイテッド | ラッチ構造及びラッチを用いる自己調整パルス生成器 |
| US9564881B2 (en) | 2015-05-22 | 2017-02-07 | Qualcomm Incorporated | Area-efficient metal-programmable pulse latch design |
| US9979394B2 (en) | 2016-02-16 | 2018-05-22 | Qualcomm Incorporated | Pulse-generator |
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| Date | Code | Title | Description |
|---|---|---|---|
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