JPS62203416A - 特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路 - Google Patents
特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路Info
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- JPS62203416A JPS62203416A JP62034361A JP3436187A JPS62203416A JP S62203416 A JPS62203416 A JP S62203416A JP 62034361 A JP62034361 A JP 62034361A JP 3436187 A JP3436187 A JP 3436187A JP S62203416 A JPS62203416 A JP S62203416A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、回路が出力によって励起され同回路の他の内
部回路が直ちに所定の論理状態にリセットされるマイク
ロプロセッサ及び類似のものに関連する特に論理回路の
ためのパワーオンリセツティング回路に係わる。
部回路が直ちに所定の論理状態にリセットされるマイク
ロプロセッサ及び類似のものに関連する特に論理回路の
ためのパワーオンリセツティング回路に係わる。
〔従来の技術及び発明が解決しようとする問題点〕マイ
クロプロセッサの制御のもとで作動する周辺装置のよう
な論理回路又はマイクロプロセッサ自体に於て、電源が
スイッチされると直ちにインタフェースの直接の作動の
障害となる総ての内部状態を消滅させることが要求され
る。
クロプロセッサの制御のもとで作動する周辺装置のよう
な論理回路又はマイクロプロセッサ自体に於て、電源が
スイッチされると直ちにインタフェースの直接の作動の
障害となる総ての内部状態を消滅させることが要求され
る。
この場合論理回路に加えられる供給電圧が例えば回路を
作動させるレベルに達する前に回路はリセットする必要
がある。
作動させるレベルに達する前に回路はリセットする必要
がある。
従来この目的のために（主として集積回路より構成され
ている）回路にリセットピンが設けられており同ビンに
外部回路から適当なリセット信号が送られる（この信号
は通常正の電圧のパルスにより形成されておりその特定
な機能が完了したのちには低いレベルに復帰してその機
能を停止する）。
ている）回路にリセットピンが設けられており同ビンに
外部回路から適当なリセット信号が送られる（この信号
は通常正の電圧のパルスにより形成されておりその特定
な機能が完了したのちには低いレベルに復帰してその機
能を停止する）。
本発明の主たる目的は、論理回路の中に直接に集積され
て上記のリセット機能を行なうパワーオンリセツティン
グ回路を提供し、この際従来の技術に於て必要とされた
複雑な外部回路並びに集積回路の中に含まれるリセット
ビンを省略するにある。
て上記のリセット機能を行なうパワーオンリセツティン
グ回路を提供し、この際従来の技術に於て必要とされた
複雑な外部回路並びに集積回路の中に含まれるリセット
ビンを省略するにある。
本発明の他の目的は、電源がスイッチされると直ちに即
ち供給電圧が所定の閾値を超えると直ちに自動的に作動
するような回路を提供するにある。
ち供給電圧が所定の閾値を超えると直ちに自動的に作動
するような回路を提供するにある。
以下詳細に説明する上記の及び他の目的及び利点は本発
明により、以下のもの即ち；ａ） 基準電圧を供給する
ために適した分圧装置。
明により、以下のもの即ち；ａ） 基準電圧を供給する
ために適した分圧装置。
同分圧装置は一端がアースに結合されており他端が供給
電圧に結合されている通常は導通性を有する型の第１の
及び直列に設けられたトランジスタにより構成されてい
る。
電圧に結合されている通常は導通性を有する型の第１の
及び直列に設けられたトランジスタにより構成されてい
る。
ｂ） 通常は導通性を有しない型の第３及び第４のトラ
ンジスタより構成されている双安定回路；それ等のそれ
ぞれのゲート及びドレーンは交差結合されており、上記
の第３のトランジスタのドレーンは減結合手段を介して
上記の分圧装置の２つのトランジスタの結合点と結合さ
れており、上記の第４のトランジスタのドレーンは一方
に於て、通常はダイオードとして結合されている第５の
トランジスタを介して上記の供給電圧と結合されており
、他方において抵抗手段を介してアースと結合されてい
る。
ンジスタより構成されている双安定回路；それ等のそれ
ぞれのゲート及びドレーンは交差結合されており、上記
の第３のトランジスタのドレーンは減結合手段を介して
上記の分圧装置の２つのトランジスタの結合点と結合さ
れており、上記の第４のトランジスタのドレーンは一方
に於て、通常はダイオードとして結合されている第５の
トランジスタを介して上記の供給電圧と結合されており
、他方において抵抗手段を介してアースと結合されてい
る。
Ｃ） 第６のトランジスタ及び第７のトランジスタより
構成されている最終段階；第６のトランジスタは通常ロ
ックされておりソースはアースと結合されておりゲート
は上記の第４のトランジスタのドレーンと結合されてい
る、第７のトランジスタのソースは上記の第６のトラン
ジスタのドレーンと結合されており、ドレーンは上記の
供給電圧と結合されており、ゲートは上記の第３のトラ
ンジスタのドレーンと結合されており、上記の第６及び
第７のトランジスタの結合点は上記のリセットパルスを
供給する出力ラインを形成する、を有することを特徴と
する、供給電圧を加える際にリセット電圧を自動的に供
給するために適した、特にマイクロプロセッサ及び類似
のもののための、ＭＯＳ技術の論理回路のためのパワー
オンリセツティング回路により達せられる。
構成されている最終段階；第６のトランジスタは通常ロ
ックされておりソースはアースと結合されておりゲート
は上記の第４のトランジスタのドレーンと結合されてい
る、第７のトランジスタのソースは上記の第６のトラン
ジスタのドレーンと結合されており、ドレーンは上記の
供給電圧と結合されており、ゲートは上記の第３のトラ
ンジスタのドレーンと結合されており、上記の第６及び
第７のトランジスタの結合点は上記のリセットパルスを
供給する出力ラインを形成する、を有することを特徴と
する、供給電圧を加える際にリセット電圧を自動的に供
給するために適した、特にマイクロプロセッサ及び類似
のもののための、ＭＯＳ技術の論理回路のためのパワー
オンリセツティング回路により達せられる。
以下本発明の特に好ましい実施例を添付の図面に就き説
明する。しかし本発明はこれに限定されるものではない
。
明する。しかし本発明はこれに限定されるものではない
。
Ｐ型基板（Ｎチャンネルトランジスタ）が示されている
図示した回路図に於て、太い線はデプリーション型トラ
ンジスタを示し、細い線はエンハンスメント型トランジ
スタを示す。更に小さな三角形はアース基準点を示す；
しかルながら図示された実施例に於ては零と想定されて
いるアース基準電圧が正の供給電圧Ｖｃｃよりも更に負
の電圧ならばいかなる電圧でもよいことは明らかである
。最後にＰチャンネル手段の場合にはトランジスタの総
での極性及び型は逆転されなければならない。
図示した回路図に於て、太い線はデプリーション型トラ
ンジスタを示し、細い線はエンハンスメント型トランジ
スタを示す。更に小さな三角形はアース基準点を示す；
しかルながら図示された実施例に於ては零と想定されて
いるアース基準電圧が正の供給電圧Ｖｃｃよりも更に負
の電圧ならばいかなる電圧でもよいことは明らかである
。最後にＰチャンネル手段の場合にはトランジスタの総
での極性及び型は逆転されなければならない。
第１図に於て本発明の第１の特に好まれる実施例はＭＯ
Ｓ型集積技術により作成されたパワーオンリセット回路
を有する。このような回路に於ては基準電圧源は通常は
導通している型のデプリーショントランジスタＭｏｌ、
ＭＯ２を有し同トランジスタはアースに結合されている
ＭＯ２のソースと相互に直列に結合されておりＭｏｌの
ドレーンは、通常は＋５の正の供給電圧Ｖｃｃに結合さ
れている。更にトランジスタＭｏｌ、ＭＯ２の２つのゲ
ートはアースに結合されている。従って２つのトランジ
スタＭｏｌ。
Ｓ型集積技術により作成されたパワーオンリセット回路
を有する。このような回路に於ては基準電圧源は通常は
導通している型のデプリーショントランジスタＭｏｌ、
ＭＯ２を有し同トランジスタはアースに結合されている
ＭＯ２のソースと相互に直列に結合されておりＭｏｌの
ドレーンは、通常は＋５の正の供給電圧Ｖｃｃに結合さ
れている。更にトランジスタＭｏｌ、ＭＯ２の２つのゲ
ートはアースに結合されている。従って２つのトランジ
スタＭｏｌ。
ＭＯ２は出力が中央の結合点４０によって形成されてい
る消耗の非常に低い分圧装置に類似していると考えられ
る。
る消耗の非常に低い分圧装置に類似していると考えられ
る。
第１の実施例による回路においては、デプリーショント
ランジスタではない（エンハンスメント型の）２つのト
ランジスタＭＯ５，ＭＯ６が更に設けられておりこれ等
のトランジスタは通常は導通性を有せずそれ等のソース
はアースと結合されており、いずれかのトランジスタの
ゲートと他のトランジスタのドレーンとの間は交差結合
されていてパッシブな双安定６回路を形成し同回路に於
ていずれかのトランジスタが導通状態にあると強制的に
他のトランジスタをロック状態にしこの作動は以下詳細
に説明される。
ランジスタではない（エンハンスメント型の）２つのト
ランジスタＭＯ５，ＭＯ６が更に設けられておりこれ等
のトランジスタは通常は導通性を有せずそれ等のソース
はアースと結合されており、いずれかのトランジスタの
ゲートと他のトランジスタのドレーンとの間は交差結合
されていてパッシブな双安定６回路を形成し同回路に於
ていずれかのトランジスタが導通状態にあると強制的に
他のトランジスタをロック状態にしこの作動は以下詳細
に説明される。
ＭＯＳのドレーン４２は、同様にデプリーション型のト
ランジスタＭＯＳより成る減結合要素を介して分圧装置
の出力４０と結合されており同トランジスタのソースと
ゲートは相互に結合されていて通常は導通性を有する。
ランジスタＭＯＳより成る減結合要素を介して分圧装置
の出力４０と結合されており同トランジスタのソースと
ゲートは相互に結合されていて通常は導通性を有する。
更に注入型キャパシタＣＯ４は特にＭＯＳのドレーンと
アースとの間に結合されている。
アースとの間に結合されている。
トランジスタＭＯ６のドレーン４１にはデプリーション
トランジスタＭＯ７を介して電圧Ｖｃｃが供給されてお
り同トランジスタのゲートはそのドレーンと結合されて
いて従って通常は導通性を有する。更にドレーン４１は
デプリーショントランジスタＭＯ９を介してアースと結
合されており同トランジスタのゲートはアースと結合さ
れていて従って通常は導通性を有する。注入型キャパシ
タ００８は特にトランジスタＭＯ９と並列に結合されて
いる。
トランジスタＭＯ７を介して電圧Ｖｃｃが供給されてお
り同トランジスタのゲートはそのドレーンと結合されて
いて従って通常は導通性を有する。更にドレーン４１は
デプリーショントランジスタＭＯ９を介してアースと結
合されており同トランジスタのゲートはアースと結合さ
れていて従って通常は導通性を有する。注入型キャパシ
タ００８は特にトランジスタＭＯ９と並列に結合されて
いる。
最後にパワーオンリセット回路の第１の特に好まれる実
施例は、トランジスタＭＯ５とアースとの間に直列に結
合されているデプリーショントランジスタＭＩＯとエン
ハンスメントトランジスタＭｌｌとより成る分枝を有す
る。トランジスタＭｌｌのゲートはトランジスタＭ○６
のドレーン４１によって駆動される一方トランジスタＭ
ＩＯのゲートはトランジスタＭＯ５のドレーン４２によ
って駆動される。２つのトランジスタＭＩＯ，Ｍ１１の
結合点は第１図のパワーオンリセット回路の出力を形成
する。
施例は、トランジスタＭＯ５とアースとの間に直列に結
合されているデプリーショントランジスタＭＩＯとエン
ハンスメントトランジスタＭｌｌとより成る分枝を有す
る。トランジスタＭｌｌのゲートはトランジスタＭ○６
のドレーン４１によって駆動される一方トランジスタＭ
ＩＯのゲートはトランジスタＭＯ５のドレーン４２によ
って駆動される。２つのトランジスタＭＩＯ，Ｍ１１の
結合点は第１図のパワーオンリセット回路の出力を形成
する。
以下の説明に於て結合点４２及び４１、双安定回路の２
つのトランジスタＭＯ９及びＭＯＳのドレーンはそれぞ
れ双安定回路の真のターミナル及び無効ターミナルと呼
ばれる。
つのトランジスタＭＯ９及びＭＯＳのドレーンはそれぞ
れ双安定回路の真のターミナル及び無効ターミナルと呼
ばれる。
更に明確にはこの双安定回路は通常のフリップフロップ
回路としてその状態を保持することができる。即ちその
ループ利得は、約ＩＶのエンハンスメント閾値電圧ｖ５
゜ｈより大なる電圧全体に亙って高い。
回路としてその状態を保持することができる。即ちその
ループ利得は、約ＩＶのエンハンスメント閾値電圧ｖ５
゜ｈより大なる電圧全体に亙って高い。
電源がスイッチされると即ち電圧Ｖｃｃが；より上昇す
ると双安定回路の結合点４２は常に結合点４１よりも高
い位置にある。事実最初は非導通状態にあるトランジス
タＭＯ７はその出力を低い値に保持しこの値はＶｃｃの
レベル以下か又は等しい値でありこのレベルはここに於
いては低く（即ち低いＶｃｃの値により強制的に低くな
っている）更にＭＯ９のインピーダンス（しかしながら
小さい値である）による損失により低くなる。結合点４
１に於る低い電圧によりトランジスタＭＯ５のゲートが
制御され同ゲートがロック状態に保持されその結果結合
点４２に於る電圧が上昇する。即ちこの結合点はアース
に迄引き下げそこに保持する作用をする低いインピーダ
ンスをなんら有していない。
ると双安定回路の結合点４２は常に結合点４１よりも高
い位置にある。事実最初は非導通状態にあるトランジス
タＭＯ７はその出力を低い値に保持しこの値はＶｃｃの
レベル以下か又は等しい値でありこのレベルはここに於
いては低く（即ち低いＶｃｃの値により強制的に低くな
っている）更にＭＯ９のインピーダンス（しかしながら
小さい値である）による損失により低くなる。結合点４
１に於る低い電圧によりトランジスタＭＯ５のゲートが
制御され同ゲートがロック状態に保持されその結果結合
点４２に於る電圧が上昇する。即ちこの結合点はアース
に迄引き下げそこに保持する作用をする低いインピーダ
ンスをなんら有していない。
更に第２図のグラフに於て、供給電圧Ｖｃｃが分圧装置
Ｍｏｌ、ＭＯ２にかかると結合点４１がデプリーション
閾値電圧ＶＴｄａｐ！・より僅かに低い値に迄上昇し結
合点４２は最初それに追従する。即ち強い追加の電流が
発生してＭＯＳを導通状態に保持しこの際スイッチング
閾値に達している限り結合点４１をアースに引き戻す。
Ｍｏｌ、ＭＯ２にかかると結合点４１がデプリーション
閾値電圧ＶＴｄａｐ！・より僅かに低い値に迄上昇し結
合点４２は最初それに追従する。即ち強い追加の電流が
発生してＭＯＳを導通状態に保持しこの際スイッチング
閾値に達している限り結合点４１をアースに引き戻す。
更にＭｌｌが導通せず（事実そのゲートは結合点４１と
結合されており同結合点は低い状態にある）一方に於て
ＭＩＯのゲートが結合点４２に追従するので、更に回路
のパワーオンリセット出力を形成する結合点４４が第２
図のグラフに示されているように結合点４２に追従して
リセットパルスの正のスターティング部分を供給する。
結合されており同結合点は低い状態にある）一方に於て
ＭＩＯのゲートが結合点４２に追従するので、更に回路
のパワーオンリセット出力を形成する結合点４４が第２
図のグラフに示されているように結合点４２に追従して
リセットパルスの正のスターティング部分を供給する。
供給電圧Ｖｃｃが上昇すると結合点４０に於る電圧（前
記のようにデプリーション閾値電圧よりも僅かに低い値
に達する）よりも大なる値に達しＶｃｃによりトランジ
スタＭＯ７に入る電流により結合点４１がバイアスされ
この際双安定回路が反対の状態に切換えられる。この切
換過程は再生型なので結合点４４における電圧は再びア
ースに戻る。即ち結合点４２自体はＭＯＳによってアー
スに係留される（即ちトランジスタＭＯＳが設けられて
いるために結合点４０から減結合される）一方結合点４
１は高くなる即ち最早ＭＯ６によってリンクされておら
ず（弱い電流ドレーンとして作用する）ＭＯ９によって
非常に弱くリンクされている。
記のようにデプリーション閾値電圧よりも僅かに低い値
に達する）よりも大なる値に達しＶｃｃによりトランジ
スタＭＯ７に入る電流により結合点４１がバイアスされ
この際双安定回路が反対の状態に切換えられる。この切
換過程は再生型なので結合点４４における電圧は再びア
ースに戻る。即ち結合点４２自体はＭＯＳによってアー
スに係留される（即ちトランジスタＭＯＳが設けられて
いるために結合点４０から減結合される）一方結合点４
１は高くなる即ち最早ＭＯ６によってリンクされておら
ず（弱い電流ドレーンとして作用する）ＭＯ９によって
非常に弱くリンクされている。
特に回路は、通常のＭＯＳ技術の設計法により約３，４
■又は４■より僅かに低い値のスイッチング閾値を有す
るように構成されている。
■又は４■より僅かに低い値のスイッチング閾値を有す
るように構成されている。
キャパシタＣＯ４及びＣＯ８は上記の作用を妨害する可
能な雑音を平滑化する作用を行なう。
能な雑音を平滑化する作用を行なう。
第３図に於て第２の特に好まれる本発明に係る実施例が
示されておりこの実施例は多数回路に用いられる例えば
１０以上の高い” ｆｕｎ−ｏｕｔ ”をリセットしこ
のためには第１図による回路では不充分な場合に用いら
れる。第２の実施例による回路は実質的に第１図と同じ
回路を有し同回路はブロックＢによフて模式的に示され
ておりここに於ては同回路に２つのエンハンスメントト
ランジスタＭ１２．Ｍｌ３より成るＮＯＲ型回路と結合
されており同トランジスタのソースはアースと結合され
ておりドレーンは結合点４３に共に結合されており同結
合点には更にデプリーショントランジスタＭ１４のソー
スが結合されており、同トランジスタは供給電圧Ｖｃｃ
に至る負荷（又は電流源）として結合されている。トラ
ンジスタＭ１２及びＭｌ３のゲートはそれぞれブロック
Ｂの結合点４４及び結合点４２に結合されている。更に
結合点４３は特にキャパシタＣ１Ｂを介してアースに結
合されておりこの際第１図の回路に対して示された理由
ばかりではなく以下更に詳細に説明するようにＭｌ４に
よるＣ１８の充電を考慮しなければならないのでトラン
ジスタＭ１４による時定数の形成のためでもある。
示されておりこの実施例は多数回路に用いられる例えば
１０以上の高い” ｆｕｎ−ｏｕｔ ”をリセットしこ
のためには第１図による回路では不充分な場合に用いら
れる。第２の実施例による回路は実質的に第１図と同じ
回路を有し同回路はブロックＢによフて模式的に示され
ておりここに於ては同回路に２つのエンハンスメントト
ランジスタＭ１２．Ｍｌ３より成るＮＯＲ型回路と結合
されており同トランジスタのソースはアースと結合され
ておりドレーンは結合点４３に共に結合されており同結
合点には更にデプリーショントランジスタＭ１４のソー
スが結合されており、同トランジスタは供給電圧Ｖｃｃ
に至る負荷（又は電流源）として結合されている。トラ
ンジスタＭ１２及びＭｌ３のゲートはそれぞれブロック
Ｂの結合点４４及び結合点４２に結合されている。更に
結合点４３は特にキャパシタＣ１Ｂを介してアースに結
合されておりこの際第１図の回路に対して示された理由
ばかりではなく以下更に詳細に説明するようにＭｌ４に
よるＣ１８の充電を考慮しなければならないのでトラン
ジスタＭ１４による時定数の形成のためでもある。
結合点４３もエンハンスメントトランジスタＭ１５のゲ
ートを駆動し同トランジスタのソースはアースに結合さ
れておりドレーン４６はデプリーショントランジスタＭ
１６．Ｍｌ７のソースと共通して結合されており同トラ
ンジスタのゲートは更にそれぞれ第１のブロックＢの結
合点４４及び４２によって駆動されている。トランジス
タＭｌ ５．Ｍｌ ６．Ｍｌ ７は共に１つのプッシュ
プル装置を形成しリセット信号を形成する出力は結合点
４゛６によって供給される。
ートを駆動し同トランジスタのソースはアースに結合さ
れておりドレーン４６はデプリーショントランジスタＭ
１６．Ｍｌ７のソースと共通して結合されており同トラ
ンジスタのゲートは更にそれぞれ第１のブロックＢの結
合点４４及び４２によって駆動されている。トランジス
タＭｌ ５．Ｍｌ ６．Ｍｌ ７は共に１つのプッシュ
プル装置を形成しリセット信号を形成する出力は結合点
４゛６によって供給される。
事実トランジスタＭ１２．Ｍ１３．Ｍ１４を含むＮＯＲ
回路は、更にトランジスタＭＩＯを制御する結合点４２
及び第１図の回路の結合点４４によって駆動される。そ
の後結合点４３は第１図の回路の出力信号を反転するが
この際結合点４４がアースに引き戻されたのちも即ちト
ランジスタＭ１４を介してキャパシタＣ１８をエンハン
スメントトランジスタＭ１５の閾値と少なくとも等しい
レベルにロードするに必要な時間だけスターティングリ
セットパルスが終了したのちも上昇がおくれる。続いて
結合点４４と異なり結合点４６における出力信号が比較
的長い時間、即ち結合点４３が上記のエンハンスメント
閾値電圧レベルに達する限り保持される。第３図の回路
の結合点４６における電圧の定性的変化がキャパシタン
スが無視される場合には第４図に示されており、特別な
条件のもとて結合点４４におけるパルスに関して延長又
は遅延効果が存在する場合には第５図に示されている。
回路は、更にトランジスタＭＩＯを制御する結合点４２
及び第１図の回路の結合点４４によって駆動される。そ
の後結合点４３は第１図の回路の出力信号を反転するが
この際結合点４４がアースに引き戻されたのちも即ちト
ランジスタＭ１４を介してキャパシタＣ１８をエンハン
スメントトランジスタＭ１５の閾値と少なくとも等しい
レベルにロードするに必要な時間だけスターティングリ
セットパルスが終了したのちも上昇がおくれる。続いて
結合点４４と異なり結合点４６における出力信号が比較
的長い時間、即ち結合点４３が上記のエンハンスメント
閾値電圧レベルに達する限り保持される。第３図の回路
の結合点４６における電圧の定性的変化がキャパシタン
スが無視される場合には第４図に示されており、特別な
条件のもとて結合点４４におけるパルスに関して延長又
は遅延効果が存在する場合には第５図に示されている。
第１図の回路に加えられた回路部分は二重機能を有する
バッハアとして作用しその機能とはこの際その出力が結
合点４６によって構成される出力パワー（及び関連減結
合）を上昇しかつ所望の場合、上記の時定数を適当に構
成することにより第１図の単一回路によって発生するリ
セット信号（又はリセットパルス）を延長することであ
る。このような延長が必要でない場合にはキャパシタＣ
１８は省略される。
バッハアとして作用しその機能とはこの際その出力が結
合点４６によって構成される出力パワー（及び関連減結
合）を上昇しかつ所望の場合、上記の時定数を適当に構
成することにより第１図の単一回路によって発生するリ
セット信号（又はリセットパルス）を延長することであ
る。このような延長が必要でない場合にはキャパシタＣ
１８は省略される。
第５図は第３図の回路の特定の実施例の結合点４４及び
４６における電圧の実際のグラフでこの場合にはパルス
上の供給電圧Ｖｃｃが数マイクロセカンド（即ち非常に
短い時間）が加えられる。
４６における電圧の実際のグラフでこの場合にはパルス
上の供給電圧Ｖｃｃが数マイクロセカンド（即ち非常に
短い時間）が加えられる。
本発明のいくつかの特に好まれる実施例に関して説明し
たがこれ等の実施例は本発明の要旨を逸脱することなく
多様に変形されることは明らかである。
たがこれ等の実施例は本発明の要旨を逸脱することなく
多様に変形されることは明らかである。
第１図は本発明の第１の特に好まれる実施例の回路図、
第２図は第１図の回路の中の重要な電圧の時間カーブの
定性図、第３図は本発明の第２の特に好まれる実施例の
回路図、第４図は第３図の回路の中の重要な電圧の時間
カーブの定性図又はグラフ、第５図は第３図の回路の代
表的手段により発生する２つのリセット電圧の時間曲線
のグラフの１例である。 ＭＯ１〜Ｍ１５・・・トランジスタ ＣＯ４〜Ｃ１８・・・キャパシタ Ｖｃｃ・・・供給電圧 ＶＴｄｅｐビ・・デプレッション閾値電圧ＶＴｅ。ｈ・
・・エンハンスメント閾値ｉｔ 圧麿−１ 本 多 小 平： 。 、／′４ＧｅＣ
第２図は第１図の回路の中の重要な電圧の時間カーブの
定性図、第３図は本発明の第２の特に好まれる実施例の
回路図、第４図は第３図の回路の中の重要な電圧の時間
カーブの定性図又はグラフ、第５図は第３図の回路の代
表的手段により発生する２つのリセット電圧の時間曲線
のグラフの１例である。 ＭＯ１〜Ｍ１５・・・トランジスタ ＣＯ４〜Ｃ１８・・・キャパシタ Ｖｃｃ・・・供給電圧 ＶＴｄｅｐビ・・デプレッション閾値電圧ＶＴｅ。ｈ・
・・エンハンスメント閾値ｉｔ 圧麿−１ 本 多 小 平： 。 、／′４ＧｅＣ
Claims (1)
- 【特許請求の範囲】 １ 供給電圧を加える際にリセット電圧を自動的に供給
するために適した、特にマイクロプロセッサ及び類似の
もののための、ＭＯＳ技術の論理回路のためのパワーオ
ンリセッティング回路に於て； ａ）基準電圧を供給するために適した分圧装置；同分圧
装置は一端がアースに結合されており他端が供給電圧に
結合されている通常は導通性を有する型の第１の及び直
列に設けられたトランジスタにより構成されていること
、 ｂ）通常は導通性を有しない型の第３及び第４のトラン
ジスタより構成されている双安定回路；それ等の夫々の
ゲート及びドレーンは交差結合されており、上記の第３
のトランジスタのドレーンは減結合手段を介して上記の
分圧装置の２つのトランジスタの結合点と結合されてお
り、上記の第４のトランジスタのドレーンは一方に於て
、通常はダイオードとして結合されている第５のトラン
ジスタを介して上記の供給電圧と結合されており、他方
に於て抵抗手段を介してアースと結合されていること、
ｃ）第６のトランジスタ及び第７のトランジスタより構
成されている最終段階；第６のトランジスタは通常ロッ
クされておりソースはアースと結合されており、ゲート
は上記の第４のトランジスタのドレーンと結合されてい
る、第７のトランジスタのソースは上記の第６のトラン
ジスタのドレーンと結合されており、ドレーンは上記の
供給電圧と結合されており、ゲートは上記の第３のトラ
ンジスタのドレーンと結合されており、上記の第６及び
第７のトランジスタの結合点は上記のリセットパルスを
供給する出力ラインを形成すること、を有することを特
徴とするＭＯＳ技術の論理回路のためのパワーオンリセ
ッティング回路。 ２ 上記の減結合手段が通常は導通性を有するトランジ
スタより構成されており、同トランジスタのゲートがそ
のドレーンに結合されていることを特徴とする特許請求
の範囲第１項に記載のパワーオンリセッティング回路。 ３ 上記の第１及び第２のトランジスタがデプリーショ
ン型であることを特徴とする特許請求の範囲第１項又は
第２項に記載のパワーオンリセッティング回路。 ４ 上記の第３及び第４のトランジスタがエンハンスメ
ント型であることを特徴とする特許請求の範囲第１項な
いし第３項のいずれかに記載のパワーオンリセッティン
グ回路。 ５ 上記の第６のトランジスタがエンハンスメント型で
あることを特徴とする特許請求の範囲第１項ないし第４
項のいずれかに記載のパワーオンリセッティング回路。 ６ 上記の第７のトランジスタがデプリーション型であ
ることを特徴とする特許請求の範囲第１項ないし第５項
のいずれかに記載のパワーオンリセッティング回路。 ７ 第３及び第４のトランジスタのドレーンとアースと
の間に関連したキャパシタが結合されていることを特徴
とする特許請求の範囲第１項ないし第６項のいずれかに
記載のパワーオンリセッティング回路。 ８ 以下のもの即ち： ａ）ＮＯＲ回路；同回路は２つの入力を有し同入力は上
記の最終段階の上記の出力ターミナル又は出力ライン及
び上記の第３のトランジスタのドレーンにより制御され
ること、 ｂ）上記のＮＯＲ回路の出力により駆動されるプッシプ
ル回路、を有することを特徴とする特許請求の範囲第１
項ないし第７項のいずれかに記載のパワーオンリセッテ
ィング回路。 ９ 上記のＮＯＲ回路は２つの通常は導通性を有しない
トランジスタと通常は導通性を有するトランジスタとを
有し、上記の導通性を有しないトランジスタのソースは
アースと結合されており、ＮＯＲ回路の上記の入力を形
成し、上記の導通性を有するトランジスタは供給電圧と
上記の２つのトランジスタのドレーンとの間に結合され
ており、更にそのゲートは上記のドレーンに結合されて
いることを特徴とする特許請求の範囲第８項に記載のパ
ワーオンリセッティング回路。 １０ 上記のＮＯＲ回路の上記の２つの通常は導通性を
有しないトランジスタのドレーンとアースとの間に、時
定数を制御しリセットパルスの持続時間を延長するため
に適したキャパシタが結合されていることを特徴とする
特許請求の範囲第９項に記載のパワーオンリセッティン
グ回路。 １１ 上記の回路が集積回路の中に組込まれていること
を特徴とする特許請求の範囲第１項ないし第１０項のい
ずれかに記載のパワーオンリセッティング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT19441/86A IT1204808B (it) | 1986-02-18 | 1986-02-18 | Circuito di reset all'accensione per reti logiche in tecnologia mos,particolarmente per periferiche di microprocessori |
| IT19441A/86 | 1986-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62203416A true JPS62203416A (ja) | 1987-09-08 |
| JPH0810822B2 JPH0810822B2 (ja) | 1996-01-31 |
Family
ID=11158008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034361A Expired - Lifetime JPH0810822B2 (ja) | 1986-02-18 | 1987-02-17 | 特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4797584A (ja) |
| JP (1) | JPH0810822B2 (ja) |
| DE (1) | DE3705140C2 (ja) |
| IT (1) | IT1204808B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557411B2 (ja) * | 1986-10-01 | 1996-11-27 | 株式会社東芝 | 半導体集積回路 |
| US4874965A (en) * | 1987-11-30 | 1989-10-17 | Sgs Microelettronica S.P.A. | Circuital device for the power-on reset of digital integrated circuits in MOS technology |
| FR2625633B1 (fr) * | 1987-12-30 | 1990-05-04 | Sgs Thomson Microelectronics | Circuit de remise sous tension pour circuit integre en technologie mos |
| JPH0229115A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | 出力回路 |
| US5030845A (en) * | 1989-10-02 | 1991-07-09 | Texas Instruments Incorporated | Power-up pulse generator circuit |
| US5115146A (en) * | 1990-08-17 | 1992-05-19 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit for controlling test mode entry |
| US5121358A (en) * | 1990-09-26 | 1992-06-09 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with power-on reset controlled latched row line repeaters |
| US5148051A (en) * | 1990-12-14 | 1992-09-15 | Dallas Semiconductor Corporation | Power up circuit |
| EP0496910B1 (de) * | 1991-01-29 | 1996-03-27 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Generierung eines Rücksetzsignals |
| US5109163A (en) * | 1991-02-15 | 1992-04-28 | Zilog, Inc. | Integrated power-on reset circuit |
| FR2684206B1 (fr) * | 1991-11-25 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de lecture de fusible de redondance pour memoire integree. |
| US5323067A (en) * | 1993-04-14 | 1994-06-21 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
| US5567993A (en) * | 1994-06-23 | 1996-10-22 | Dallas Semiconductor Corporation | Programmable power supply system and methods |
| US5537360A (en) * | 1994-09-16 | 1996-07-16 | Dallas Semiconductor Corporation | Programmable power supply systems and methods providing a write protected memory having multiple interface capability |
| US5959926A (en) * | 1996-06-07 | 1999-09-28 | Dallas Semiconductor Corp. | Programmable power supply systems and methods providing a write protected memory having multiple interface capability |
| US5828251A (en) * | 1996-07-02 | 1998-10-27 | Lucent Technologies Inc. | Power-up detector circuit |
| KR100253076B1 (ko) * | 1997-05-02 | 2000-05-01 | 윤종용 | 순차 로직들을 위한 파워-온 리셋 회로(power-on reset circuit for sequential logics) |
| US5940345A (en) * | 1997-12-12 | 1999-08-17 | Cypress Semiconductor Corp. | Combinational logic feedback circuit to ensure correct power-on-reset of a four-bit synchronous shift register |
| KR100301252B1 (ko) * | 1999-06-23 | 2001-11-01 | 박종섭 | 파워 온 리셋 회로 |
| US6259284B1 (en) * | 1999-12-22 | 2001-07-10 | Hitachi America, Ltd. | Charge free power-on-reset circuit |
| US6744291B2 (en) | 2002-08-30 | 2004-06-01 | Atmel Corporation | Power-on reset circuit |
| US7705659B1 (en) * | 2007-07-02 | 2010-04-27 | Altera Corporation | Power regulator circuitry with power-on-reset control |
| US7868605B1 (en) | 2007-07-02 | 2011-01-11 | Altera Corporation | Mixed mode power regulator circuitry for memory elements |
| US7893566B2 (en) * | 2009-03-13 | 2011-02-22 | Fairchild Semiconductor Corporation | Power latch |
| JP6048026B2 (ja) | 2012-09-20 | 2016-12-21 | 富士通株式会社 | 電源回路及び電源装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE211027C (ja) * | ||||
| DE3330026A1 (de) * | 1983-08-19 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Integrierte rs-flipflop-schaltung |
-
1986
- 1986-02-18 IT IT19441/86A patent/IT1204808B/it active
-
1987
- 1987-02-13 US US07/014,490 patent/US4797584A/en not_active Expired - Lifetime
- 1987-02-17 JP JP62034361A patent/JPH0810822B2/ja not_active Expired - Lifetime
- 1987-02-18 DE DE3705140A patent/DE3705140C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3705140C2 (de) | 1995-04-06 |
| IT8619441A0 (it) | 1986-02-18 |
| US4797584A (en) | 1989-01-10 |
| JPH0810822B2 (ja) | 1996-01-31 |
| DE3705140A1 (de) | 1988-01-21 |
| IT1204808B (it) | 1989-03-10 |
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