JPS5926134B2 - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS5926134B2 JPS5926134B2 JP51020755A JP2075576A JPS5926134B2 JP S5926134 B2 JPS5926134 B2 JP S5926134B2 JP 51020755 A JP51020755 A JP 51020755A JP 2075576 A JP2075576 A JP 2075576A JP S5926134 B2 JPS5926134 B2 JP S5926134B2
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- JP
- Japan
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- fet
- circuit
- inverter
- signal
- latch circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明は電界効果形トランジスタ（以後ＦＥＴと略記す
る）を使用したラッチ回路に関するものである。
る）を使用したラッチ回路に関するものである。
従来入力信号を同期信号で取入れ双安定フリップフロッ
プ回路で保持するいわゆるラッチ回路としては通常の２
人力ＡＮＤ回路２個とインバータ回路２個からなる回路
が知られている。
プ回路で保持するいわゆるラッチ回路としては通常の２
人力ＡＮＤ回路２個とインバータ回路２個からなる回路
が知られている。
この回路にＦＥＴの特徴を利用してＡＮＤ回路をＦ Ｅ
Ｔ １個で代行させた回路を第１図に示す。
Ｔ １個で代行させた回路を第１図に示す。
この回路は入力信号Ｉｎ及びその反転信号りを、ＦＥＴ
Ｑ□及びＦＥＴＱ２のゲートに同期信号φを与えること
によって取込み、２つのインバータ１および２からなる
フリップフロップ回路で入力信号を保持するものである
。
Ｑ□及びＦＥＴＱ２のゲートに同期信号φを与えること
によって取込み、２つのインバータ１および２からなる
フリップフロップ回路で入力信号を保持するものである
。
この回路の第１の欠点は入力信号がＩｎ及び頁と２本必
要であるため集積回路化した場合遠く離れた２つのラッ
チ間を接続するのに配線が２本必要であることである。
要であるため集積回路化した場合遠く離れた２つのラッ
チ間を接続するのに配線が２本必要であることである。
また１本の配線（Ｉｎ）で連絡する場合にはラッチの近
くでインバータを１段作り込んでｈ信号を作る必要があ
る。
くでインバータを１段作り込んでｈ信号を作る必要があ
る。
いずれにせよ高集積密度化は難しい。第２の欠点として
は低インピーダンスの２つのＦＥＴＱｌおよびＱ２を介
してインバータ１および２の出力が直接入力信号Ｉｎ、
Ｉｎと接続されるため、インバータの出力インピーダン
スと比べて入力信号源インピーダンスは十分に小さくな
くては誤動作を起こす欠点がある。
は低インピーダンスの２つのＦＥＴＱｌおよびＱ２を介
してインバータ１および２の出力が直接入力信号Ｉｎ、
Ｉｎと接続されるため、インバータの出力インピーダン
スと比べて入力信号源インピーダンスは十分に小さくな
くては誤動作を起こす欠点がある。
本発明の目的は入力信号及びクロック信号が各１本で済
み、入力信号源インピーダンスとインバータの出力イン
ピーダンスとの間には何の制約もない安定で高集積密度
化の容易なスタティック形ラッチ回路を提供することに
ある。
み、入力信号源インピーダンスとインバータの出力イン
ピーダンスとの間には何の制約もない安定で高集積密度
化の容易なスタティック形ラッチ回路を提供することに
ある。
第２図ａは本発明ラッチ回路の回路接続図、第２図すは
該ラッチ回路各点の信号波形の図である。
該ラッチ回路各点の信号波形の図である。
本発明は第２図ａに示される如く入力信号取込用ＦＥＴ
Ｑ３と、インバータ３、インパーク４、及び帰還用ＦＥ
ＴＱ４で構成される。
Ｑ３と、インバータ３、インパーク４、及び帰還用ＦＥ
ＴＱ４で構成される。
本発明の特徴は帰還用ＦＥＴＱ４が通常のエンハンスメ
ント形ＦＥＴ（ソースとゲートが同電位の時ドレイン電
流が流れないＦＥＴをエンハンスメント形ＦＥＴと称す
る）でなく、デプレッション形ＦＥＴ（ソースとゲート
が同電位の時ドレイン電流が流れるものをデプレッショ
ン形ＦＥＴと称する）で構成されておりそのソース及び
ゲートが第２のインバータ４の出力に接続されているこ
とである。
ント形ＦＥＴ（ソースとゲートが同電位の時ドレイン電
流が流れないＦＥＴをエンハンスメント形ＦＥＴと称す
る）でなく、デプレッション形ＦＥＴ（ソースとゲート
が同電位の時ドレイン電流が流れるものをデプレッショ
ン形ＦＥＴと称する）で構成されておりそのソース及び
ゲートが第２のインバータ４の出力に接続されているこ
とである。
次にこの回路の動作原理を第２図すの各点の信号波形を
用いて説明を行う。
用いて説明を行う。
ＦＥＴの極性としては説明の都合上ｎチャンネルＦＥＴ
を用いる。
を用いる。
まず第１サイクルに於いて、入力信号Ｉｎ（ハイレベル
）はエンハンスントメント形ＦＥＴＱ３のゲートに加え
られるクロック信号φがハイレベルの間にＦＥＴＱ３を
通してインバータ３に入って反転され、第１の出力信号
０１はローレベルとなる。
）はエンハンスントメント形ＦＥＴＱ３のゲートに加え
られるクロック信号φがハイレベルの間にＦＥＴＱ３を
通してインバータ３に入って反転され、第１の出力信号
０１はローレベルとなる。
続いて信号０１はインバータ４によって反転され第２の
出力信号０□はハイレベルとなり帰還用ＦＥＴＱ４を通
じて第１のインバータ３の入力へ帰還される。
出力信号０□はハイレベルとなり帰還用ＦＥＴＱ４を通
じて第１のインバータ３の入力へ帰還される。
クロック信号φがローレベルとなりＦＥＴＱ３が非導通
となると先の入力情報はインバータ３、インバータ４、
及び帰還用ＦＥＴＱ４からなるフリップフロップに貯え
られ第１サイクルの期間は保持される。
となると先の入力情報はインバータ３、インバータ４、
及び帰還用ＦＥＴＱ４からなるフリップフロップに貯え
られ第１サイクルの期間は保持される。
次に第２サイクルに入りその時点での入力信号Ｉｎ（ロ
ーレベル）が第１サイクルと同様の原理で読込まれ保持
される。
ーレベル）が第１サイクルと同様の原理で読込まれ保持
される。
この回路が誤まりな（動作するためには第２のインバー
タ４の出力のハイレベル、ローレベルの状態に関係なく
帰還用ＦＥＴＱ。
タ４の出力のハイレベル、ローレベルの状態に関係なく
帰還用ＦＥＴＱ。
は導通状態にありしかも信号源インピーダンスに比べ十
分高いインピーダンスを持つことが要求される。
分高いインピーダンスを持つことが要求される。
すなわち、第２図ａでは帰還ループをタイミング信号に
よって制御していないため、クロック信号φが入力され
てＦＥＴＱ３が導通状態の時（入力信号Ｉｎを取り込む
時）、入力信号Ｉｎが帰還用ＦＥＴＱ４の出力の影響を
受けないようにしておかなければならない。
よって制御していないため、クロック信号φが入力され
てＦＥＴＱ３が導通状態の時（入力信号Ｉｎを取り込む
時）、入力信号Ｉｎが帰還用ＦＥＴＱ４の出力の影響を
受けないようにしておかなければならない。
例えば、インバータ４および帰還用ＦＥＴＱ４力珀−レ
ベルの信号を保持している時、次にラッチすべき信号と
してハイレベルの入力信号が供給された場合、帰還用Ｆ
ＥＴＱ。
ベルの信号を保持している時、次にラッチすべき信号と
してハイレベルの入力信号が供給された場合、帰還用Ｆ
ＥＴＱ。
の出力インピーダンスが小さければ、入力信号が低イン
ピーダツス側にひかれてしまい、ハイレベルであるべき
信号がローレベルとなり、結果として誤った信号をラッ
チしてしまうという現象が生じる。
ピーダツス側にひかれてしまい、ハイレベルであるべき
信号がローレベルとなり、結果として誤った信号をラッ
チしてしまうという現象が生じる。
従って、これを防止するために、帰還用ＦＥＴＱ４の出
力インピーダンスを高くして、入力信号を正しいレベル
の状態でインバータ３に入力する必要がある。
力インピーダンスを高くして、入力信号を正しいレベル
の状態でインバータ３に入力する必要がある。
幸いなことにこのように接続したデプレッション形の帰
還用ＦＥＴＱ４はその特性上この要求を全て満足できる
。
還用ＦＥＴＱ４はその特性上この要求を全て満足できる
。
次に集積回路化した場合の具体的実施例を第３図を用い
て説明する。
て説明する。
ＦＥＴはｎチャンネルＭＯ８とし、電源Ｖｃｃ ＝５ｖ
とすると、エンハンスメント形ＦＥＴのＱ（５ｔＱ３．
Ｑ８．Ｑｌｏハしきい値ｖＴＥ＝＋ ０．５ Ｖ、デプ
レッション形ＦＥＴのＱ５ 、Ｑ？ 、Ｑ９ 、Ｑ４は
しきい値ＶＴＤ＝−３Ｖ程度が望ましい。
とすると、エンハンスメント形ＦＥＴのＱ（５ｔＱ３．
Ｑ８．Ｑｌｏハしきい値ｖＴＥ＝＋ ０．５ Ｖ、デプ
レッション形ＦＥＴのＱ５ 、Ｑ？ 、Ｑ９ 、Ｑ４は
しきい値ＶＴＤ＝−３Ｖ程度が望ましい。
通常の集積回路に於いてバッファを介さないでドライブ
する場合の負荷容量は０．５ｐＦ以下が普通であるので
約０、１ ｍＡの負荷ＭＯ８で約２０ナノ秒のゲート遅
延が得られる。
する場合の負荷容量は０．５ｐＦ以下が普通であるので
約０、１ ｍＡの負荷ＭＯ８で約２０ナノ秒のゲート遅
延が得られる。
この場合の各ＦＥＴの寸法はチャンネル長をＬ１チャン
ネル巾をＷとすると、ＦＥＴＱ５ 、Ｑ７ 、Ｑ９はＬ
−１２μ、Ｗ−７μ。
ネル巾をＷとすると、ＦＥＴＱ５ 、Ｑ７ 、Ｑ９はＬ
−１２μ、Ｗ−７μ。
ＦＥＴＱ、とＱ３はＬ＝８μ、Ｗ＝２０μ、ＦＥＴＱ８
とＱｌｏはＬ＝８μ、Ｗ＝４０μ程度が望ましい。
とＱｌｏはＬ＝８μ、Ｗ＝４０μ程度が望ましい。
この場合、帰還用のＦＥＴＱ４の寸法は、入力信号Ｉｎ
の信号源インピーダンスを与えるＦＥＴＱ５に比べて十
分高いインピーダンスを持つ様に設計するにはＬ−４０
μ、Ｗ＝５μ程度が適当である。
の信号源インピーダンスを与えるＦＥＴＱ５に比べて十
分高いインピーダンスを持つ様に設計するにはＬ−４０
μ、Ｗ＝５μ程度が適当である。
この様に本発明の回路によれば帰還用ＦＥＴの大きさは
、他のＦＥＴの大きさと同程度で設計でき特に大きな寸
法とならないで本発明のラッチ回路はきわめて小面積に
集積化でき集積度の高密度化が達成できる。
、他のＦＥＴの大きさと同程度で設計でき特に大きな寸
法とならないで本発明のラッチ回路はきわめて小面積に
集積化でき集積度の高密度化が達成できる。
帰還用ＦＥＴをエンハンスメント形としそのゲートを電
源Ｖｃｃに接続改第４図の如き回路も考えられるが、エ
ンハンスメント形ＦＥＴＱ１□で第３図のＱ４と同等の
インピーダンスを有するためにはＬが約３倍となりＬ＝
１２０μ、Ｗ＝５μとなりＱ１□の寸法は他のＦＥＴ寸
法と比べ非常に大きくラッチ回路に必要な面積は大きく
なり集積度の高密度化は難かしくなる。
源Ｖｃｃに接続改第４図の如き回路も考えられるが、エ
ンハンスメント形ＦＥＴＱ１□で第３図のＱ４と同等の
インピーダンスを有するためにはＬが約３倍となりＬ＝
１２０μ、Ｗ＝５μとなりＱ１□の寸法は他のＦＥＴ寸
法と比べ非常に大きくラッチ回路に必要な面積は大きく
なり集積度の高密度化は難かしくなる。
第３図に於いてＱ４のしきい値を小さくし例えばＶＴＤ
−−０，５Ｖ程度とし、他のデプレッション計ＦＥＴＱ
５ ｓ Ｑ？ ｓ Ｑ９）ｖＴＤ −−３ｖと区別した
製法を実施すればＱ４の寸法は更に小さくなり例えばＬ
＝８μ、Ｗ＝５μと極めて小さくできる。
−−０，５Ｖ程度とし、他のデプレッション計ＦＥＴＱ
５ ｓ Ｑ？ ｓ Ｑ９）ｖＴＤ −−３ｖと区別した
製法を実施すればＱ４の寸法は更に小さくなり例えばＬ
＝８μ、Ｗ＝５μと極めて小さくできる。
このようにＱ４を小さくでき集積密度が向上するのも、
帰還用ＦＥＴＱ４をデプレッション形とする本発明の特
徴によるものである。
帰還用ＦＥＴＱ４をデプレッション形とする本発明の特
徴によるものである。
次に本発明と似た回路構成を有する公知例を第５図ａに
示し、第５図すの信号波形を用いて本発明との相違を明
確にしておく。
示し、第５図すの信号波形を用いて本発明との相違を明
確にしておく。
第５図ａの回路はダイナミック形ラッチ回路であり、入
力信号取込用ＦＥＴＱ２及び帰還用ＦＥＴＱ１、はエン
ハンスメント形ＦＥＴで構成され、Ｑ３のゲートにはク
ロック信号ψ１がＱ１□のゲートにはφ、とは同時にハ
イレベルとはならないクロック信号φ２或いはφ１とは
同時にハイレベルとならない様に処理されたクロック信
号もが与えられる。
力信号取込用ＦＥＴＱ２及び帰還用ＦＥＴＱ１、はエン
ハンスメント形ＦＥＴで構成され、Ｑ３のゲートにはク
ロック信号ψ１がＱ１□のゲートにはφ、とは同時にハ
イレベルとはならないクロック信号φ２或いはφ１とは
同時にハイレベルとならない様に処理されたクロック信
号もが与えられる。
この場合φ１とφ２或いはφ１が同時にハイレベルとな
ると入力信号源インピーダンスと比べて十分高いインピ
ーダンスをＱ１□が有する様に設計されていない限り誤
動作を起こしてしまう。
ると入力信号源インピーダンスと比べて十分高いインピ
ーダンスをＱ１□が有する様に設計されていない限り誤
動作を起こしてしまう。
またＱｌｌのインピーダンスを十分に高く設計すること
はすでに第４図で述べた如＜Ｑｌ□の寸法が大きくなり
高集積密度化に適さなくなる。
はすでに第４図で述べた如＜Ｑｌ□の寸法が大きくなり
高集積密度化に適さなくなる。
Ｑｌｌのゲートにφ２を与える場合第５図すに示す様に
φ１及びφ２が共にローレベルとなりＱ３とＱ１□が同
時に非導通となる期間ｔ１．ｔ２存在する。
φ１及びφ２が共にローレベルとなりＱ３とＱ１□が同
時に非導通となる期間ｔ１．ｔ２存在する。
この期間インバータ３の入力端子５は不定となり通常端
子５におけるリーク抵抗Ｒと容量Ｃの時定数ＲＣで端子
５に貯えられている信号は放電する。
子５におけるリーク抵抗Ｒと容量Ｃの時定数ＲＣで端子
５に貯えられている信号は放電する。
従ってｔｌ及びｔ２がＲＣに比べ十分小さい時のみこの
回路は正常動作を行ういわゆるダイナミック形のラッチ
回路となっている。
回路は正常動作を行ういわゆるダイナミック形のラッチ
回路となっている。
し力Δし集積回路においてリーク抵抗Ｒを小さくしてし
まう欠陥はある確率で発生し集積回路の良品率を落とす
のは避けられないことである。
まう欠陥はある確率で発生し集積回路の良品率を落とす
のは避けられないことである。
更にＦＥＴのしきい値を低くして全体の電源電圧Ｖｃｃ
を下げて行くことは低消費電力化のためからも必要であ
るがしきい値を小さくすると、リークは増大し、Ｒは小
さくなってしまう。
を下げて行くことは低消費電力化のためからも必要であ
るがしきい値を小さくすると、リークは増大し、Ｒは小
さくなってしまう。
またＦＥＴのチャンネル長を小さくすることは集積度を
高めるうえ必要であるがこれもリーク増大をまねく方向
である。
高めるうえ必要であるがこれもリーク増大をまねく方向
である。
従ってこのようなダイナミック形の回路は集積回路の低
消費電力化、高集積度化に適していない。
消費電力化、高集積度化に適していない。
またφ１をＱ１□のゲートに与える場合も、φ、とφ１
が同時にローレベルとなる期間が瞬間的に存在しやはり
ダイナミック動作となる。
が同時にローレベルとなる期間が瞬間的に存在しやはり
ダイナミック動作となる。
これに反し、本発明の回路はＲＣによる信号の保持がな
く完全にスタティック動作であるうえ、クロック信号も
１本であるので集積回路の低消費電力化、高集積度化が
容易である。
く完全にスタティック動作であるうえ、クロック信号も
１本であるので集積回路の低消費電力化、高集積度化が
容易である。
以上本発明の説明をｎチャンネルＦＥＴ及が電源Ｖｃｃ
を１電源で行ったが、Ｐチャンネルでも良く、電源も種
々の電圧を利用することができることはいうまでもない
。
を１電源で行ったが、Ｐチャンネルでも良く、電源も種
々の電圧を利用することができることはいうまでもない
。
第１図は従来のラッチ回路例を示す図、第２図ａは本発
明の１人力１クロック形スタティックラッチ回路の回路
接続図、第２図すはその各部の波形の一例を示す図、第
３図は本発明の実施例を示す具体的回路接続図、第４図
は本発明の詳細な説明するうえで参考とする１人力形ス
タティックラツチ回路の回路接続図、第５図ａは公知の
１人力２クロック形ダイナミックラッチ回路の回路接続
図、第５図すはその各部の波形の一例を示す図である。
明の１人力１クロック形スタティックラッチ回路の回路
接続図、第２図すはその各部の波形の一例を示す図、第
３図は本発明の実施例を示す具体的回路接続図、第４図
は本発明の詳細な説明するうえで参考とする１人力形ス
タティックラツチ回路の回路接続図、第５図ａは公知の
１人力２クロック形ダイナミックラッチ回路の回路接続
図、第５図すはその各部の波形の一例を示す図である。
Claims (1)
- １ 入力端子と、縦続接続された第１および第２のイン
バータと、該入力端子と該第１のインバータの入力との
間に接続されたスイッチング手段と、第２のインバータ
の出力端子と該第１のインバータの入力との間に接続さ
れたデプレッション形電界効果トランジスタの帰還回路
を有することを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51020755A JPS5926134B2 (ja) | 1976-02-26 | 1976-02-26 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51020755A JPS5926134B2 (ja) | 1976-02-26 | 1976-02-26 | ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52103945A JPS52103945A (en) | 1977-08-31 |
| JPS5926134B2 true JPS5926134B2 (ja) | 1984-06-25 |
Family
ID=12035995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51020755A Expired JPS5926134B2 (ja) | 1976-02-26 | 1976-02-26 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5926134B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58531Y2 (ja) * | 1978-03-07 | 1983-01-06 | 株式会社写研 | 写真植字機における感光物の保持装置 |
| JPS59200520A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | Ｃｍｏｓフリツプフロツプ回路 |
| JPS6290020A (ja) * | 1985-10-15 | 1987-04-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0738573B2 (ja) * | 1985-11-15 | 1995-04-26 | 三菱電機株式会社 | ラッチ回路 |
| JP2540934B2 (ja) * | 1989-03-09 | 1996-10-09 | 三菱電機株式会社 | 論理回路装置 |
| JPH0514343U (ja) * | 1991-08-07 | 1993-02-23 | 株式会社サワタ建材社 | 天井板材の取付装置 |
-
1976
- 1976-02-26 JP JP51020755A patent/JPS5926134B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52103945A (en) | 1977-08-31 |
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